KR101048987B1 - 평판 표시 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 평판 표시 장치 및 그의 제조 방법에 관한 것으로, 평판 표시 장치는 제 1 영역의 기판 상에 반도체로 형성된 활성층, 제 2 영역의 기판 상에 반도체로 형성된 하부 전극, 활성층 및 하부 전극을 포함하는 상부에 형성된 제 1 절연층, 활성층 상부의 제 1 절연층 상에 제 1 도전층 및 제 2 도전층으로 형성된 게이트 전극, 하부 전극 상부의 제 1 절연층 상에 제 1 도전층으로 형성된 상부 전극, 게이트 전극 및 상부 전극을 포함하는 상부에 형성되며 활성층 및 상부 전극이 노출되도록 패터닝된 제 2 절연층 그리고 노출된 활성층과 연결되는 소스 전극 및 드레인 전극을 포함한다.
표시 장치, 마스크, 캐패시터, 반도체층, 이온 주입
Description
본 발명은 평판 표시 장치 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터(thin film transistor) 및 MOS(Metal-Oxide-Semiconductor) 구조의 캐패시터를 포함하는 평판 표시 장치 및 그의 제조 방법에 관한 것이다.
액정(liquid crystal)의 전기-광학적 특성을 이용하는 액정 표시 장치(LCD) 및 유기전계발광 다이오드(organic light emitting diode)의 자체 발광 특성을 이용하는 유기전계발광 표시 장치(OLED)와 같은 평판 표시 장치는 수동 매트릭스(passive matrix) 방식과 능동 매트릭스(active matrix) 방식으로 구분되며, 수동 매트릭스 방식에 비해 해상도 및 동영상 구현 능력이 우수한 능동 매트릭스 방식이 주로 사용되고 있다.
능동 매트릭스 방식의 평판 표시 장치는 박막 트랜지스터 및 캐패시터를 포함한다. 그러므로 박막 트랜지스터 및 캐패시터를 제조하기 위한 마스크(mask) 및 공정 단계가 추가되어야 한다. 예를 들어, 박막 트랜지스터의 활성층 및 캐패시터의 하부 전극을 형성하기 위한 마스크, 박막 트랜지스터의 게이트 전극 및 캐패시 터의 상부 전극을 형성하기 위한 마스크, 소스 및 드레인 영역을 노출시키기 위한 마스크, 소스 전극 및 드레인 전극을 형성하기 위한 마스크 등이 필요하다. 따라서 마스크 제작 비용이 많이 소요되고, 많은 공정 단계로 인한 수율 저하로 인해 제조 비용이 높아지는 문제점이 있다.
본 발명의 목적은 마스크 수를 절감할 수 있는 평판 표시 장치 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 MOS(Metal-Oxide-Semiconductor) 구조의 캐패시터를 구비하는 평판 표시 장치 및 그의 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 평판 표시 장치는 제 1 영역 및 제 2 영역을 포함하는 기판; 상기 제 1 영역의 상기 기판 상에 반도체로 형성된 활성층; 상기 제 2 영역의 상기 기판 상에 상기 반도체로 형성된 하부 전극; 상기 활성층 및 상기 하부 전극을 포함하는 상부에 형성된 제 1 절연층; 상기 활성층 상부의 상기 제 1 절연층 상에 제 1 도전층 및 제 2 도전층으로 형성된 게이트 전극; 상기 하부 전극 상부의 상기 제 1 절연층 상에 상기 제 1 도전층으로 형성된 상부 전극; 상기 게이트 전극 및 상기 상부 전극을 포함하는 상부에 형성되며, 상기 활성층 및 상기 상부 전극이 노출되도록 패터닝된 제 2 절연층; 그리고 상기 노출된 활성층과 연결되는 소스 전극 및 드레인 전극을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 평판 표시 장치는 제 1 영역, 제 2 영역 및 제 3 영역을 포함하는 기판; 상기 제 1 영역의 상기 기판 상에 반도체로 형성된 활성층; 상기 제 2 영역의 상기 기판 상에 상기 반도체로 형성된 하부 전극; 상기 활성층 및 상기 하부 전극을 포함하는 상부에 형성된 제 1 절연층; 상기 활성층 상부의 상기 제 1 절연층 상에 제 1 도전층 및 제 2 도전층으로 형성된 게이트 전극; 상기 하부 전극 상부의 상기 제 1 절연층 상에 상기 제 1 도전층으로 형성된 상부 전극; 상기 제 3 영역의 상기 제 1 절연층 상에 상기 제 1 도전층으로 형성된 애노드 전극; 상기 게이트 전극, 상기 상부 전극 및 상기 애노드 전극을 포함하는 상부에 형성되며, 상기 활성층과 상기 애노드 전극의 일부 영역, 상기 상부 전극 및 발광영역의 상기 애노드 전극이 노출되도록 패터닝된 제 2 절연층; 상기 노출된 활성층 및 상기 애노드 전극에 연결된 소스 전극; 상기 노출된 활성층에 연결된 드레인 전극; 상기 소스 전극 및 상기 드레인 전극을 포함하는 상부에 형성되며, 상기 발광영역의 애노드 전극이 노출되도록 패터닝된 화소 정의막; 상기 발광영역의 애노드 전극 상에 형성된 유기 발광층; 그리고 상기 유기 발광층 상에 형성된 캐소드 전극을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 평판 표시 장치는 제 1 영역, 제 2 영역 및 제 3 영역을 포함하는 기판; 상기 제 1 영역의 상기 기판 상에 반도체로 형성된 활성층; 상기 제 2 영역의 상기 기판 상에 상기 반도체로 형성된 하부 전극; 상기 활성층 및 상기 하부 전극을 포함하는 상부에 형성된 제 1 절연층; 상기 활성층 상부의 상기 제 1 절연층 상에 제 1 도전층 및 제 2 도전층으로 형성된 게이트 전극; 상기 하부 전극 상부의 상기 제 1 절연층 상에 상기 제 1 도전층으로 형성된 상부 전극; 상기 게이트 전극 및 상기 상부 전극을 포함하는 상부에 형성되며, 상기 활성층 및 상기 상부 전극이 노출되도록 패터닝된 제 2 절연층; 상기 노출된 활성층에 연결된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극을 포함하는 상부에 형성되며, 상기 소스 전극 또는 드레인 전극이 노출되도록 패터닝된 제 3 절연층; 상기 노출된 소스 전극 또는 드레인 전극과 연결되는 애노드 전극; 상기 애노드 전극을 포함하는 상부에 형성되며, 발광영역의 상기 애노드 전극이 노출되도록 패터닝된 화소 정의막; 상기 발광영역의 상기 애노드 전극 상에 형성된 유기 발광층; 및 상기 유기 발광층 상에 형성된 캐소드 전극을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 평판 표시 장의 제조 방법은 기판 상에 반도체층을 형성한 후 패터닝하여 제 1 영역에는 활성층을 형성하고 제 2 영역에는 하부 전극을 형성하는 단계; 상기 활성층 및 상기 하부 전극을 포함하는 상기 기판 상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 제 1 도전층 및 제 2 도전층을 형성하는 단계; 상기 제 2 도전층 및 제 1 도전층을 패터닝하여 상기 활성층 상부의 제 1 절연층 상에 게이트 전극을 형성하고, 상기 하부 전극 상부의 상기 제 1 절연층 상에 상부 전극을 형성하는 단계; 상기 게이트 전극 및 상기 상부 전극을 포함하는 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계; 상기 제 2 절연층을 패터닝하여 상기 활성층 및 상기 상부 전극이 노출되도록 개구부를 형성하는 단계; 상기 개구부가 매립되도록 상기 제 2 절연층 상에 제 3 도전층을 형성하는 단계; 상기 제 3 도전층을 패터닝하여 상기 노출된 활성층과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계; 상기 개구부를 통해 노출되는 상기 제 2 영역의 제 2 도전층을 제거하는 단계; 및 상기 개구부의 제 1 도전층 및 제 1 절연층을 통해 상기 하부 전극에 이온을 주입하는 단계를 포 함한다.
본 발명은 박막 트랜지스터 제조 공정을 이용하여 하부 전극-절연층-상부 전극으로 이루어지는 MOS(Metal-Oxide-Semiconductor) 구조의 캐패시터를 형성한다. 비교적 얇은 두께의 절연층(SiO2)을 유전체로 사용함으로써 높은 정전용량을 확보할 수 있으며, 작은 면적에서 높은 정전용량을 구현할 수 있기 때문에 상대적으로 발광영역의 크기(개구율)를 증가시킬 수 있다. 반도체로 이루어진 하부 전극에는 별도의 마스크를 사용하지 않고 불순물 이온을 주입하여 도전성을 갖도록 하기 때문에 5개의 마스크(제 1 내지 제 5 마스크)를 이용하여 평판 표시 장치를 제조할 수 있다. 따라서 종래보다 마스크 수 및 공정 단계를 감소시킴으로써 제조 비용이 절감된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1은 본 발명에 따른 평판 표시 장치의 일 실시예를 설명하기 위한 단면도로서, 박막 트랜지스터 및 캐패시터가 형성된 영역을 개략적으로 도시한다.
절연물로 이루어진 기판(10)은 박막 트랜지스터 형성영역(T) 및 캐패시터 형 성영역(C)을 포함한다. 박막 트랜지스터 형성영역(T) 및 캐패시터 형성영역(C)의 기판(10) 상에는 버퍼층(12)이 형성된다. 박막 트랜지스터 형성영역(T)의 버퍼층(12) 상에는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층(14a)이 형성되고, 캐패시터 형성영역(C)의 버퍼층(12) 상에는 하부 전극(14b)이 형성된다. 활성층(14a) 및 하부 전극(14b)은 비정질 실리콘이나 폴리 실리콘과 같은 반도체로 형성되며, 하부 전극(14b)에는 도전성을 갖도록 불순물 이온이 주입된다.
활성층(14a) 및 하부 전극(14b)을 포함하는 버퍼층(10) 상에는 절연층(16)이 형성된다. 절연층(16)은 박막 트랜지스터의 게이트 절연층 및 캐패시터의 유전체로 이용된다.
활성층(14a) 상부의 절연층(16) 상에는 제 1 도전층(18) 및 제 2 도전층(20)으로 이루어진 게이트 전극(20a)이 형성되고, 하부 전극(14b) 상부의 절연층(16) 상에는 제 1 도전층(18)으로 이루어진 상부 전극(20b)이 형성된다.
게이트 전극(20a) 및 상부 전극(20b)을 포함하는 절연층(16) 상에는 절연층(22)이 형성되고, 절연층(22)에는 활성층(14a)의 소스 영역 및 드레인 영역과, 상부 전극(20b)이 노출되도록 개구부가 형성된다. 상부 전극(20b)을 구성하는 제 1 도전층(18)의 가장자리부와 절연층(22) 사이에는 제 2 도전층(20)이 개재될 수 있다. 제 1 도전층(18)은 투명 도전물질로 형성되고, 제 2 도전층(20)은 금속이나 합금으로 형성된다.
절연층(22) 상에는 상기 개구부를 통해 소스 영역의 활성층(14a)과 연결되는 소스 전극(24a) 및 드레인 영역의 활성층(14a)과 연결되는 드레인 전극(24b)이 형 성된다.
도 2는 본 발명에 따른 평판 표시 장치의 다른 실시예를 설명하기 위한 단면도로서, 본 발명이 배면 발광 구조의 유기전계발광 표시 장치에 적용된 경우를 도시한다.
투명한 유리나 플라스틱과 같은 절연물로 이루어진 기판(10)은 박막 트랜지스터 형성영역(T), 캐패시터 형성영역(C) 및 화소 형성영역(P)을 포함한다. 박막 트랜지스터 형성영역(T), 캐패시터 형성영역(C) 및 화소 형성영역(P)의 기판(10) 상에는 버퍼층(12)이 형성된다. 박막 트랜지스터 형성영역(T)의 버퍼층(12) 상에는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층(14a)이 형성되고, 캐패시터 형성영역(C)의 버퍼층(12) 상에는 하부 전극(14b)이 형성된다. 게이트 전극(14a) 및 하부 전극(14b)은 비정질 실리콘이나 폴리 실리콘과 같은 반도체로 형성되며, 하부 전극(14b)에는 도전성을 갖도록 불순물 이온이 주입된다.
활성층(14a) 및 하부 전극(14b)을 포함하는 버퍼층(12) 상에는 절연층(16)이 형성된다. 절연층(16)은 박막 트랜지스터의 게이트 절연층 및 캐패시터의 유전체로 이용된다.
활성층(14a) 상부의 절연층(16) 상에는 제 1 도전층(18) 및 제 2 도전층(20)으로 이루어진 게이트 전극(20a)이 형성되고, 하부 전극(14b) 상부의 절연층(16) 상에는 제 1 도전층(18)으로 이루어진 상부 전극(20b)이 형성되며, 화소 형성영역(P)의 절연층(16) 상에는 제 1 도전층(18)으로 이루어진 애노드 전극(20c)이 형성된다.
게이트 전극(20a), 상부 전극(20b) 및 애노드 전극(20c)을 포함하는 절연층(16) 상에는 절연층(22)이 형성되고, 절연층(22)에는 소스 영역 및 드레인 영역의 활성층(14a), 상부 전극(20b) 및 발광영역의 애노드 전극(20c)이 노출되도록 개구부가 형성된다. 상부 전극(20b)을 구성하는 제 1 도전층(18)의 가장자리부 및 절연층(22)의 사이와, 애노드 전극(20c)을 구성하는 제 1 도전층(18)의 가장자리부 및 절연층(22)의 사이에는 제 2 도전층(20)이 개재될 수 있다. 제 1 도전층(18)은 투명 도전물질로 형성되고, 제 2 도전층(20)은 금속이나 합금으로 형성된다.
절연층(22) 상에는 상기 개구부를 통해 소스 영역의 활성층(14a) 및 발광영역의 애노드 전극(20c)과 공통으로 연결되는 소스 전극(24a) 및 드레인 영역의 활성층(14a)과 연결되는 드레인 전극(24b)이 형성된다.
소스 전극(24a) 및 드레인 전극(24b)을 포함하는 절연층(22) 상에는 화소 정의막(26)이 형성되며, 화소 정의막(26)에는 발광영역의 애노드 전극(20c)이 노출되도록 개구부가 형성된다. 노출된 발광영역의 애노드 전극(20c) 상에는 유기 발광층(28)이 형성되고, 유기 발광층(28)을 포함하는 화소 정의막(26) 상에는 캐소드 전극(30)이 형성된다.
상기 평판 표시 장치는 외부로부터 제공되는 신호가 캐패시터에 저장되고, 박막 트랜지스터에 의해 애노드 전극(20c)으로 신호가 제공된다. 따라서 애노드 전극(20c) 및 캐소드 전극(30)에 소정의 전압이 인가되면 애노드 전극(20c)을 통해 주입되는 정공과 캐소드 전극(30)을 통해 주입되는 전자가 유기 발광층(28)에서 재결합하게 되고, 이 과정에서 발생되는 에너지 차이에 의해 유기 발광층(28)으로부 터 방출된 광이 기판(10)을 통해 외부로 출사됨으로써 문자나 화상을 표시한다.
그러면 상기와 같이 구성된 평판 표시 장치의 제조 과정을 통해 본 발명을 보다 상세하게 설명하기로 한다.
도 3a 내지 도 3i는 본 발명에 따른 평판 표시 장치의 제조 방법을 설명하기 위한 단면도로서, 도 2의 구조를 예로 들어 설명한다.
도 3a를 참조하면, 박막 트랜지스터 형성영역(T), 캐패시터 형성영역(C) 및 화소 형성영역(P)이 정의된 기판(10)이 제공되면 박막 트랜지스터 형성영역(T), 캐패시터 형성영역(C) 및 화소 형성영역(P)을 포함하는 기판(10) 상에 버퍼층(12) 및 반도체층을 순차적으로 형성한다. 제 1 마스크를 이용한 사진 및 식각 공정으로 반도체층을 패터닝하여 박막 트랜지스터 형성영역(T)의 버퍼층(12) 상에는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층(14a)을 형성하고, 캐패시터 형성영역(C)의 버퍼층(12) 상에는 하부 전극(14b)을 형성한다. 반도체층은 비정질 실리콘이나 폴리 실리콘으로 형성하고, 필요에 따라 결정화 공정을 진행할 수 있다.
도 3b를 참조하면, 활성층(14a) 및 하부 전극(14b)을 포함하는 버퍼층(12) 상에 절연층(16), 제 1 도전층(18) 및 제 2 도전층(20)을 순차적으로 형성한다. 절연층(16)은 실리콘 산화막(SiO2)으로 형성한다. 제 1 도전층(18)은 전극으로 사용될 수 있을 만큼 충분한 도전성을 갖는 비정질 ITO(Indium Tin Oxide), ITO, 폴리 ITO 및 IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성하고, 제 2 도전층(20)은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구 리(Cu), 금(Au), 크롬(Cr) 및 니오비움(Nb) 등의 금속이나 상기 금속들의 합금으로 형성한다.
도 3c를 참조하면, 제 2 마스크를 이용한 사진 및 식각 공정으로 제 2 도전층(20) 및 제 1 도전층(18)을 패터닝하여 활성층(14a) 및 하부 전극(14b) 상부의 절연층(16) 및 화소 형성영역(P)의 절연층(16) 상에 각각 제 1 도전층(18) 및 제 2 도전층(20)으로 이루어진 게이트 전극(20a), 상부 전극(20b) 및 애노드 전극(20c)을 형성한다. 이 때 게이트 전극(20a)을 마스크로 이용하여 소스 영역 및 드레인 영역의 활성층(14a)에 고농도 불순물 이온을 주입할 수 있다.
이 후 게이트 전극(20a), 상부 전극(20b) 및 애노드 전극(20c)을 포함하는 절연층(16) 상에 절연층(22)을 형성한다.
도 3d를 참조하면, 제 3 마스크를 이용한 사진 및 식각 공정으로 절연층(22) 및 절연층(16)을 패터닝하여 소스 영역 및 드레인 영역의 활성층(14a)과 애노드 전극(20c)의 일부, 상부 전극(20b) 및 발광영역의 애노드 전극(20c)이 각각 노출되도록 개구부(22a, 22b 및 22c)를 형성한다.
도 3e를 참조하면, 개구부(22a, 22b 및 22c)가 매립되도록 절연층(22) 상에 도전층(24)을 형성한다.
도 3f를 참조하면, 제 4 마스크를 이용한 사진 및 식각 공정으로 도전층(24)을 패터닝하여 개구부(22a)를 통해 소스 영역의 활성층(14a) 및 발광영역의 애노드 전극(20c)과 공통으로 연결되는 소스 전극(24a) 및 드레인 영역의 활성층(14a)과 연결되는 드레인 전극(24b)을 형성한다. 이 때 제 4 마스크를 이용하여 캐패시터 형성영역(C)의 개구부(22b)를 통해 노출되는 제 2 도전층(20) 및 화소 형성영역(P)의 개구부(22c)를 통해 노출되는 제 2 도전층(20)을 제거한다.
도 3g를 참조하면, 캐패시터 형성영역(C)의 개구부(22b)를 통해 하부 전극(14b)에 불순물 이온을 주입한다. 이 때 불순물 이온이 노출된 제 2 도전층(20) 및 절연층(16)을 통과하여 하부 전극(14b)에 주입되기 때문에 반도체층으로 이루어진 하부 전극(14b)이 충분한 도전성을 갖도록 이온 주입 에너지를 조절해야 한다.
도 3h를 참조하면, 소스 전극(24a) 및 드레인 전극(24b)을 포함하는 절연층(22) 상에 화소 정의막(26)을 형성한다. 그리고 제 5 마스크를 이용한 사진 및 식각 공정으로 화소 정의막(26)을 패터닝하여 발광영역(26a)의 애노드 전극(20c)을 노출시킨다.
도 3i를 참조하면, 노출된 발광영역(26a)의 애노드 전극(20c) 상에 유기 발광층(28)을 형성하고, 유기 발광층(28)을 포함하는 화소 정의막(26) 상에 캐소드 전극(30)을 형성한다.
상기와 같이 본 발명은 소스 전극(24a) 및 드레인 전극(24b)을 형성하기 위한 제 4 마스크를 이용하여 캐패시터 형성영역(C)의 개구부(22b)를 통해 노출되는 제 2 도전층(20)을 제거함으로써 이온 주입 조건이 확보되도록 하고, 별도의 마스크를 사용하지 않고 반도체로 이루어진 하부 전극(14b)에 불순물 이온을 주입하여 도전성을 갖도록 한다(도 3f 및 도 3g 참조). 따라서 5개의 마스크(제 1 내지 제 5 마스크)를 사용하여 평판 표시 장치를 제조할 수 있기 때문에 종래보다 마스크 수 및 공정 단계를 감소시킴으로써 제조 비용을 절감할 수 있다.
또한, 박막 트랜지스터 제조 공정을 이용하여 하부 전극(14b)-절연층(16)-상부 전극(20b)으로 이루어지는 MOS(Metal-Oxide-Semiconductor) 구조의 캐패시터를 구현하기 때문에 비교적 얇은 두께의 절연층(SiO2)(16)을 유전체로 사용함으로써 높은 정전용량을 확보할 수 있으며, 작은 면적에서 높은 정전용량을 구현할 수 있기 때문에 상대적으로 발광영역의 크기(개구율)를 증가시킬 수 있다.
도 4는 본 발명에 따른 평판 표시 장치의 다른 실시예를 설명하기 위한 단면도로서, 본 발명이 전면 발광 구조의 유기전계발광 표시 장치에 적용된 경우를 도시한다.
투명한 유리나 플라스틱과 같은 절연물로 이루어진 기판(40)은 박막 트랜지스터 형성영역(T), 캐패시터 형성영역(C) 및 화소 형성영역(P)을 포함한다. 박막 트랜지스터 형성영역(T), 캐패시터 형성영역(C) 및 화소 형성영역(P)의 기판(40) 상에는 버퍼층(42)이 형성된다. 박막 트랜지스터 형성영역(T)의 버퍼층(12) 상에는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층(44a)이 형성되고, 캐패시터 형성영역(C)의 버퍼층(42) 상에는 하부 전극(44b)이 형성된다. 게이트 전극(44a) 및 하부 전극(44b)은 비정질 실리콘이나 폴리 실리콘과 같은 반도체로 형성되며, 하부 전극(44b)에는 도전성을 갖도록 불순물 이온이 주입된다.
활성층(44a) 및 하부 전극(44b)을 포함하는 버퍼층(42) 상에는 절연층(46)이 형성된다. 절연층(46)은 박막 트랜지스터의 게이트 절연층 및 캐패시터의 유전체로 이용된다.
활성층(44a) 상부의 절연층(46) 상에는 제 1 도전층(48) 및 제 2 도전층(50)으로 이루어진 게이트 전극(50a)이 형성되고, 하부 전극(44b) 상부의 절연층(46) 상에는 제 1 도전층(48)으로 이루어진 상부 전극(50b)이 형성된다.
게이트 전극(50a) 및 상부 전극(50b)을 포함하는 절연층(46) 상에는 절연층(52)이 형성되고, 절연층(52)에는 소스 영역 및 드레인 영역의 활성층(44a) 및 상부 전극(50b)이 노출되도록 개구부가 형성된다. 상부 전극(50b)을 구성하는 제 1 도전층(48)의 가장자리부와 절연층(52) 사이에는 제 2 도전층(50)이 개재될 수 있다. 제 1 도전층(48)은 투명 도전물질로 형성되고, 제 2 도전층(50)은 금속이나 합금으로 형성된다.
절연층(52) 상에는 상기 개구부를 통해 소스 영역 및 드레인 영역의 활성층(44a)과 연결되는 소스 전극(54a) 및 드레인 전극(54b)이 형성된다. 소스 전극(54a) 및 드레인 전극(54b)을 포함하는 절연층(52) 상에는 절연층(56)이 형성되고, 절연층(56)에는 소스 전극(54a) 또는 드레인 전극(54b)이 노출되도록 비아홀이 형성된다.
절연층(56) 상에는 상기 비아홀을 통해 소스 전극(54a) 또는 드레인 전극(54b)과 연결되는 애노드 전극(58)이 형성되고, 애노드 전극(58)을 포함하는 절연층(56) 상에는 화소 정의막(60)이 형성된다. 화소 정의막(60)에는 발광영역의 애노드 전극(58)이 노출되도록 개구부가 형성된다. 노출된 발광영역의 애노드 전극(58) 상에는 유기 발광층(62)이 형성되고, 유기 발광층(62)을 포함하는 화소 정의막(60) 상에는 캐소드 전극(64)이 형성된다.
상기 평판 표시 장치는 외부로부터 제공되는 신호가 캐패시터에 저장되고, 박막 트랜지스터에 의해 애노드 전극(58)으로 신호가 제공된다. 따라서 애노드 전극(58) 및 캐소드 전극(64)에 소정의 전압이 인가되면 애노드 전극(58)을 통해 주입되는 정공과 캐소드 전극(64)을 통해 주입되는 전자가 유기 발광층(62)에서 재결합하게 되고, 이 과정에서 발생되는 에너지 차이에 의해 유기 발광층(62)으로부터 방출된 광이 외부로 출사됨으로써 문자나 화상을 표시한다.
도 5a 내지 도 5h는 본 발명에 따른 평판 표시 장치의 제조 방법을 설명하기 위한 단면도로서, 도 4의 구조를 예로 들어 설명한다.
도 5a를 참조하면, 박막 트랜지스터 형성영역(T), 캐패시터 형성영역(C) 및 화소 형성영역(P)이 정의된 기판(40)이 제공되면 박막 트랜지스터 형성영역(T), 캐패시터 형성영역(C) 및 화소 형성영역(P)을 포함하는 기판(40) 상에 버퍼층(42) 및 반도체층을 순차적으로 형성한다. 제 1 마스크를 이용한 사진 및 식각 공정으로 반도체층을 패터닝하여 박막 트랜지스터 형성영역(T)의 버퍼층(42) 상에는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층(44a)을 형성하고, 캐패시터 형성영역(C)의 버퍼층(42) 상에는 하부 전극(44b)을 형성한다. 반도체층은 비정질 실리콘이나 폴리 실리콘으로 형성하고, 필요에 따라 결정화 공정을 진행할 수 있다.
도 5b를 참조하면, 활성층(44a) 및 하부 전극(44b)을 포함하는 버퍼층(42) 상에 절연층(46), 제 1 도전층(48) 및 제 2 도전층(50)을 순차적으로 형성한다. 절연층(46)은 실리콘 산화막(SiO2)으로 형성한다. 제 1 도전층(48)은 전극으로 사용될 수 있을 만큼 충분한 도전성을 갖는 비정질 ITO, ITO, 폴리 ITO 및 IZO와 같은 투명 도전물질로 형성하고, 제 2 도전층(50)은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 크롬(Cr) 및 니오비움(Nb) 등의 금속이나 상기 금속들의 합금으로 형성한다.
도 5c를 참조하면, 제 2 마스크를 이용한 사진 및 식각 공정으로 제 2 도전층(50) 및 제 1 도전층(48)을 패터닝하여 활성층(44a) 및 하부 전극(44b) 상부의 절연층(46) 상에 제 1 도전층(48) 및 제 2 도전층(50)으로 이루어진 게이트 전극(50a) 및 상부 전극(50b)을 형성한다. 이 때 게이트 전극(50a)을 마스크로 이용하여 소스 영역 및 드레인 영역의 활성층(44a)에 고농도 불순물 이온을 주입할 수 있다.
이 후 게이트 전극(50a) 및 상부 전극(50b)을 포함하는 절연층(46) 상에 절연층(52)을 형성한다.
도 5d를 참조하면, 제 3 마스크를 이용한 사진 및 식각 공정으로 절연층(52) 및 절연층(46)을 패터닝하여 소스 영역 및 드레인 영역의 활성층(44a) 및 상부 전극(50b)이 노출되도록 개구부(52a 및 52b)를 형성한다.
도 5e를 참조하면, 개구부(52a 및 52b)가 매립되도록 절연층(52) 상에 도전층(54)을 형성한다.
도 5f를 참조하면, 제 4 마스크를 이용한 사진 및 식각 공정으로 도전층(54)을 패터닝하여 개구부(52a)를 통해 소스 영역의 활성층(44a)과 연결되는 소스 전극(54a) 및 드레인 영역의 활성층(44a)과 연결되는 드레인 전극(54b)을 형성한다. 이 때 제 4 마스크를 이용하여 캐패시터 형성영역(C)의 개구부(52b)를 통해 노출되는 제 2 도전층(50)을 제거한다.
도 5g를 참조하면, 캐패시터 형성영역(C)의 개구부(52b)를 통해 하부 전극(44b)에 불순물 이온을 주입한다. 이 때 불순물 이온이 노출된 제 2 도전층(50) 및 절연층(46)을 통과하여 하부 전극(44b)에 주입되기 때문에 반도체층으로 이루어진 하부 전극(44b)이 충분한 도전성을 갖도록 이온 주입 에너지를 조절해야 한다.
도 5h를 참조하면, 소스 전극(54a) 및 드레인 전극(54b)을 포함하는 절연층(52) 상에 절연층(56)을 형성한다. 제 5 마스크를 이용한 사진 및 식각 공정으로 절연층(56)을 패터닝하여 소스 전극(54a) 또는 드레인 전극(54b)이 노출되도록 비아홀을 형성한다.
상기 비아홀이 매립되도록 절연층(56) 상에 도전층을 형성한다. 제 6 마스크를 이용한 사진 및 식각 공정으로 상기 도전층을 패터닝하여 상기 비아홀을 통해 소스 전극(54a) 또는 드레인 전극(54b)과 연결되는 애노드 전극(58)을 형성한다.
애노드 전극(58)을 포함하는 절연층(56) 상에 화소 정의막(60)을 형성한다. 제 7 마스크를 이용한 사진 및 식각 공정으로 화소 정의막(60)을 패터닝하여 발광영역의 애노드 전극(58)이 노출되도록 개구부를 형성한다. 그리고 개구부를 통해 노출된 발광영역의 애노드 전극(58) 상에 유기 발광층(62)을 형성하고, 유기 발광층(62)을 포함하는 화소 정의막(60) 상에 캐소드 전극(64)을 형성한다.
상기와 같이 본 발명은 소스 전극(54a) 및 드레인 전극(54b)을 형성하기 위한 제 4 마스크를 이용하여 캐패시터 형성영역(C)의 개구부(52b)를 통해 노출되는 제 2 도전층(50)을 제거함으로써 이온 주입 조건이 확보되도록 하고, 별도의 마스크를 사용하지 않고 반도체로 이루어진 하부 전극(44b)에 불순물 이온을 주입하여 도전성을 갖도록 한다(도 5f 및 도 5g 참조).
또한, 박막 트랜지스터 제조 공정을 이용하여 하부 전극(44b)-절연층(46)-상부 전극(50b)으로 이루어지는 MOS 구조의 캐패시터를 구현하기 때문에 비교적 얇은 두께의 절연층(SiO2)(46)을 유전체로 사용함으로써 높은 정전용량을 확보할 수 있으며, 작은 면적에서 높은 정전용량을 구현할 수 있기 때문에 상대적으로 발광영역의 크기(개구율)를 증가시킬 수 있다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명에 따른 평판 표시 장치의 일 실시예를 설명하기 위한 단면도.
도 2는 본 발명에 따른 평판 표시 장치의 다른 실시예를 설명하기 위한 단면도.
도 3a 내지 도 3i는 본 발명에 따른 평판 표시 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명에 따른 평판 표시 장치의 다른 실시예를 설명하기 위한 단면도.
도 5a 내지 도 5h는 본 발명에 따른 평판 표시 장치의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 40: 기판 12, 42: 버퍼층
14a, 44a: 게이트 전극 14b, 44b: 하부 전극
16, 22, 46, 52, 56: 절연층 18, 48: 제 1 도전층
20, 50: 제 2 도전층 20a, 50a: 게이트 전극
20b, 50b: 상부 전극 20c, 58: 애노드 전극
22a, 22b, 22c, 52a, 52b: 개구부 24, 54: 도전층
24a, 54a: 소스 전극 24b, 54b: 드레인 전극
26, 60: 화소 정의막 26a: 발광영역
28, 62: 유기 발광층 30, 64: 캐소드 전극
Claims (24)
- 제 1 영역 및 제 2 영역을 포함하는 기판;상기 제 1 영역의 상기 기판 상에 반도체로 형성된 활성층;상기 제 2 영역의 상기 기판 상에 상기 반도체로 형성된 하부 전극;상기 활성층 및 상기 하부 전극을 포함하는 상부에 형성된 제 1 절연층;상기 활성층 상부의 상기 제 1 절연층 상에 제 1 도전층 및 제 2 도전층으로 형성된 게이트 전극;상기 하부 전극 상부의 상기 제 1 절연층 상에 상기 제 1 도전층으로 형성된 상부 전극;상기 게이트 전극 및 상기 상부 전극을 포함하는 상부에 형성되며, 상기 활성층 및 상기 상부 전극이 노출되도록 패터닝된 제 2 절연층; 및상기 노출된 활성층과 연결되는 소스 전극 및 드레인 전극을 포함하며,상기 상부 전극 및 상기 제 2 절연층 사이에 상기 제 2 도전층이 개재된 평판 표시 장치.
- 제 1 항에 있어서, 상기 반도체는 비정질 실리콘 또는 폴리 실리콘을 포함하는 평판 표시 장치.
- 제 1 항에 있어서, 상기 하부 전극에 불순물 이온이 주입된 평판 표시 장치.
- 제 1 항에 있어서, 상기 제 1 도전층은 비정질 ITO, ITO, 폴리 ITO 및 IZO 중 하나로 이루어진 평판 표시 장치.
- 제 1 항에 있어서, 상기 제 2 도전층은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 크롬(Cr) 및 니오비움(Nb)으로 이루어진 군에서 선택된 적어도 하나의 금속을 포함하는 평판 표시 장치.
- 삭제
- 제 1 영역, 제 2 영역 및 제 3 영역을 포함하는 기판;상기 제 1 영역의 상기 기판 상에 반도체로 형성된 활성층;상기 제 2 영역의 상기 기판 상에 상기 반도체로 형성된 하부 전극;상기 활성층 및 상기 하부 전극을 포함하는 상부에 형성된 제 1 절연층;상기 활성층 상부의 상기 제 1 절연층 상에 제 1 도전층 및 제 2 도전층으로 형성된 게이트 전극;상기 하부 전극 상부의 상기 제 1 절연층 상에 상기 제 1 도전층으로 형성된 상부 전극;상기 제 3 영역의 상기 제 1 절연층 상에 상기 제 1 도전층으로 형성된 애노드 전극;상기 게이트 전극, 상기 상부 전극 및 상기 애노드 전극을 포함하는 상부에 형성되며, 상기 활성층과 상기 애노드 전극의 일부 영역, 상기 상부 전극 및 발광영역의 상기 애노드 전극이 노출되도록 패터닝된 제 2 절연층;상기 노출된 활성층 및 상기 애노드 전극에 연결된 소스 전극;상기 노출된 활성층에 연결된 드레인 전극;상기 소스 전극 및 상기 드레인 전극을 포함하는 상부에 형성되며, 상기 발광영역의 애노드 전극이 노출되도록 패터닝된 화소 정의막;상기 발광영역의 애노드 전극 상에 형성된 유기 발광층; 및상기 유기 발광층 상에 형성된 캐소드 전극을 포함하며,상기 상부 전극 및 상기 제 2 절연층의 사이와, 상기 애노드 전극 및 상기 제 2 절연층의 사이에 상기 제 2 도전층이 개재된 평판 표시 장치.
- 제 7 항에 있어서, 상기 반도체는 비정질 실리콘 또는 폴리 실리콘을 포함하는 평판 표시 장치.
- 제 7 항에 있어서, 상기 하부 전극에 불순물 이온이 주입된 평판 표시 장치.
- 제 7 항에 있어서, 상기 제 1 도전층은 비정질 ITO, ITO, 폴리 ITO 및 IZO 중 하나로 이루어진 평판 표시 장치.
- 제 7 항에 있어서, 상기 제 2 도전층은 텅스텐(W), 티타늄(Ti), 몰리브 덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 크롬(Cr) 및 니오비움(Nb)으로 이루어진 군에서 선택된 적어도 하나의 금속을 포함하는 평판 표시 장치.
- 삭제
- 제 7 항에 있어서, 상기 기판은 투명한 유리 또는 플라스틱으로 이루어진 평판 표시 장치.
- 제 1 영역, 제 2 영역 및 제 3 영역을 포함하는 기판;상기 제 1 영역의 상기 기판 상에 반도체로 형성된 활성층;상기 제 2 영역의 상기 기판 상에 상기 반도체로 형성된 하부 전극;상기 활성층 및 상기 하부 전극을 포함하는 상부에 형성된 제 1 절연층;상기 활성층 상부의 상기 제 1 절연층 상에 제 1 도전층 및 제 2 도전층으로 형성된 게이트 전극;상기 하부 전극 상부의 상기 제 1 절연층 상에 상기 제 1 도전층으로 형성된 상부 전극;상기 게이트 전극 및 상기 상부 전극을 포함하는 상부에 형성되며, 상기 활성층 및 상기 상부 전극이 노출되도록 패터닝된 제 2 절연층;상기 노출된 활성층에 연결된 소스 전극 및 드레인 전극;상기 소스 전극 및 드레인 전극을 포함하는 상부에 형성되며, 상기 소스 전극 또는 드레인 전극이 노출되도록 패터닝된 제 3 절연층;상기 노출된 소스 전극 또는 드레인 전극과 연결되는 애노드 전극;상기 애노드 전극을 포함하는 상부에 형성되며, 발광영역의 상기 애노드 전극이 노출되도록 패터닝된 화소 정의막;상기 발광영역의 상기 애노드 전극 상에 형성된 유기 발광층; 및상기 유기 발광층 상에 형성된 캐소드 전극을 포함하며,상기 상부 전극 및 상기 제 2 절연층 사이에 상기 제 2 도전층이 개재된 평판 표시 장치.
- 제 14 항에 있어서, 상기 반도체는 비정질 실리콘 또는 폴리 실리콘을 포함하는 평판 표시 장치.
- 제 14 항에 있어서, 상기 하부 전극에 불순물 이온이 주입된 평판 표시 장치.
- 제 14 항에 있어서, 상기 제 1 도전층은 비정질 ITO, ITO, 폴리 ITO 및 IZO 중 하나로 이루어진 평판 표시 장치.
- 제 14 항에 있어서, 상기 제 2 도전층은 텅스텐(W), 티타늄(Ti), 몰리브 덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 크롬(Cr) 및 니오비움(Nb)으로 이루어진 군에서 선택된 적어도 하나의 금속을 포함하는 평판 표시 장치.
- 삭제
- 제 14 항에 있어서, 상기 기판은 투명한 유리 또는 플라스틱으로 이루어진 평판 표시 장치.
- 기판 상에 반도체층을 형성한 후 패터닝하여 제 1 영역에는 활성층을 형성하고 제 2 영역에는 하부 전극을 형성하는 단계;상기 활성층 및 상기 하부 전극을 포함하는 상기 기판 상에 제 1 절연층을 형성하는 단계;상기 제 1 절연층 상에 제 1 도전층 및 제 2 도전층을 형성하는 단계;상기 제 2 도전층 및 제 1 도전층을 패터닝하여 상기 활성층 상부의 제 1 절연층 상에 게이트 전극을 형성하고, 상기 하부 전극 상부의 상기 제 1 절연층 상에 상부 전극을 형성하는 단계;상기 게이트 전극 및 상기 상부 전극을 포함하는 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계;상기 제 2 절연층을 패터닝하여 상기 활성층 및 상기 상부 전극이 노출되도록 개구부를 형성하는 단계;상기 개구부가 매립되도록 상기 제 2 절연층 상에 제 3 도전층을 형성하는 단계;상기 제 3 도전층을 패터닝하여 상기 노출된 활성층과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계;상기 개구부를 통해 노출되는 상기 제 2 영역의 제 2 도전층을 제거하는 단계; 및상기 개구부의 제 1 도전층 및 제 1 절연층을 통해 상기 하부 전극에 이온을 주입하는 단계를 포함하는 평판 표시 장치의 제조 방법.
- 제 21 항에 있어서, 상기 반도체층은 비정질 실리콘 또는 폴리 실리콘으로 형성하는 평판 표시 장치의 제조 방법.
- 제 21 항에 있어서, 상기 제 1 도전층은 비정질 ITO, ITO, 폴리 ITO 및 IZO 중 하나로 형성하는 평판 표시 장치의 제조 방법.
- 제 21 항에 있어서, 상기 제 2 도전층은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 크롬(Cr) 및 니오비움(Nb)으로 이루어진 군에서 선택된 적어도 하나의 금속으로 형성하는 평판 표시 장치의 제조 방법.
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