KR102605250B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법은 베이스 기판 상에 결정질 반도체 물질을 포함하는 초기 제1 반도체 패턴을 형성하는 단계, 초기 제1 반도체 패턴 상에 제1 절연층을 형성하는 단계, 초기 제1 반도체 패턴에 채널 영역을 형성하여 제1 반도체 패턴을 형성하는 단계, 제1 절연층 상에 보호층을 형성하는 단계, 보호층 상에 산화물 반도체 물질을 포함하는 초기 제2 반도체 패턴을 형성하는 단계, 초기 제2 반도체 패턴 상에 제2 절연층을 형성하는 단계, 초기 제2 반도체 패턴의 적어도 일부가 노출되도록 식각 가스를 이용하여 제2 절연층을 패터닝하는 단계, 및 초기 제2 반도체 패턴에 채널 영역을 형성하여 제2 반도체 패턴을 형성하는 단계를 포함하고, 보호층은 식각 가스에 대해 제2 절연층으로부터 식각 선택비를 갖는 물질을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 상세하게는 신뢰성이 향상된 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 적어도 하나의 박막 트랜지스터를 포함한다. 박막 트랜지스터는 반도체 물질을 포함하는 반도체 패턴을 포함한다. 반도체 장치의 일 실시예인 표시장치는 복수의 화소들 및 화소들을 제어하기 위한 구동회로를 포함할 수 있다. 구동회로는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 구동회로를 구성하는 박막 트랜지스터는 화소들을 제어하기 위한 전기적 신호들을 대응되는 화소에 제공한다.
화소들 각각은 화소 구동회로 및 화소 구동회로에 연결된 표시소자를 포함할 수 있다. 화소 구동회로는 적어도 하나의 박막 트랜지스터 및 커패시터를 포함할 수 있다. 화소 구동회로를 구성하는 박막 트랜지스터 및 커패시터는 구동회로로부터 제공된 전기적 신호에 따라 표시소자를 제어한다.
본 발명은 안정적으로 소자를 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명은 신뢰성이 향상된 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 베이스 기판 상에 결정질 반도체 물질을 포함하는 초기 제1 반도체 패턴을 형성하는 단계, 상기 초기 제1 반도체 패턴 상에 제1 절연층을 형성하는 단계, 상기 초기 제1 반도체 패턴에 채널 영역을 형성하여 제1 반도체 패턴을 형성하는 단계, 상기 제1 절연층 상에 보호층을 형성하는 단계, 상기 보호층 상에 산화물 반도체 물질을 포함하는 초기 제2 반도체 패턴을 형성하는 단계, 상기 초기 제2 반도체 패턴 상에 제2 절연층을 형성하는 단계, 상기 초기 제2 반도체 패턴의 적어도 일부가 노출되도록 식각 가스를 이용하여 상기 제2 절연층을 패터닝하는 단계, 및 상기 초기 제2 반도체 패턴에 채널 영역을 형성하여 제2 반도체 패턴을 형성하는 단계를 포함하고, 상기 보호층은 상기 식각 가스에 대해 상기 제2 절연층으로부터 식각 선택비를 갖는 물질을 포함한다.
상기 보호층의 상기 식각 가스에 대한 식각률(etching rate)은 상기 제2 절연층의 상기 식각 가스에 대한 식각률보다 작을 수 있다.
상기 보호층의 상기 식각 가스에 대한 식각률은 상기 제1 절연층의 상기 식각 가스에 대한 식각률보다 작을 수 있다.
상기 제2 절연층은 실리콘 산화물을 포함할 수 있다.
상기 보호층은 금속 산화물을 포함할 수 있다.
상기 금속 산화물은 알루미늄 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 상기 제1 절연층 및 상기 보호층 사이에 배치되는 제1 도전 패턴을 형성하는 단계, 및 상기 제2 절연층 상에 제2 도전 패턴을 형성하는 단계를 더 포함하고, 상기 제2 절연층을 패터닝하는 단계는 상기 제2 도전 패턴을 마스크로 이용할 수 있다.
상기 제1 도전 패턴은 상기 제1 반도체 패턴에 중첩하는 제1 제어 전극을 포함하고, 상기 제2 도전 패턴은 상기 제2 반도체 패턴에 중첩하는 제2 제어 전극을 포함할 수 있다.
상기 제2 절연층을 패터닝하는 단계 이후에 상기 보호층 상에 상기 제1 제어 전극과 중첩하는 상부 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제2 도전 패턴은 상기 제1 제어 전극에 중첩하는 상부 전극을 더 포함하고, 상기 제2 절연층을 패터닝하는 단계는 상기 제2 제어 전극 및 상기 상부 전극을 마스크로 이용할 수 있다.
상기 제1 도전 패턴은 상기 제1 제어 전극에 인접하는 제1 커패시터 전극을 더 포함하고, 상기 제2 도전 패턴은 상기 제1 커패시터 전극에 중첩하는 제2 커패시터 전극을 더 포함할 수 있다.
상기 제1 도전 패턴은 상기 제1 커패시터 전극과 상기 제1 제어 전극이 연결된 일체의 형상을 갖고, 상기 제2 커패시터 전극은 상기 제1 제어 전극 및 상기 제2 커패시터 전극에 중첩하는 일체의 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 상기 제1 반도체 패턴에 접속되는 제1 입력 전극 및 제1 출력 전극을 형성하는 단계, 및 상기 제2 반도체 패턴에 접속되는 제2 입력 전극 및 제2 출력 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제1 입력 전극, 상기 제1 출력 전극, 상기 제2 입력 전극, 및 상기 제2 출력 전극은 동시에 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 상기 제1 입력 전극, 상기 제1 출력 전극, 상기 제2 입력 전극, 및 상기 제2 출력 전극 중 어느 하나에 연결되고, 적어도 하나의 발광층을 포함하는 유기발광 다이오드를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 베이스 기판, 상기 베이스 기판 상에 배치되고, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극, 결정질 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터, 상기 베이스 기판 상에 배치되고, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극, 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 제2 트랜지스터, 상기 베이스 기판 상에 배치된 복수의 절연층들, 및 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 사이에 배치되고, 금속 산화물을 포함하는 보호층을 포함할 수 있다. 상기 복수의 절연층들은 중 어느 하나는 상기 제2 반도체 패턴과 상기 제2 제어 전극 사이에 배치되는 절연 패턴을 포함하고, 상기 절연 패턴은 상기 제2 제어 전극과 중첩하며 상기 제2 반도체 패턴의 일부를 노출시키고, 상기 보호층은 상기 절연 패턴과 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 보호층은 상기 절연층들 중 상기 제1 반도체 패턴과 상기 제1 제어 전극 사이에 배치된 제1 절연층 상에 직접 배치될 수 있다.
삭제
본 발명의 일 실시예에 따른 반도체 장치는 상기 제1 절연층 상에 배치된 제1 커패시터 전극, 및 상기 보호층 상에 배치되고 상기 제1 커패시터 전극과 전계를 형성하는 제2 커패시터 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 제1 절연층 상에 배치된 제1 커패시터 전극, 및 상기 보호층 상에 배치되고 상기 제1 커패시터 전극과 전계를 형성하는 제2 커패시터 전극을 더 포함하고, 상기 제1 커패시터 전극과 상기 제1 제어 전극은 서로 연결되어 일체의 형상을 가질 수 있다.
본 발명에 따르면, 서로 다른 성질의 반도체 패턴들을 포함하는 반도체 장치를 제조하는 과정에서, 후속 공정에 의해 절연층이 손상되는 것을 방지할 수 있다. 이에 따라, 절연층에 의해 서로 절연되는 구성들이 서로 연결되거나 누설 전류 등이 발생되는 문제를 방지할 수 있다.
또한, 본 발명에 따르면, 후속 공정으로부터 절연층을 보호함에 따라, 신뢰성이 향상된 소자를 포함하는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 일 부분을 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 일 부분을 도시한 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 일 부분을 도시한 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 일 부분을 도시한 단면도이다.
도 5a 내지 도 5m은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블럭도이다. 반도체 장치는 적어도 하나의 반도체 패턴을 포함한다. 도 1에는 반도체 장치의 일 실시예로 표시장치를 도시하였다. 이하, 표시장치를 예시적으로 설명하나, 본 발명의 일 실시예에 따른 반도체 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
도 1에 도시된 것과 같이, 표시장치는 타이밍 제어부(TC), 주사 구동회로(SDC), 데이터 구동회로(DDC), 및 표시패널(DP)을 포함한다. 표시패널(DP)은 전기적 신호에 따라 영상을 표시한다.
타이밍 제어부(TC)는 입력 영상신호들(미 도시)을 수신하고, 주사 구동회로(SDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS)을 출력한다.
주사 구동회로(SDC)는 타이밍 제어부(TC)로부터 주사 제어 신호(SCS)를 수신한다.　주사 제어 신호(SCS)는 주사 구동회로(SDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭 신호 등을 포함할 수 있다.
주사 구동회로(SDC)는 복수의 주사 신호들을 생성하고, 주사 신호들을 복수의 주사 라인들(SL1~SLn)에 순차적으로 출력한다.　또한, 주사 구동회로(SDC)는 주사 제어 신호(SCS)에 응답하여 복수의 발광 제어 신호들을 생성하고, 복수의 발광 라인들(EL1~ELn)에 발광 제어 신호들을 출력한다.
도 1에서 주사 신호들과 발광 제어 신호들이 하나의 주사 구동회로(SDC)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 주사 구동회로들이 주사 신호들을 분할하여 출력하고, 발광 제어 신호들을 분할하여 출력할 수 있다. 또한, 본 발명의 일 실시예에서, 주사 신호들을 생성하여 출력하는 구동회로와 발광 제어 신호들을 생성하여 출력하는 구동회로는 별개로 구분될 수 있다.
데이터 구동회로(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동회로(DDC)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값들에 대응하는 아날로그 전압들이다.
표시패널(DP)은 주사 라인들(SL1~SLn), 발광 라인들(EL1~ELn), 데이터 라인들(DL1~DLm), 및 화소들(PX)을 포함한다. 주사 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 직교하는 제2 방향(DR2)으로 나열된다.
복수의 발광 라인들(EL1~ELn) 각각은 주사 라인들(SL1~SLn) 중 대응하는 주사 라인에 나란하게 배열될 수 있다. 데이터 라인들(DL1~DLm)은 주사 라인들(SL1~SLn)과 절연되게 교차한다.
복수의 화소들(PX) 각각은 주사 라인들(SL1~SLn) 중 대응하는 주사 라인, 발광 라인들(EL1~ELn) 중 대응하는 발광 라인, 및 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 접속된다.
화소들(PX) 각각은 전원 전압에 대응되는 제1 전압(ELVDD) 및 제1 전압(ELVDD)보다 낮은 레벨의 제2 전압(ELVSS)을 수신한다. 화소들(PX) 각각은 제1 전압(ELVDD)이 인가되는 전원 라인(PL)에 접속된다. 화소들(PX) 각각은 초기화 전압(Vint)을 수신하는 초기화 라인(RL)에 접속된다.
복수의 화소들(PX) 각각은 3개의 주사 라인들에 전기적으로 연결될 수 있다. 도 1에 도시된 것과 같이, 제2 번째 화소행의 화소들은 제1 번째 내지 제3 번째 주사 라인(SL1 내지 SL3)에 연결될 수 있다.
미 도시되었으나, 표시패널(DP)은 복수의 더미 주사 라인들을 더 포함할 수 있다. 표시패널(DP)은 제1 번째 화소행의 화소들(PX)에 연결된 더미 주사 라인 및 제n 번째 화소행의 화소들(PX)에 연결된 더미 주사 라인을 더 포함할 수 있다. 또한, 데이터 라인들(DL1~DLm) 중 어느 하나의 데이터 라인에 연결된 화소들(이하, 화소열의 화소들)은 서로 연결될 수 있다. 화소열의 화소들 중 인접하는 2개의 화소들이 전기적으로 연결될 수 있다.
복수의 화소들(PX) 각각은 유기발광 다이오드(미 도시) 및 유기발광 다이오드의 발광을 제어하는 화소의 구동회로(미 도시)를 포함한다. 화소 구동회로는 복수의 박막 트랜지스터들 및 커패시터를 포함할 수 있다. 구동회로(SDC)와 데이터 구동회로(DDC) 중 적어도 어느 하나는 화소 구동회로와 동일한 공정을 통해 형성된 박막 트랜지스터들을 포함할 수 있다.
복수 회의 포토리소그래피 공정을 통해 베이스 기판(미 도시) 상에 주사 라인들(SL1~SLn), 발광 라인들(EL1~ELn), 데이터 라인들(DL1~DLm), 전원 라인(PL), 초기화 라인(RL), 화소들(PX), 주사 구동회로(SDC), 및 데이터 구동회로(DDC)을 형성할 수 있다. 복수 회의 증착 공정 또는 코팅공정을 통해 베이스 기판(미 도시) 상에 절연층들을 형성할 수 있다. 절연층들 각각은 표시패널(DP) 전체를 커버하는 박막이거나, 표시패널(DP)의 특정 구성에만 중첩하는 적어도 하나의 절연 패턴을 포함할 수 있다. 절연층들은 유기층 및/또는 무기층을 포함한다. 그밖에 화소들(PX)을 보호하는 봉지층(미 도시)을 베이스 기판 상에 더 형성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 일 부분을 도시한 단면도이다. 도 2에는 도 1에 도시된 화소들(PX) 중 일 화소의 일 부분과 대응되는 영역을 도시하였다. 이하, 도 2를 참조하여 반도체 장치(SD1)에 대해 설명한다.
반도체 장치(SD1)는 베이스 기판(SUB), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 커패시터(CST), 및 유기발광 다이오드(OLED)를 포함한다. 베이스 기판(SUB)의 상면은 제1 방향(DR1, 도 1 참조)과 제2 방향(DR2, 도 1 참조)에 의해 정의된다.
제1 트랜지스터(T1)는 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제1 제어 전극(CE1), 및 제1 반도체 패턴(SP1)을 포함한다. 제1 트랜지스터(T1)는 유기발광 다이오드(OLED)에 연결된 구동 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 제2 입력 전극(IE2), 제2 출력 전극(OE2), 제2 제어 전극(CE2), 및 제2 반도체 패턴(SP2)을 포함한다. 제2 트랜지스터(T2)는 화소(PX)를 턴-온 하기 위한 제어 트랜지스터일 수 있다.
커패시터(CST)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2)을 포함한다. 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2)은 소정의 절연막을 사이에 두고 서로 이격되어 배치된다.
유기발광 다이오드(OLED)는 제1 전극(ED1), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)을 포함한다. 본 실시예에서, 제1 전극(ED1), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)은 각각 애노드 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 캐소드 전극(CE)에 대응될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 전극(ED1), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)은 각각 캐소드 전극, 전자 제어층, 발광층, 정공 제어층, 및 애노드 전극일 수 있다.
베이스 기판(SUB)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 커패시터(CST)가 배치될 수 있는 층, 필름, 또는 플레이트일 수 있다. 베이스 기판(SUB)은 플라스틱 기판, 유리 기판, 금속 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
베이스 기판(SUB)의 상면과 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 사이에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 베이스 기판(SUB)과 도전성 패턴들 또는 반도체 패턴들의 결합력을 향상시킨다. 버퍼층(BFL)은 무기물 및/또는 유기물 중 어느 하나를 포함할 수 있다. 별도로 도시되지 않았으나, 이물질이 유입되는 것을 방지하는 배리어층이 베이스 기판(SUB)의 상면에 더 배치될 수도 있다. 버퍼층(BFL)과 배리어층은 선택적으로 배치되거나 생략될 수 있다.
버퍼층(BFL) 상에 제1 반도체 패턴(SP1)이 배치된다. 제1 반도체 패턴(SP1)은 결정질 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)은 다결정 실리콘과 같은 다결정 반도체 물질을 포함할 수 있다.
제1 반도체 패턴(SP1)은 불순물이 포함된 제1 영역(AR11) 및 제3 영역(AR13), 제1 영역(AR11)과 제3 영역(AR13)에 인접한 제2 영역(AR12)으로 구분될 수 있다. 제1 반도체 패턴(SP1)은 불순물의 종류에 따라 P형 또는 N형일 수 있다.
제1 영역(AR11)은 제1 입력 전극(IE1)에 접속되고, 제3 영역(AR13)은 제1 출력 전극(OE1)에 접속된다. 제2 영역(AR12)은 제1 영역(AR11)과 제3 영역(AR13) 사이에 배치되고 제1 제어 전극(CE1)과 평면상에서 중첩될 수 있다. 제2 영역(AR12)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 트랜지스터(T1)의 채널 영역은 다결정 반도체 물질을 포함할 수 있다. 이에 따라, 제1 트랜지스터(T1)는 향상된 이동도를 갖고, 높은 신뢰성을 가진 구동 소자로 기능할 수 있다. 제1 반도체 패턴(SP1)의 채널 영역에는 제1 반도체 패턴(SP1)의 구조에 따라 정공이 이동하거나 전자가 이동할 수 있다.
제1 반도체 패턴(SP1) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및/또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 절연층(10)은 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다.
제1 절연층(10)은 버퍼층(BFL) 상에 배치되어 제1 반도체 패턴(SP1)의 적어도 일부를 커버할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 절연층(10)은 평면상에서 제2 영역(AR12)에 중첩하는 절연 패턴일 수 있다. 본 발명의 일 실시예에 따른 제1 절연층(10)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 절연층(10) 상에 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)이 배치된다. 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)은 동일한 층상에 배치될 수 있다.
제1 제어 전극(CE1)은 적어도 제2 영역(AR12)에 중첩한다. 제1 제어 전극(CE1)은 제1 절연층(10)을 사이에 두고 제1 반도체 패턴(SP1)으로부터 이격된다.
제1 커패시터 전극(CPE1)은 커패시터(CST)의 일 전극을 정의한다. 본 실시예에서, 제1 커패시터 전극(CPE1)은 제1 제어 전극(CE1)과 전기적으로 연결될 수 있다. 또는, 제1 커패시터 전극(CPE1)과 제1 제어 전극(CE1)은 일체의 형상을 가진 도전 패턴일 수도 있다.
제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1) 상에 보호층(PTL)이 배치된다. 보호층(PTL)은 제1 절연층(10) 상에 배치되어 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)을 커버한다. 보호층(PTL)은 제1 절연층(10)과 접촉할 수 있다. 제1 절연층(10) 중 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)과 비 중첩하는 영역은 보호층(PTL)에 의해 커버될 수 있다.
보호층(PTL)은 무기물 및/또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 보호층(PTL)은 제1 절연층(10)과 상이한 물질을 포함할 수 있다. 예를 들어, 보호층(PTL)은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 보호층(PTL)은 후속 공정에서 제1 절연층(10)을 보호한다. 이에 관한 상세한 설명은 후술한다.
보호층(PTL) 상에 제2 반도체 패턴(SP2)이 배치된다. 제2 반도체 패턴(SP2)은 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다.
한편, 제2 반도체 패턴(SP2)은 결정화된 산화물 반도체를 포함할 수 있다. 산화물 반도체의 결정은 수직 방향의 방향성을 가질 수 있다.
제2 반도체 패턴(SP2)은 불순물이 포함된 제1 영역(AR21) 및 제3 영역(AR23), 제1 영역(AR21)과 제3 영역(AR23)에 인접한 제2 영역(AR22)으로 구분될 수 있다. 제1 영역(AR21) 및 제3 영역(AR23)은 제2 영역(AR22)을 사이에 두고 서로 이격된다. 제2 영역(AR22)은 제2 트랜지스터(T2)의 채널 영역일 수 있다. 제2 영역(AR22)은 제2 반도체 패턴(SP2)의 구조에 따라 전자가 이동하는 통로이거나 전류가 이동하는 통로일 수 있다.
제2 반도체 패턴(SP2)에 있어서, 불순물은 환원된 금속 물질들일 수 있다. 제1 영역(AR21) 및 제3 영역(AR23)은 제2 영역(AR22)을 이루는 금속 산화물로부터 환원된 금속 물질들을 포함할 수 있다. 이에 따라, 제2 트랜지스터(T2)는 누설전류를 낮출 수 있어 온-오프 특성이 향상된 스위칭 소자로 기능할 수 있다.
보호층(PTL) 상에 복수의 절연 패턴들(21, 22, 23)을 포함하는 제2 절연층이 배치될 수 있다. 복수의 절연 패턴들(21, 22, 23)은 제1 절연 패턴(21), 제2 절연 패턴(22), 및 제3 절연 패턴(23)을 포함한다.
제1 절연 패턴(21)은 제2 반도체 패턴(SP2) 상에 배치된다. 제1 절연 패턴(21)은 적어도 제2 반도체 패턴(SP2)의 제2 영역(AR22)에 중첩할 수 있다. 제1 절연 패턴(21)은 제2 반도체 패턴(SP2) 중 제2 영역(AR22)을 커버하고, 제1 영역(AR21) 및 제3 영역(AR23)을 노출시킬 수 있다.
제2 절연 패턴(22) 및 제3 절연 패턴(23)은 각각 보호층(PTL) 상에 배치된다. 제2 절연 패턴(22) 및 제3 절연 패턴(23)은 각각 보호층(PTL)과 접촉할 수 있다. 한편, 본 실시예에서, 제2 절연 패턴(22) 및 제3 절연 패턴(23)은 서로 연결된 일체의 단일 패턴일 수 있다.
제1 내지 제3 절연 패턴들(21, 22, 23) 상에 제2 제어 전극(CE2), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2)이 배치된다. 제2 제어 전극(CE2)은 제1 절연 패턴(21) 상에 배치된다. 제2 제어 전극(CE2)은 적어도 제1 절연 패턴(21)에 중첩한다. 제1 절연 패턴(21)의 에지는 제2 제어 전극(CE2)의 에지를 따라 정렬될 수 있다. 제2 제어 전극(CE2)은 제1 절연 패턴(21)과 평면상에서 동일한 형상을 가질 수 있다.
제2 커패시터 전극(CPE2)은 제3 절연 패턴(23) 상에 배치된다. 제2 커패시터 전극(CPE2)은 적어도 제3 절연 패턴(23)과 중첩한다. 제2 커패시터 전극(CPE2)은 제3 절연 패턴(23)에 접촉할 수 있다.
제2 커패시터 전극(CPE2)은 커패시터의 다른 일 전극을 정의한다. 제1 커패시터 전극(CPE1)과 제2 커패시터 전극(CPE2) 사이에는 보호층(PTL) 및 제3 절연 패턴(23) 배치될 수 있다. 본 발명의 일 실시예에 따른 커패시터는 제1 커패시터 전극(CPE1)과 제2 커패시터 전극(CPE2) 사이의 전위차를 통해 제3 절연 패턴(23)과 보호층(PTL)에 전계를 형성할 수 있다.
상부 전극(CE-U)은 제2 절연 패턴(22) 상에 배치된다. 상부 전극(CE-U)은 제2 커패시터 전극(CPE2)과 동일한 층상에 배치될 수 있다. 상부 전극(CE-U)은 적어도 제2 절연 패턴(22)에 중첩한다. 제2 절연 패턴(22)의 에지는 상부 전극(CE-U)의 에지를 따라 정렬될 수 있다. 상부 전극(CE-U)은 제2 절연 패턴(22)과 평면상에서 동일한 형상을 가질 수 있다.
상부 전극(CE-U)은 제1 제어 전극(CE1)과 상이한 전기적 신호를 수신할 수 있다. 본 발명의 일 실시예에 따른 상부 전극(CE-U)은 제2 커패시터 전극(CPE2)과 전기적으로 연결될 수 있다. 또한, 상부 전극(CE-U)과 제2 커패시터 전극(CPE2)은 일체의 형상을 가진 도전 패턴일 수 있다.
제2 제어 전극(CE2), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 보호층(PTL) 상에 배치되어 제2 제어 전극(CE2), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2)을 커버한다. 제3 절연층(30)은 제2 제어 전극(CE2)의 상면과 측면, 제2 커패시터 전극(CPE2)의 상면과 측면, 상부 전극(CE-U)의 상면과 측면, 제1 내지 제3 절연 패턴들(21, 22, 23) 각각의 측면들을 커버할 수 있다. 제3 절연층(30)은 유기물 및/또는 무기물을 포함할 수 있다.
한편, 제3 절연층(30)은 보호층(PTL)의 두께보다 상대적으로 큰 두께를 가질 수 있다. 제3 절연층(30)은 제2 제어 전극(CE2), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2) 상측에 평탄면을 제공할 수 있다. 제2 제어 전극(CE2), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2) 상측에 배치되는 구성들은 제3 절연층(30)이 제공하는 평탄면 상에 안정적으로 배치될 수 있다.
제3 절연층(30) 상에 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)이 배치된다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 각각 평면상에서 제1 반도체 패턴(SP1)의 제1 영역(AR11)과 제3 영역(AR13), 및 제2 반도체 패턴(SP2)의 제1 영역(AR21)과 제3 영역(AR23)에 중첩한다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 각각 제1 절연층(10), 보호층(PTL), 및 제3 절연층(30) 중 적어도 일부를 관통하여 제1 반도체 패턴(SP1) 또는 제2 반도체 패턴(SP2)에 접속될 수 있다.
구체적으로, 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 제1 절연층(10), 보호층(PTL), 및 제3 절연층(30)을 관통하는 제1 관통부들(OP1)을 통해 각각 제1 반도체 패턴(SP1)의 제1 영역(AR11) 및 제3 영역(AR13)에 접속된다. 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)은 제3 절연층(30)을 관통하는 제2 관통부들(OP2)을 통해 각각 제2 반도체 패턴(SP2)의 제1 영역(AR21) 및 제3 영역(AR23)에 접속된다.
제3 절연층(30) 상에 중간막(ILD)이 배치된다. 중간막(ILD)은 무기물 및/또는 유기물을 포함한다. 중간막(ILD)에는 중간막(ILD)을 관통하는 제3 관통홀(OP3)이 정의될 수 있다. 제3 관통홀(OP3)은 제1 출력 전극(OE1)에 중첩하는 영역에 정의될 수 있다.
중간막(ILD) 상에 제1 전극(ED1)이 배치된다. 제1 전극(ED1)은 제3 관통홀(OP3)을 통해 제1 트랜지스터(T1)의 제1 출력 전극(OE1)에 접속될 수 있다. 제1 전극(ED1)은 도전성 물질을 포함할 수 있다. 제1 전극(ED1)은 반사형 또는 투과형 전극일 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
중간막(ILD) 상에 화소 정의막(PLD)이 배치된다. 화소 정의막(PLD)은 유기막 및/또는 무기막을 포함할 수 있다. 화소 정의막(PLD)에는 소정의 개구부(OP-PX)가 정의된다. 개구부(OP-PX)는 제1 전극(ED1)의 적어도 일부를 노출시킨다.
제1 전극(ED1) 상에 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)이 순차적으로 적층된다. 제1 전극(ED1), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)은 유기발광 다이오드(OLED)를 구성한다.
제1 전하 제어층(HCL)은 정공 주입/전달 물질을 포함하고, 제2 전하 제어층(ECL)은 전자 주입/전달 물질을 포함할 수 있다. 또는, 제1 전하 제어층(HCL)이 전자 주입/전달 물질을 포함하고, 제2 전하 제어층(ECL)은 정공 주입/전달 물질을 포함할 수 있다. 제1 전하 제어층(HCL) 및 제2 전하 제어층(ECL)은 각각 하나 이상의 층을 포함할 수 있다.
발광층(EML)은 발광 물질을 포함한다. 발광층(EML)은 개구부(OP-PX)에 중첩하는 발광 패턴일 수 있다. 발광층(EML)은 하나 이상의 층을 포함할 수 있다. 한편, 도시되지 않았으나, 발광층(EML)은 복수로 제공되어 서로 다른 층상에 배치될 수도 있다.
제2 전극(ED2)은 제2 전하 제어층(ECL) 상에 배치된다. 제2 전극(ED2)은 적어도 제1 전극(ED1)에 중첩한다. 본 실시예에서, 제2 전극(ED2)은 화소 정의막(PDL)에 전면적으로 중첩할 수 있다.
제2 전극(ED2)은 도전성 물질을 포함할 수 있다. 제2 전극(ED2)은 투과형 전극 또는 반사형 전극일 수 있다. 유기발광 다이오드(OLED)는 제1 전극(ED1) 및 제2 전극(ED2) 사이의 전압 차이를 이용하여 발광층(EML)으로부터 광을 생성한다.
한편, 도시되지 않았으나, 유기발광 다이오드(OLED)는 제1 전극(ED1) 및 제2 전극(ED2) 사이에 배치된 적어도 하나의 전하 생성층을 더 포함할 수 있다.
한편, 도시되지 않았으나, 반도체 장치(SD1)는 제2 전극(ED2) 상에 배치된 유기막 및/또는 무기막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(SD1)는 보호층(PTL)을 더 포함함으로써, 후속 공정으로부터 제1 절연층(10)을 보호한다. 이에 따라, 제1 절연층(10)은 후속 공정에서도 안정적으로 유지될 수 있고, 제1 절연층(10) 손상에 따른 숏트(short) 불량이나 누설전류 등이 발생되는 문제가 방지될 수 있다. 이에 관한 상세한 설명은 후술하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 일 부분을 도시한 단면도이다. 도 3에는 도 2와 대응되는 영역을 도시하였다. 이하, 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 장치(SD2)에 대해 살펴본다. 한편, 도 1 및 도 2에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략한다.
도 3에 도시된 것과 같이, 반도체 장치(SD2)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 커패시터(CST), 및 유기발광 다이오드(OLED)를 포함할 수 있다. 이때, 반도체 장치(SD2)는 제2 절연 패턴(22: 도 2 참조)과 상부 전극(CE-U)을 생략할 수 있다. 이에 따라, 보호층(PTL) 중 제1 제어 전극(CE1)의 상부에 대응되는 AA영역은 제1 절연 패턴(21) 및 제3 절연패턴(23)을 포함하는 절연층으로부터 노출될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(SD2)는 제1 제어 전극(CE1)과 중첩되는 별도의 도전 패턴을 배치하지 않음으로써, 단일의 제1 제어 전극(CE1)만으로 제1 트랜지스터(T1)가 용이하게 구동될 수 있도록 한다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 일 부분을 도시한 단면도이다. 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 일 부분을 도시한 단면도이다. 도 4a 및 도 4b를 참조하여 본 발명의 일 실시예에 따른 반도체 장치들(SD3, SD4)에 대해 살펴본다. 한편, 도 1 내지 도 3에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략한다.
도 4a 및 도 4b에 도시된 것과 같이, 반도체 장치들(SD3, SD4) 각각은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 도 2에 도시된 구성들에 각각 대응될 수 있다.
커패시터는 제1 반도체 패턴(SP1) 상에 정의될 수 있다. 커패시터는 제1 제어 전극(CE1) 및 상부 전극(CE-U)에 의해 정의될 수 있다. 이에 따라, 제1 제어 전극(CE1)은 제1 트랜지스터(T1)의 구성이 되는 것과 동시에 커패시터의 일 전극이 될 수 있다.
한편, 커패시터는 제1 제어 전극(CE1) 및 상부 전극(CE-U) 사이에 배치된 유전층에 따라 다양한 커패시턴스(capacitance)를 가질 수 있다. 이는 상부 전극(CE-U)이 배치된 위치에 따라 달라질 수 있다.
예를 들어, 도 4a에 도시된 것과 같이, 상부 전극(CE-U)은 제2 절연 패턴(22) 및 보호층(PTL) 상에 배치될 수 있다. 이에 따라, 제1 제어 전극(CE1) 및 상부 전극(CE-U)이 정의하는 커패시터의 커패시턴스는 제2 절연 패턴(22) 및 보호층(PTL)의 두 층에 의해 영향 받을 수 있다. 본 실시예에서, 제2 절연층(20)은 도 2에 도시된 제2 절연층과 대응될 수 있다.
또는, 예를 들어, 도 4b에 도시된 것과 같이, 상부 전극(CE-U)은 보호층(PTL) 만을 사이에 두고 제1 제어 전극(CE1) 상에 배치될 수도 있다. 이때, 반도체 장치(SD4)는 도 4a의 반도체 장치(SD3)와 상이한 형상의 제2 절연층(20-1)을 포함할 수 있다.
본 실시예에서, 제2 절연층(20-1)은 제2 반도체 패턴(SP2)과 제2 제어 전극(CE2) 사이에 배치된다. 제2 절연층(20-1)은 제2 반도체 패턴(SP2)의 제2 영역(AR22)에 중첩하는 단일의 절연 패턴일 수 있다. 제2 절연층(20-1)은 평면상에서 제2 반도체 패턴(SP2)의 제1 영역(AR11) 및 제3 영역(AR13)을 노출시키고, 제2 영역(AR12)을 커버한다. 제1 영역(AR21)과 제2 영역(AR22) 사이의 경계 및 제2 영역(AR22)과 제3 영역(AR23) 사이의 경계는 제2 절연층(20-1)의 측면들을 따라 정렬될 수 있다.
한편, 본 실시예에서, 상부 전극(CE-U)은 제1 제어 전극(CE1) 상에 배치되어 제1 제어 전극(CE1)과 전계를 형성한다. 이에 따라, 상부 전극(CE-U)은 커패시터를 구성하는 일 전극이 되고, 제1 제어 전극(CE1)은 커패시터를 구성하는 다른 일 전극이 될 수 있다.
본 실시예에서, 상부 전극(CE-U)은 보호층(PTL) 상에 직접 배치될 수 있다. 보호층(PTL)은 상부 전극(CE-U)과 제1 제어 전극(CE1) 사이에 배치되어 상부 전극(CE-U)과 제1 제어 전극(CE1)이 정의하는 커패시터의 유전층의 역할을 할 수 있다. 이에 따라, 상부 전극(CE-U)과 제1 제어 전극(CE1)이 정의하는 커패시터는 보호층(PTL)의 두께 및 보호층(PTL)을 구성하는 재료에 의해 영향 받을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(SD4)는 단일의 보호층(PTL)을 유전층으로 이용하는 커패시터를 포함함으로써, 보호층(PTL)의 물성 제어만으로 커패시터의 커패시턴스를 용이하게 제어할 수 있다.
도 5a 내지 도 5m은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다. 도 5a 내지 도 5m은 도 2에 도시된 반도체 장치(SD1)의 제조 방법을 예시적으로 도시하였다. 이하, 반도체 장치(SD1)의 제조 방법에 대해 설명한다.
도 5a에 도시된 것과 같이, 베이스 기판(SUB) 상에 버퍼층(BFL) 및 초기 제1 반도체 패턴(SP1-A)을 형성한다. 버퍼층(BFL)은 베이스 기판(SUB) 상에 무기물 및/또는 유기물을 증착, 코팅, 또는 프린팅하여 형성할 수 있다. 한편, 본 발명의 이 실시예에 따른 반도체 장치(SD1)에 있어서, 버퍼층(BFL)은 생략될 수 있다.
이후, 베이스 기판(SUB) 또는 버퍼층(BFL) 상에 초기 제1 반도체 패턴(SP1-A)을 형성한다. 초기 제1 반도체 패턴(SP1-A)은 결정질 반도체 물질을 증착한 후 이를 패터닝하여 형성할 수 있다.
이후, 도 5b에 도시된 것과 같이, 초기 제1 절연층(10-A) 및 도전층(CL)을 형성한다. 초기 제1 절연층(10-A)은 베이스 기판(SUB) 또는 버퍼층(BFL) 상에 무기물 및/또는 유기물을 증착, 코팅, 또는 프린팅하여 형성될 수 있다. 초기 제1 절연층(10-A)은 초기 제1 반도체 패턴(SP1-A)을 커버할 수 있다. 이후, 초기 제1 절연층(10-A) 상에 도전 물질을 증착하여 도전층(CL)을 형성한다.
이후, 도 5c에 도시된 것과 같이, 도전층(CL)으로부터 제1 도전 패턴을 형성한 후, 제1 반도체 패턴(SP1)을 형성한다. 제1 도전 패턴은 초기 제1 절연층(10-A) 상에 형성된다. 제1 도전 패턴은 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)을 포함한다.
즉, 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)은 도전층(CL)을 패터닝하여 형성될 수 있다. 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)은 동일한 마스크를 이용하여 동시에 패터닝될 수 있다. 한편, 이는 예시적으로 기재한 것이고, 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)은 서로 다른 마스크를 이용하여 각각 패터닝될 수도 있다.
이후, 초기 제1 반도체 패턴(SP1-A)에 불순물(DM)을 주입하여 제1 반도체 패턴(SP1)을 형성한다. 불순물(DM)은 예를 들어, 확산 공정이나 이온 주입 공정에 의해 초기 제1 반도체 패턴(SP1-A)에 주입될 수 있으나, 특정 방법에 한정되지 않는다.
불순물(DM)은 다양한 물질을 포함할 수 있다. 예를 들어, 불순물(DM)은 3가 원소를 포함할 수 있다. 이때, 제1 반도체 패턴(SP1)은 P형 반도체로 형성될 수 있다. 또는 불순물(DM)은 5가 원소를 포함할 수 있다. 이때, 제1 반도체 패턴(SP1)은 N형 반도체로 형성될 수 있다.
불순물(DM)은 초기 제1 반도체 패턴(SP1-A) 중 제1 제어 전극(CE1)과 비 중첩하는 영역에 주입되어 초기 제1 반도체 패턴(SP1-A)을 제1 영역(AR11), 제2 영역(AR12), 및 제3 영역(AR13)으로 구분되는 제1 반도체 패턴(SP1)으로 형성한다. 이에 따라, 제1 반도체 패턴(SP1)의 제1 영역(AR11) 및 제3 영역(AR13)에는 불순물(DM)이 포함된다.
이후, 도 5d에 도시된 것과 같이, 초기 보호층(PTL-A) 및 초기 제2 반도체 패턴(SP2-A)을 형성한다. 초기 보호층(PTL-A)은 유기물 및/또는 무기물을 초기 제1 절연층(10-A) 상에 증착, 코팅, 또는 프린팅하여 형성될 수 있다. 초기 보호층(PTL-A)은 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)을 모두 커버하도록 형성된다.
이후, 초기 제2 반도체 패턴(SP2-A)이 형성된다. 초기 제2 반도체 패턴(SP2-A)은 초기 보호층(PTL-A) 상에 산화물 반도체를 포함하는 물질층을 형성한 후, 이를 패터닝하여 형성될 수 있다. 산화물 반도체는 상술한 바와 같이, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다.
이후, 도 5e에 도시된 것과 같이, 초기 보호층(PTL-A) 상에 초기 제2 절연층(20-A), 제2 제어 전극(CE2), 및 제2 커패시터 전극(CPE2)을 형성한다. 초기 제2 절연층(20-A)은 초기 보호층(PTL-A) 상에 유기물 및/또는 무기물을 증착, 코팅, 또는 프린팅하여 형성될 수 있다.
이후, 초기 제2 절연층(20-A) 상에 제2 제어 전극(CE2) 및 제2 커패시터 전극(CPE2)을 포함하는 제2 도전 패턴을 형성한다. 제2 제어 전극(CE2) 및 제2 커패시터 전극(CPE2)은 도전 물질을 초기 제2 절연층(20-A) 상에 증착한 후, 이를 패터닝하여 형성될 수 있다. 제2 제어 전극(CE2) 및 제2 커패시터 전극(CPE2)은 하나의 마스크를 이용하여 동시에 패터닝될 수 있다. 이에 따라, 공정 비용이 절감되고 공정 시간이 단축될 수 있다.
한편, 제2 도전 패턴은 상부 전극(CE-U)을 더 포함할 수 있다. 상부 전극(CE-U)은 제1 제어 전극(CE1)과 평면상에서 중첩하도록 형성된다. 즉, 상부 전극(CE-U)은 제2 제어 전극(CE2) 및 제2 커패시터 전극(CPE2)과 하나의 마스크를 이용하여 동시에 패터닝될 수 있다. 이때, 상부 전극(CE-U)은 제2 커패시터 전극(CPE2)과 연결되어 일체의 형상을 갖도록 형성될 수도 있다.
이후, 도 5f에 도시된 것과 같이, 제1 절연 패턴(21), 제2 절연 패턴(22), 및 제3 절연 패턴(23)을 형성한다. 제1 절연 패턴(21), 제2 절연 패턴(22), 및 제3 절연 패턴(23)은 식각 가스(ET)를 이용하여 초기 제2 절연층(20-A)을 패터닝하여 형성될 수 있다.
이때, 제1 절연 패턴(21), 제2 절연 패턴(22), 및 제3 절연 패턴(23)은 제1 제어 전극(CE1), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2)을 마스크로 이용하여 패터닝될 수 있다. 제1 절연 패턴(21), 제2 절연 패턴(22), 및 제3 절연 패턴(23)의 끝단들은 각각 제1 제어 전극(CE1), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2)의 끝단들을 따라 정렬될 수 있다.
한편, 초기 보호층(PTL-A)은 식각 가스(ET)에 의해 저항성이 클 수 있다. 즉, 초기 보호층(PTL-A)은 식각 가스(ET)에 대해 초기 제2 절연층(20-A)에 대한 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들어, 초기 제2 절연층(20-A)이 실리콘 산화물을 포함하는 경우, 초기 보호층(PTL-A)은 알루미늄 산화물을 포함할 수 있다.
초기 보호층(PTL-A)의 식각 가스(ET)에 대한 식각률(etching rate)은 초기 제2 절연층(20-A)의 식각 가스(ET)에 대한 식각률보다 작다. 따라서, 초기 보호층(PTL-A)은 초기 제2 절연층(20-A)이 식각 가스(ET)에 의해 식각되는 동안 식각되지 않을 수 있다. 초기 제2 절연층(20-A)이 과도하게 식각되어 식각 공정 시간이 다소 증가하더라도, 초기 보호층(PTL-A) 하부에 배치된 초기 제1 절연층(10-A)은 초기 보호층(PTL-A)에 의해 안정적으로 보호될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 있어서, 초기 보호층(PTL-A) 하부에 배치되는 초기 제1 절연층(10-A)이 초기 제2 절연층(20-A)과 동일한 물질을 포함하거나, 식각 가스(ET)에 대한 저항성이 낮은 물질을 포함한다 하더라도 제1 절연 패턴(21), 제2 절연 패턴(22), 및 제3 절연 패턴(23)을 형성하는 공정 동안 초기 보호층(PTL-A)에 의해 보호될 수 있다. 이에 따라, 구성물질에 제한 없이 다양한 물질로 제1 절연층(10)을 형성할 수 있다.
이후, 도 5g에 도시된 것과 같이, 초기 제3 절연층(30-A)을 형성한다. 초기 제3 절연층(30-A)은 초기 보호층(PTL-A) 상에 무기물 및/또는 유기물을 증착, 코팅, 또는 프린팅하여 형성될 수 있다. 초기 제3 절연층(30-A)은 제2 제어 전극(CE2), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2)을 커버하고, 상측에 평탄면이 제공되도록 충분한 두께로 형성될 수 있다.
한편, 초기 제2 반도체 패턴(SP2-A) 중 제1 절연 패턴(21)으로부터 노출된 영역은 적어도 일부 환원되어 제1 영역(AR21), 제2 영역(AR22), 및 제3 영역(AR23)으로 구분되는 제2 반도체 패턴(SP2)으로 형성될 수 있다. 노출된 영역에는 금속 산화물로부터 환원된 금속이 형성될 수 있다. 이에 따라, 제1 영역(AR21) 및 제3 영역(AR23)과 제3 영역(AR23)에는 제2 영역(AR22)을 구성하는 금속 산화물로부터 환원된 물질이 포함될 수 있다.
이후, 도 5h에 도시된 것과 같이, 제1 관통부들(OP1) 및 제2 관통부들(OP2)을 형성하여 제1 절연층(10), 보호층(PTL), 및 제3 절연층(30)을 형성한다. 구체적으로, 제1 관통부들(OP1)은 각각 초기 제1 절연층(10-A), 초기 보호층(PTL-A), 및 초기 제3 절연층(30-A)을 관통하여 형성될 수 있다. 제1 관통부들(OP1)은 제1 반도체 패턴(SP1)의 제1 영역(AR11) 및 제3 영역(AR13)에 각각 정의되어 제1 영역(AR11)의 적어도 일부 및 제3 영역(AR13)의 적어도 일부를 노출시킨다.
제2 관통부들(OP2)은 각각 초기 제3 절연층(30-A)을 관통하여 형성될 수 있다. 제2 관통부들(OP2)은 제2 반도체 패턴(SP2)의 제1 영역(AR21) 및 제3 영역(AR23)에 각각 정의되어 제1 영역(AR21)의 적어도 일부 및 제3 영역(AR23)의 적어도 일부를 노출시킨다
이후, 도 5i에 도시된 것과 같이, 제3 절연층(30) 상에 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)을 형성한다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제3 절연층(30) 상에 도전 물질을 포함하는 층을 형성한 후, 이를 패터닝하여 형성될 수 있다.
제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제1 관통부들(OP1) 및 제2 관통부들(OP2)을 각각 충진한다. 제1 입력 전극(IE1)과 제1 출력 전극(OE1)은 제1 관통부들(OP1)을 통해 제1 반도체 패턴(SP1)의 제1 영역(AR11)과 제1 반도체 패턴(SP1)의 제3 영역(AR13)에 각각 접속되어 제1 트랜지스터(T1)를 구성한다. 제2 입력 전극(IE2)과 제2 출력 전극(OE2)은 제2 반도체 패턴(SP2)의 제1 영역(AR21)과 제2 반도체 패턴(SP2)의 제3 영역(AR23)에 각각 접속되어 제2 트랜지스터(T2)를 구성한다.
이후, 도 5j에 도시된 것과 같이, 제3 절연층(30) 상에 초기 중간막(ILD-A)을 형성한다. 초기 중간막(ILD-A)은 제3 절연층(30) 상에 무기물 및/또는 유기물을 증착, 코팅, 또는 프린팅하여 형성될 수 있다.
이후, 도 5k에 도시된 것과 같이, 중간막(ILD) 및 하부 전극(ED1)을 형성한다. 중간막(ILD)은 초기 중간막(ILD-A)에 초기 중간막(ILD-A)을 관통하는 제3 관통부(OP3)를 정의하여 형성될 수 있다. 제3 관통부(OP3)는 제1 출력 전극(OE1)과 중첩하도록 형성될 수 있다.
하부 전극(ED1)은 도전 물질을 중간막(ILD) 상에 형성한 후, 이를 패터닝하여 형성될 수 있다. 하부 전극(ED1)은 제3 관통부(OP3)를 통해 제1 출력 전극(OE1)에 접속될 수 있다.
이후, 도 5l에 도시된 것과 같이, 중간막(ILD) 상에 화소 정의막(PDL)을 형성한다. 화소 정의막(PDL)은 중간막(ILD) 상에 유기물 및/또는 무기물을 증착, 코팅 또는 프린팅한 후, 소정의 개구부(OP-PX)를 정의함으로써 형성될 수 있다. 개구부(OP-PX)는 하부 전극(ED1)의 적어도 일부를 노출시킨다.
이후, 도 5m에 도시된 것과 같이, 화소 정의막(PDL) 상에 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)이 순차적으로 형성된다. 제1 전극(ED1), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)은 유기발광 다이오드(OLED)를 구성할 수 있다. 한편, 제1 전하 제어층(HCL), 발광층(EML), 및 제2 전하 제어층(ECL) 각각은 단일의 공정에 의해 형성될 수도 있고, 복수 회의 공정들을 통해 형성될 수도 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따르면, 보호층(PTL) 또는 초기 보호층(PTL)에 의해 제1 절연층(10)의 안정성이 향상될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다. 도 6a 내지 도 6g에는 도 4에 도시된 반도체 장치(SD3: 도 4 참조)의 제조 방법을 도시하였다. 이하, 도 6a 내지 도 6g를 참조하여 반도체 장치(SD3)의 제조 방법을 살펴본다.
도 6a에 도시된 것과 같이, 베이스 기판(SUB) 상에 버퍼층(BFL)을 형성한 후, 제1 반도체 패턴(SP1), 초기 절연층(10-A), 제1 제어 전극(CE1), 초기 보호층(PTL-A), 및 초기 제2 반도체 패턴(SP2-A)을 형성한다. 이에 대한 상세한 설명은 도 5a 내지 도 5d에 대한 설명을 참조하기로 한다.
이후, 도 6b에 도시된 것과 같이, 초기 보호층(PTL-A) 상에 초기 제2 절연층(20-A1)을 형성한다. 초기 제2 절연층(20-A1)은 초기 보호층(PTL-A) 상에 유기물 및/또는 무기물을 증착, 코팅, 또는 프린팅한 후, 이를 패터닝하여 형성될 수 있다. 초기 제2 절연층(20-A1)은 적어도 초기 제2 반도체 패턴(SP2-A)을 커버하는 절연 패턴일 수 있다.
이후, 도 6c에 도시된 것과 같이, 초기 보호층(PTL-A) 상에 제2 도전 패턴을 형성한다. 제2 도전 패턴은 초기 제2 제어 전극(CE2-A) 및 상부 전극(CE-U)을 포함할 수 있다. 초기 보호층(PTL-A)은 초기 제2 절연층(20-A1)의 상면 및 측면을 커버하고, 초기 제2 반도체 패턴(SP2-A)의 측면을 커버할 수 있다.
초기 제2 제어 전극(CE2-A)은 초기 보호층(PTL-A) 상에 도전 물질을 증착한 후 이를 패터닝하여 형성될 수 있다.
상부 전극(CE-U)은 제1 제어 전극(CE1)과 중첩하도록 형성될 수 있다. 상부 전극(CE-U)과 초기 제2 제어 전극(CE2-A)은 하나의 마스크를 이용하여 동시에 형성될 수 있다.
이후, 도 6d 및 도 6e에 도시된 것과 같이, 제2 제어 전극(CE2) 및 제2 절연층(20-1)을 형성한다. 제2 제어 전극(CE2)은 초기 제2 제어 전극(CE2)을 패터닝하여 형성될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제2 제어 전극(CE2)은 상부 전극(CE-U)과 동시에 형성될 수도 있다.
제2 절연층(20-1)은 초기 제2 절연층(20-A1)이 패터닝되어 형성될 수 있다. 제2 절연층(20-1)은 제2 제어 전극(CE2)을 마스크로 이용하여 패터닝될 수 있다. 주입된 식각 가스(ET)는 초기 제2 절연층(20-A1) 중 제2 제어 전극(CE2)에 의해 노출된 영역을 제거한다. 이에 따라, 제2 절연층(20-1)은 제2 제어 전극(CE2)의 끝단을 따라 정렬된 절연 패턴의 형상을 가질 수 있다.
한편, 식각 가스(ET)가 초기 제2 절연층(20-A1)을 식각하는 동안, 초기 보호층(PTL-A)은 초기 제1 절연층(10-A)을 커버한다. 상술한 바와 같이, 초기 보호층(PTL-A)은 식각 가스(ET)에 대한 저항성이 크고, 초기 제2 절연층(20-A1)과의 식각 선택비가 큰 물질로 형성된다. 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 따르면, 제2 절연층(20-1)이 형성되는 동안 식각 가스(ET)에 의한 초기 제1 절연층(10-A)의 손상을 용이하게 방지할 수 있다.
이후, 도 6f에 도시된 것과 같이, 초기 제3 절연층(30-A)을 형성한다. 초기 제3 절연층(30-A)은 초기 보호층(PTL-A) 상에 무기물 및/또는 유기물을 증착, 코팅, 또는 프린팅하여 형성될 수 있다. 초기 제3 절연층(30-A)은 제2 제어 전극(CE2), 상부 전극(CE-U)을 커버하고, 상측에 평탄면이 제공되도록 충분한 두께로 형성될 수 있다.
한편, 초기 제2 반도체 패턴(SP2-A) 중 제2 절연층(20-1)으로부터 노출된 영역은 적어도 일부 환원되어 제1 영역(AR21), 제2 영역(AR22), 및 제3 영역(AR23)으로 구분되는 제2 반도체 패턴(SP2)으로 형성될 수 있다. 이에 대한 상세한 설명은 도 5g와 중복되어 생략하기로 한다.
이후, 도 6g에 도시된 것과 같이, 제1 관통부들(OP1) 및 제2 관통부들(OP2)을 형성하여 제1 절연층(10), 보호층(PTL), 및 제3 절연층(30)을 형성한 후, 제3 절연층(30) 상에 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)을 형성하여 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 형성한다. 이에 대한 상세한 설명은 도 5h와 대응되며, 중복된 설명은 생략하기로 한다.
본 발명의 일 실시예에 따르면, 보호층(PTL)을 형성하는 공정을 더 포함함에 따라, 제2 절연층(20-1)이 형성되는 과정에서 제1 절연층(10)을 안정적으로 보호할 수 있다. 따라서, 제1 절연층(10)의 공정 상 신뢰성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
T1: 제1 트랜지스터 SP1: 제1 반도체 패턴
T2: 제2 트랜지스터 SP2: 제2 반도체 패턴
PTL: 보호층

Claims (20)

  1. 베이스 기판 상에 결정질 반도체 물질을 포함하는 초기 제1 반도체 패턴을 형성하는 단계;
    상기 초기 제1 반도체 패턴 상에 제1 절연층을 형성하는 단계;
    상기 초기 제1 반도체 패턴에 채널 영역을 형성하여 제1 반도체 패턴을 형성하는 단계;
    상기 제1 절연층 상에 보호층을 형성하는 단계;
    상기 보호층 상에 산화물 반도체 물질을 포함하는 초기 제2 반도체 패턴을 형성하는 단계;
    상기 초기 제2 반도체 패턴 상에 제2 절연층을 형성하는 단계;
    상기 초기 제2 반도체 패턴의 적어도 일부가 노출되도록 식각 가스를 이용하여 상기 제2 절연층을 패터닝하는 단계; 및
    상기 초기 제2 반도체 패턴에 채널 영역을 형성하여 제2 반도체 패턴을 형성하는 단계를 포함하고,
    상기 보호층은 상기 식각 가스에 대해 상기 제2 절연층으로부터 식각 선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 보호층의 상기 식각 가스에 대한 식각률(etching rate)은 상기 제2 절연층의 상기 식각 가스에 대한 식각률보다 작은 반도체 장치 제조 방법.
  3. 제2 항에 있어서,
    상기 보호층의 상기 식각 가스에 대한 식각률은 상기 제1 절연층의 상기 식각 가스에 대한 식각률보다 작은 반도체 장치 제조 방법.
  4. 제2 항에 있어서,
    상기 제2 절연층은 실리콘 산화물을 포함하는 반도체 장치 제조 방법.
  5. 제4 항에 있어서,
    상기 보호층은 금속 산화물을 포함하는 반도체 장치 제조 방법.
  6. 제5 항에 있어서,
    상기 금속 산화물은 알루미늄 산화물을 포함하는 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 절연층 및 상기 보호층 사이에 배치되는 제1 도전 패턴을 형성하는 단계; 및
    상기 제2 절연층 상에 제2 도전 패턴을 형성하는 단계를 더 포함하고,
    상기 제2 절연층을 패터닝하는 단계는 상기 제2 도전 패턴을 마스크로 이용하는 반도체 장치 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 도전 패턴은 상기 제1 반도체 패턴에 중첩하는 제1 제어 전극을 포함하고,
    상기 제2 도전 패턴은 상기 제2 반도체 패턴에 중첩하는 제2 제어 전극을 포함하는 반도체 장치 제조 방법.
  9. 제8 항에 있어서,
    상기 제2 절연층을 패터닝하는 단계 이후에 상기 보호층 상에 상기 제1 제어 전극과 중첩하는 상부 전극을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  10. 제8 항에 있어서,
    상기 제2 도전 패턴은 상기 제1 제어 전극에 중첩하는 상부 전극을 더 포함하고,
    상기 제2 절연층을 패터닝하는 단계는 상기 제2 제어 전극 및 상기 상부 전극을 마스크로 이용하는 반도체 장치 제조 방법.
  11. 제8 항에 있어서,
    상기 제1 도전 패턴은 상기 제1 제어 전극에 인접하는 제1 커패시터 전극을 더 포함하고,
    상기 제2 도전 패턴은 상기 제1 커패시터 전극에 중첩하는 제2 커패시터 전극을 더 포함하는 반도체 장치 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 도전 패턴은 상기 제1 커패시터 전극과 상기 제1 제어 전극이 연결된 일체의 형상을 갖고,
    상기 제2 커패시터 전극은 상기 제1 제어 전극 및 상기 제2 커패시터 전극에 중첩하는 일체의 형상을 갖는 반도체 장치 제조 방법.
  13. 제1 항에 있어서,
    상기 제1 반도체 패턴에 접속되는 제1 입력 전극 및 제1 출력 전극을 형성하는 단계; 및
    상기 제2 반도체 패턴에 접속되는 제2 입력 전극 및 제2 출력 전극을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 입력 전극, 상기 제1 출력 전극, 상기 제2 입력 전극, 및 상기 제2 출력 전극은 동시에 형성되는 반도체 장치 제조 방법.
  15. 제13 항에 있어서,
    상기 제1 입력 전극, 상기 제1 출력 전극, 상기 제2 입력 전극, 및 상기 제2 출력 전극 중 어느 하나에 연결되고, 적어도 하나의 발광층을 포함하는 유기발광 다이오드를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  16. 베이스 기판;
    상기 베이스 기판 상에 배치되고, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극, 결정질 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터;
    상기 베이스 기판 상에 배치되고, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극, 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 제2 트랜지스터;
    상기 베이스 기판 상에 배치된 복수의 절연층들; 및
    상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 사이에 배치되고, 금속 산화물을 포함하는 보호층을 포함하고,
    상기 복수의 절연층들은 중 어느 하나는 상기 제2 반도체 패턴과 상기 제2 제어 전극 사이에 배치되는 절연 패턴을 포함하고, 상기 절연 패턴은 상기 제2 제어 전극과 중첩하며 상기 제2 반도체 패턴의 일부를 노출시키고,
    상기 보호층은 상기 절연 패턴과 식각 선택비를 갖는 물질을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 보호층은 상기 절연층들 중 상기 제1 반도체 패턴과 상기 제1 제어 전극 사이에 배치된 제1 절연층 상에 직접 배치된 반도체 장치.
  18. 삭제
  19. 제17 항에 있어서,
    상기 제1 절연층 상에 배치된 제1 커패시터 전극; 및
    상기 보호층 상에 배치되고 상기 제1 커패시터 전극과 전계를 형성하는 제2 커패시터 전극을 더 포함하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 제1 절연층 상에 배치된 제1 커패시터 전극; 및
    상기 보호층 상에 배치되고 상기 제1 커패시터 전극과 전계를 형성하는 제2 커패시터 전극을 더 포함하고,
    상기 제1 커패시터 전극과 상기 제1 제어 전극은 서로 연결되어 일체의 형상을 갖는 반도체 장치.
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