KR20150053314A - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

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KR20150053314A
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김지훈
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오재환
김광해
김병기
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Abstract

박막 트랜지스터는 반도체 패턴, 제어전극, 입력전극, 출력전극 및 방열전극을 포함하나. 베이스 기판의 일면 상에 반도체 패턴이 배치된다. 상기 반도체 패턴 상에 제1 절연층이 배치되고, 상기 제1 절연층 상에 상기 제어전극이 배치된다. 상기 제1 절연층 상에 제어전극을 커버하는 제2 절연층이 배치된다. 상기 제2 절연층 상에 콘택홀을 통해 상기 제어전극에 연결된 방열전극이 배치된다. 상기 방열전극은 상기 제어전극에서 생성된 열을 외부에 방출한다.

Description

박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 박막 트랜지스터 및 이를 포함하는 표시장치에 관한 것으로, 좀더 상세히 방열성이 향상된 박막 트랜지스터 및 이를 포함하는 표시장치에 관한 것이다.
표시장치는 적어도 하나의 베이스 기판 및 상기 베이스 기판 상에 배치된 복수 개의 화소들을 포함한다. 상기 베이스 기판은 복수 개의 화소영역들과 이에 인접한 주변영역으로 정의될 수 있다. 상기 복수 개의 화소들은 상기 복수 개의 화소영역들에 대응하게 배치된다.
상기 복수 개의 화소들 각각은 표시소자 및 표시소자를 제어하는 회로부를 포함한다. 상기 회로부에서 제공하는 신호에 응답하여 상기 표시소자는 동작한다.
따라서, 본 발명의 목적은 방열성이 향상된 박막 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 표시품질이 향상된 표시장치를 제공하는 것이다.
발명의 일 실시예에 따른 박막 트랜지스터는 반도체 패턴, 제어전극, 입력전극, 출력전극, 및 방열전극을 포함한다. 상기 반도체 패턴은 베이스 기판의 일면 상에 배치되고, 입력영역, 출력영역, 및 상기 입력영역과 상기 출력영역 사이에 배치된 채널영역을 포함한다. 상기 제어전극은 상기 반도체 패턴을 커버하는 제1 절연층 상에 배치되며, 상기 채널영역에 중첩한다. 상기 입력전극과 상기 출력전극은 상기 입력영역과 상기 출력영역에 각각 연결된다. 상기 방열전극은 제어전극을 커버하는 제2 절연층 상에 배치되고, 상기 제어전극에 연결된다.
상기 방열전극은 상기 제2 절연층을 관통하는 콘택홀을 통해 상기 제어전극에 연결된다.
상기 입력전극 및 상기 출력전극 각각은 상기 제2 절연층 상에 배치된다. 상기 입력전극 및 상기 출력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 콘택홀을 통해 상기 입력영역 및 상기 출력영역에 각각 연결된다.
상기 제2 절연층 상에서, 상기 방열전극은 상기 입력전극과 상기 출력전극 사이에 배치된다. 또한, 상기 방열전극은 상기 입력전극 및 상기 출력전극과 이격되어 배치된다.
상기 방열전극, 상기 입력전극 및 상기 출력전극은 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 복수 개의 화소들을 포함한다. 상기 복수 개의 화소들 각각은 표시소자 및 상기 표시소자에 전기적 신호를 제공하는 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터는 상술한 박막 트랜지스터들 중 어느 하나일 수 있다.
상기 표시장치는 유기발광 표시장치 또는 액정표시장치 등을 수 있다. 상기 유기발광 표시장치는 유기발광 다이오드, 제1 박막 트랜지스터, 제2 박막 트랜지스터, 및 커패시터를 포함할 수 있다.
상기 제1 박막 트랜지스터는 게이트 전압에 응답하여 화소 전압을 출력한다. 상기 제2 박막 트랜지스터는 상기 화소 전압에 응답하여 턴-온되며, 상기 유기발광 다이오드에 흐르는 구동전류를 제어한다. 상기 커패시터는 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 연결되고, 상기 제2 박막 트랜지스터의 턴-온 구간을 제어한다. 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 중 적어도 하나는 상술한 박막 트랜지스터들 중 어느 하나일 수 있다.
상기 액정표시장치는 상술한 박막 트랜지스터 중 어느 하나와 그에 연결된 액정커패시터를 포함한다
상술한 바에 따르면, 상기 방열전극은 상기 박막 트랜지스터로부터 발생한 열을 상기 제어전극으로부터 전달받는다. 상기 방열전극을 통해 열을 방출한 상기 박막 트랜지스터의 수명은 연장된다.
상기 제어전극 상에 적층된 상기 방열전극은 박막 트랜지스터의 면적을 증가시키지 않는다. 따라서, 상기 박막 트랜지스터는 좁은 면적에서도 방열성이 향상된다.
방열성이 향상됨으로써 상기 반도체 패턴의 채널영역에 포함된 전하들의 활성화가 방지된다. 그에 따라 상기 박막 트랜지스터의 누설전류가 감소된다. 상기 박막 트랜지스터의 턴-오프 구간 동안 상기 표시소자는 상기 박막 트랜지스터로부터 신호를 제공받지 않는다. 따라서 상기 표시장치는 블랙에 더 유사한 저계조를 표시할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터의 단면도이다.
도 3a 및 도 3b는 제어전극의 형상이 상이한 박막 트랜지스터들의 평면도이다.
도 4는 도 3a 및 도 3b에 도시된 박막 트랜지스터들의 누설전류를 나타내는 그래프들이다.
도 5는 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 7은 본 발명의 일 실시예에 따른 화소의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 표시장치를 설명한다.
도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다. 명세서 전체에 걸쳐 유사한 참조 부호는 유사한 구성 요소를 지칭한다. 그리고, 어떤 층이 다른 층의 '상에' 형성된다(배치된다)는 것은, 두 층이 접해 있는 경우뿐만 아니라 두 층 사이에 다른 층이 존재하는 경우도 포함한다. 또한, 도면에서 어떤 층의 일면이 평평하게 도시되었지만, 반드시 평평할 것을 요구하지 않으며, 적층 공정에서 하부층의 표면 형상에 의해 상부층의 표면에 단차가 발생할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터의 단면도이다. 이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명한다.
도 1 및 도 2에 도시된 것과 같이, 박막 트랜지스터(TR)는 제어전극(GE), 입력전극(SE), 반도체 패턴(AL), 출력전극(DE), 및 방열전극(HS)을 포함한다. 본 실시예에서 상기 박막 트랜지스터(TR)는 P 모스 박막 트랜지스터로 설명된다. 상기 제어전극(GE)은 게이트 전극으로, 상기 입력전극(SE)은 소오스 전극으로 설명된다. 또한 상기 출력전극(DE)은 드레인 전극으로 설명된다. 본 발명의 다른 실시예에서 상기 박막 트랜지스터(TR)는 n 모스 박막 트랜지스터로 변형되어 실시될 수 있다.
베이스 기판(SUB) 상에 상기 반도체 패턴(AL)이 배치된다. 본 실시예에서 상기 반도체 패턴(AL)은 상기 베이스 기판(SUB)의 일면 상에 직접 배치된다. 이에 제한되지 않고, 본 발명의 다른 실시예에서 상기 반도체 패턴(AL)은 상기 베이스 기판(SUB)의 일면 상에 배치된 버퍼층(미 도시) 상에 배치될 수 있다.
상기 반도체 패턴(AL)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 상기 반도체 패턴(AL)은 금속 산화물 반도체를 포함할 수 있다. 상기 반도체 패턴(AL)은 입력영역(SA), 채널영역(CA) 및 출력영역(DA)을 포함한다. 본 실시예에서 상기 입력영역(SA) 및 상기 출력영역(DA)은 소오스 영역 및 드레인 영역으로 각각 설명된다.
평면 상에서 상기 소오스 영역(SA)과 상기 드레인 영역(DA)은 상기 채널영역(CA)을 사이에 두고 배치된다. 상기 소오스 영역(SA) 및 상기 드레인 영역(DA)은 도펀트를 포함할 수 있다. 상기 채널영역(CA)은 진성(intrinsic) 반도체이거나 도펀트를 포함할 수도 있다. 상기 채널영역(CA)은 상기 소오스 영역(SA) 및 상기 드레인 영역(DA)과 다른 도핑농도를 갖는다.
상기 베이스 기판(SUB) 상에 상기 반도체 패턴(AL)을 커버하는 제1 절연층(10)이 배치된다. 상기 제1 절연층(10)은 실리콘 옥사이드(SiOx), 또는 실리콘 나이트라이드(SiNx)와 같은 무기물을 포함할 수 있다. 상기 제1 절연층(10)은 적층된 복수 개의 박막들을 포함할 수 있다. 예컨대, 상기 제1 절연층(10)은 적층된 실리콘 옥사이드(SiOx) 박막, 실리콘 나이트라이드(SiNx) 박막, 및 실리콘 옥사이드(SiOx) 박막을 포함할 수 있다.
상기 제1 절연층(10) 상에 상기 게이트 전극(GE)이 배치된다. 상기 게이트 전극(GE)은 상기 채널영역(CA)에 중첩한다. 상기 게이트 전극(GE)은 상기 채널영역(CA) 상에서 상기 반도체 패턴(AL)과 교차할 수 있다.
상기 제1 절연층(10) 상에 상기 게이트 전극(GE)을 커버하는 제2 절연층(20)이 배치된다. 상기 제2 절연층(20)은 실리콘 옥사이드(SiOx), 또는 실리콘 나이트라이드(SiNx)와 같은 무기물로 구성될 수 있다. 상기 제2 절연층(20)은 적층된 복수 개의 박막들을 포함할 수 있다.
상기 제2 절연층(20) 상에 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)이 배치된다. 상기 소오스 전극(SE)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통하는 제1 콘택홀(CH1)을 통해 상기 소오스 영역(SA)에 연결된다. 상기 드레인 전극(DE)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통하는 제2 콘택홀(CH2)을 통해 상기 드레인 영역(DA)에 연결된다.
본 발명의 다른 실시예에서 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)은 상기 제1 절연층(10) 상에 배치될 수도 있다. 또한, 본 발명의 다른 실시예에서 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)은 서로 다른 절연층 상에 배치될 수도 있다.
상기 제2 절연층(20) 상에 상기 방열전극(HS)이 배치된다. 상기 방열전극(HS)은 상기 제2 절연층(20)을 관통하는 제3 콘택홀(CH3)을 통해 상기 게이트 전극(GE)에 연결된다. 상기 제2 절연층(20)에는 복수 개의 상기 제3 콘택홀(CH3)이 정의될 수 있다.
상기 방열전극(HS)은 상기 박막 트랜지스터로부터 발생한 열을 상기 게이트 전극(GE)으로부터 전달받는다. 상기 열은 상기 게이트 전극(GE)뿐만 아니라 상기 반도체 패턴(AL) 등으로부터 생성될 수도 있다. 상기 방열전극(HS)은 상기 전달받은 열을 외부에 방출한다. 상기 방열전극(HS)으로 이동한 열은 상기 제2 절연층(20)으로 전달될 수 있다. 상기 제2 절연층(20)을 통해 열이 방출된다. 상기 박막 트랜지스터(TR)의 방열성이 향상됨으로써 상기 박막 트랜지스터(TR)의 수명이 연장된다.
상기 게이트 전극(GE) 상에 적층된 상기 방열전극(HS)은 상기 박막 트랜지스터(TR)의 면적을 증가시키지 않는다. 상기 방열전극(HS)은 3차원 방향으로 열을 전달시켜 방출시킨다. 본 실시예에 따른 박막 트랜지스터(TR)는 면 방향으로만 열을 전달하여 방출시키는 일반적인 박막 트랜지스터보다 방열성이 향상된다.
상기 제2 절연층(20) 상에서, 상기 방열전극(HS)은 상기 소오스 전극(SE)과 상기 드레인 전극(DE) 사이에 배치된다. 상기 방열전극(HS)은 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)과 이격되어 배치된다. 상기 방열전극(HS)은 플로팅 전극으로써 상기 게이트 전극(GE)을 제외한 어떠한 다른 전극에도 연결되지 않는다. 따라서, 상기 방열전극(HS)은 상기 게이트 전극(GE)에서 생성된 열을 방출할 뿐 상기 박막 트랜지스터(TR)의 전기적 성질에 영향을 주지 않는다.
상기 박막 트랜지스터(TR)를 제조함에 있어서, 상기 방열전극(HS)은 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 공정을 통해서 제조될 수 있다. 상기 제2 절연층(20)을 적층한 후, 포토리소그래피 공정을 통해 상기 제1 콘택홀(CH1), 상기 제2 콘택홀(CH2), 및 상기 제3 콘택홀(CH3)을 동시에 형성할 수 있다.
이후, 상기 제2 절연층(20) 상에 도전성층을 형성한다. 상기 도전성층은 상기 제1 콘택홀(CH1), 상기 제2 콘택홀(CH2), 및 상기 제3 콘택홀(CH3)에 충전된다. 포토리소그래피 공정 등을 통해 상기 도전성층을 패터닝함으로써 상기 방열전극(HS), 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)이 형성될 수 있다.
동일한 공정을 통해 형성되는 상기 방열전극(HS), 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)은 동일한 물질을 포함한다. 상기 방열전극(HS), 상기 소오스 전극(SE) 및 상기 드레인 전극(DE)은 알루미늄 또는 구리 중 적어도 어느 하나를 포함할 수 있다.
도 3a 및 도 3b는 제어전극의 형상이 상이한 박막 트랜지스터들의 평면도이다. 도 4는 도 3a 및 도 3b에 도시된 박막 트랜지스터들의 누설전류를 나타내는 그래프들이다.
도 3a 및 도 3b는 박막 트랜지스터들(TR-A, TR-B)의 반도체 패턴들(AL-A, AL-B)과 게이트 전극들(GE-A, GE-B)만 도시되었다. 도 3b에 도시된 박막 트랜지스터(TG-B)의 상기 게이트 전극(GE-B)은 도 3a에 도시된 박막 트랜지스터(TG-A)의 상기 게이트 전극(GE-A)보다 큰 면적을 갖는다.
도 4에 도시된 제1 그래프(G-A)는 도 3a에 도시된 박막 트랜지스터(TG-A)의 전압-전류 곡선이고, 제2 그래프(G-B)는 도 3b에 도시된 박막 트랜지스터(TG-B)의 전압-전류 곡선이다. 도 4에 도시된 것과 같이, 상기 제1 그래프(G-A)는 상기 제2 그래프(G-B)보다 저전압 범위(예컨대, 0V 내지 2V)에서 더 큰 누설전류를 갖는다.
도 3a에 도시된 상기 박막 트랜지스터(TR-A)로부터 발생한 열에너지는 상기 박막 트랜지스터(TR-A)의 채널영역의 전하에 전달된다. 상기 채널영역의 전하들은 상기 열에너지에 의해 활성화되고, 상기 박막 트랜지스터(TR-A)의 채널을 생성한다. 상기 열에너지에 의해 생성된 채널은 누설전류를 발생시킨다.
그에 비해 도 3b에 도시된 상기 박막 트랜지스터(TR-B)의 상기 게이트 전극(GE-B)은 도 3a에 도시된 상기 박막 트랜지스터(TR-A)의 상기 게이트 전극(GE-A)보다 더 큰 면적을 갖기 때문에, 도 3b에 도시된 상기 박막 트랜지스터(TR-B)의 열에너지는 좀 더 많이 방출된다. 따라서, 도 3b에 도시된 상기 박막 트랜지스터(TR-B)의 채널영역에 포함된 전하는 적게 활성화된다.
도 1 및 도 2에 도시된 본 발명의 일 실시예에 따른 박막 트랜지스터(TR)의 상기 방열전극(HS)은 상기 게이트 전극(GE)의 면적이 증가된 부분과 같기 때문에, 도 1 및 도 2에 도시된 박막 트랜지스터(TR)는 도 3a에 도시된 상기 박막 트랜지스터(TR-A)보다 열에너지를 더 많이 방출한다. 본 발명의 일 실시예에 따른 박막 트랜지스터(TR)는 도 3b에 도시된 상기 박막 트랜지스터(TR-B)와 유사한 양을 열에너지를 방출할 수 있다. 그럼에도 본 발명의 일 실시예에 따른 박막 트랜지스터(TR)의 상기 게이트 전극(GE)은 도 3b에 도시된 상기 박막 트랜지스터(TR-B)의 게이트 전극(GE-B)보다 평면상에서 적은 면적을 갖는다. 본 발명의 일 실시예에 따른 박막 트랜지스터(TR)는 좁은 면적에서도 높은 방열성을 갖는다.
도 5는 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 6은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 이하, 도 5 및 도 6을 참조하여 본 실시예에 따른 표시장치를 설명한다.
본 실시예에 따른 표시장치(DP)는 유기발광 표시장치일 수 있다. 이하, 본 실시예에 따른 표시장치(DP)는 유기발광 표시장치로 설명된다. 상기 유기발광 표시장치(DP)는 적어도 하나의 베이스 기판과 상기 베이스 기판에 형성된 복수 개의 화소들을 포함한다. 상기 복수 개의 화소들 각각은 표시소자로써 유기발광 다이오드를 포함한다. 또한 상기 복수 개의 화소들 각각은 상기 유기발광 다이오드를 제어하는 회로부를 포함한다. 상기 회로부는 상기 유기발광 다이오드에 전기적 신호를 제공하는 적어도 하나의 박막 트랜지스터를 포함한다.
도 5에 도시된 것과 같이, 상기 유기발광 표시장치(DP)는 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))과 상기 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))에 인접한 주변영역들(PA)로 구분될 수 있다. 상기 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))은 매트릭스 형태로 배열될 수 있다. 도 5에는 6개의 화소영역들(PXA(i,j)~PXA(i+1,j+2))이 예시적으로 도시되었다.
상기 화소영역들(PXA(i,j)~PXA(i+1,j+2)) 각각에는 대응하는 화소들의 유기발광 다이오드들이 배치된다. 상기 주변영역들(PA)에는 상기 유기발광 다이오드들에 연결된 회로부들(미 도시) 및 상기 회로부들에 연결된 신호배선들(미 도시)이 배치된다. 상기 신호배선들은 상기 복수 개의 화소들에 전기적 신호들을 제공한다.
상기 신호배선들은 제1 방향(DR1)으로 연장된 게이트 라인들 및 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 연장된 데이터 라인들을 포함할 수 있다. 그밖에 신호배선들은 상기 제2 방향(DR2)으로 연장된 전원 라인(KL, 도 6 참조)을 더 포함할 수 있다.
상기 복수 개의 화소영역들(PXA(i,j)~PXA(i+1,j+2)) 중 동일한 행에 배열된 3개의 화소영역들로부터 서로 다른 컬러들이 표시될 수 있다. 예컨대, 상기 3개의 화소영역들(PXA(i,j)~PXA(i,j+2))로부터 레드, 그린, 블루가 각각 표시될 수 있다.
도 6은 i번 째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 연결된 화소(PX(i,j))의 등가 회로도를 도시하였다. 도 6에 도시된 것과 같이, 상기 화소(PX(i,j))는 제1 박막 트랜지스터(TR1), 커패시터(Cap), 제2 박막 트랜지스터(TR2), 및 유기발광 다이오드(OLED(i,j))를 포함한다. 상기 제1 박막 트랜지스터(TR1), 상기 커패시터(Cap), 및 상기 제2 박막 트랜지스터(TR2)는 상기 유기발광 다이오드(OLED(i,j))를 제어하기 위한 회로부를 구성한다. 도 6에 도시된 등가 회로도는 하나의 예시에 불과하고 상기 화소(PX(i,j))의 구성은 변경될 수 있다.
상기 제1 박막 트랜지스터(TR1)는 상기 i번째 게이트 라인(GLi)에 인가된 게이트 신호에 응답하여 상기 j번째 데이터 라인(DLj)에 인가된 데이터 신호를 출력한다. 상기 제2 박막 트랜지스터(TR2)는 상기 커패시터(Cap)에 저장된 전하량에 대응하여 상기 유기발광 다이오드(OLED(i,j))에 흐르는 구동전류를 제어한다. 상기 화소(PX(i,j))는 서로 다른 레벨의 제1 전압(ELVDD)과 제2 전압(ELVSS)을 수신한다.
상기 유기발광 다이오드(OLED(i,j))의 제1 전극은 상기 제2 박막 트랜지스터(TR2)로부터 상기 제1 전압(ELVDD)에 대응하는 전압을 수신하고, 상기 유기발광 다이오드(OLED(i,j))의 제2 전극은 상기 제2 전압(ELVSS)을 수신한다. 상기 유기발광 다이오드(OLED(i,j))는 상기 제2 박막 트랜지스터(TR2)의 턴-온 구간 동안 발광한다.
본 실시예에 따르면, 상기 제1 박막 트랜지스터(TR1)와 상기 제2 박막 트랜지스터(TR2) 중 적어도 어느 하나는 도 1 및 도 2를 참조하여 설명한 박막 트랜지스터(TR)와 동일한 구조를 가질 수 있다. 이하, 도 7 내지 도 9를 참조하여 좀 더 상세히 설명한다.
도 7은 본 발명의 일 실시예에 따른 화소의 평면도이다. 도 8은 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 9는 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 7에서 유기발광 다이오드의 일부 구성 및 상기 표시장치에 포함된 몇몇의 층들은 미 도시되었다. 도 8은 도 7의 Ⅱ-Ⅱ'에 대응하는 단면을, 도 9는 도 7의 Ⅲ-Ⅲ'에 대응하는 단면을 각각 도시하였다.
화소(PX(i,j))는 베이스 기판(SUB)의 일면 상에 형성된다. 상기 베이스 기판(SUB)은 유리 기판, 플라스틱 기판, 스테인레스 스틸 기판 등일 수 있다.
도 7 및 도 8에 도시된 것과 같이, 제1 박막 트랜지스터(TR1)는 게이트 전극(GE1, 이하 제1 게이트 전극), 반도체 패턴(AL1, 이하 제1 반도체 패턴), 소오스 전극(SE1, 이하 제1 소오스 전극), 및 드레인 전극(DE1, 이하 제1 드레인 전극)을 포함한다. 상기 제1 박막 트랜지스터(TR1)는 도 1 및 도 2를 참조하여 설명한 박막 트랜지스터와 동일한 구조를 갖는다.
상기 베이스 기판(SUB) 상에 상기 제1 반도체 패턴(AL1) 및 상기 커패시터(Cap)의 제1 전극(CE1)이 배치된다. 상기 베이스 기판(SUB) 상에 제1 절연층(10)이 배치된다. 상기 제1 절연층(10) 상에 상기 게이트 라인(GLi)으로부터 분기된 상기 제1 게이트 전극(GE1) 및 상기 커패시터(Cap)의 상기 제2 전극(CE2)이 배치된다. 상기 커패시터(Cap)의 상기 제2 전극(CE2)은 상기 전원 라인(KL)에 연결된다.
상기 제1 절연층(10) 상에 제2 절연층(20)이 배치된다. 상기 제2 절연층(20) 상에 상기 제1 소오스 전극(SE1), 상기 제1 드레인 전극(DE1), 및 상기 방열전극(HS)이 배치된다. 상기 제1 소오스 전극(SE1), 및 상기 제1 드레인 전극(DE1)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통하는 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)을 통해 입력영역(SA)과 출력영역(DA)에 각각 연결된다.
상기 방열전극(HS)은 상기 제2 절연층(20)을 관통하는 제3 콘택홀(CH3)을 통해 상기 제1 게이트 전극(GE1)에 연결된다. 상기 제1 드레인 전극(DE1)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통하는 제4 콘택홀(CH4)을 통해 상기 커패시터(Cap)의 상기 제1 전극(CE1)에 연결된다.
상기 방열전극(HS)에 의해 상기 제1 박막 트랜지스터(TR1)의 방열성이 향상됨으로써 채널영역(CA)의 전하들의 활성화가 방지된다. 그에 따라 상기 제1 박막 트랜지스터(TR1)의 누설전류가 감소된다. 상기 제1 박막 트랜지스터(TR1)의 턴-오프 구간 동안 상기 유기발광 다이오드(OLED(i,j))는 상기 제1 박막 트랜지스터(TR1)로부터 신호를 제공받지 않는다. 따라서 상기 화소(PX(i,j))는 블랙에 더 유사한 저계조를 표시할 수 있다.
도 7 및 도 9에 도시된 것과 같이, 상기 제2 박막 트랜지스터(TR2)는 게이트 전극(GE2, 이하 제2 게이트 전극), 반도체 패턴(AL2, 이하 제2 반도체 패턴), 소오스 전극(SE2, 이하 제2 소오스 전극), 및 드레인 전극(DE2, 이하 제2 드레인 전극)을 포함한다. 상기 제2 박막 트랜지스터(TR2)는 바텀-게이트 구조를 가질 수 있다.
상기 베이스 기판(SUB) 상에 상기 제2 게이트 전극(GE2)이 배치된다. 상기 제2 게이트 전극(GE2)은 상기 커패시터(Cap)의 상기 제1 전극(CE1)에 연결된다. 상기 제1 절연층(10) 상에 상기 제2 반도체 패턴(AL2)이 배치된다. 상기 제1 절연층(10) 상에 상기 제2 소오스 전극(SE2)과 상기 제2 드레인 전극(DE2)이 배치된다. 상기 제2 소오스 전극(SE2)과 상기 제2 드레인 전극(DE2) 각각의 일부분들은 상기 제2 반도체 패턴(AL2)에 중첩한다. 상기 제2 소오스 전극(SE2)은 상기 전원 라인(KL)으로부터 분기된다.
상기 제2 절연층(20) 상에 상기 제2 박막 트랜지스터(TR2)에 전기적으로 연결된 상기 유기발광 다이오드(OLED(i,j))가 배치된다. 상기 유기발광 다이오드(OLED(i,j))는 적어도 제1 전극(PE1), 유기발광층(EML), 및 제2 전극(PE2)을 포함한다. 본 실시예에서 상기 제1 전극(PE1)은 애노드, 상기 제2 전극(PE2)은 캐소드일 수 있다.
상기 제1 전극(PE1)은 상기 제2 절연층(20)을 관통하는 제5 콘택홀(CH5)을 통해 상기 제2 드레인 전극(DE2)에 연결된다. 상기 제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 상기 제3 절연층(30)은 유기막일 수 있다. 상기 제3 절연층(30)에는 상기 제1 전극(PE1)의 적어도 일부분을 노출시키는 개구부(OP)가 정의될 수 있다.
상기 유기발광층(EML)은 상기 제1 전극(PE1)에 접촉하며, 상기 개구부(OP)의 내벽에 구비된다. 상기 제2 전극(PE2)은 상기 유기발광층(EML)에 접촉하고, 상기 제3 절연층(30)의 상면에 배치된다. 한편, 도시되지는 않았으나, 상기 제1 전극(PE1)과 상기 유기발광층(EML) 사이에는 정공 주입/수송층이 더 배치될 수 있고, 상기 유기발광층(EML)과 상기 제2 전극(PE2) 사이에는 전자 주입/수송층이 더 배치될 수 있다.
도 10은 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 10은 도 7의 Ⅲ-Ⅲ'에 대응하는 단면을 도시하였다. 상기 제2 박막 트랜지스터(TR20)는 도 1 및 도 2를 참조하여 설명한 박막 트랜지스터와 동일한 구조를 갖는다.
도 10에 도시된 것과 같이, 상기 제2 박막 트랜지스터(TR2)는 제2 게이트 전극(GE20), 제2 반도체 패턴(AL20), 제2 소오스 전극(SE20), 및 제2 드레인 전극(DE20)을 포함한다. 또한 ,상기 제2 박막 트랜지스터(TR2)는 방열전극(HS)을 포함한다. 상기 제2 박막 트랜지스터(TR2)는 탑-게이트 구조를 가질 수 있다.
제2 반도체 패턴(AL20)은 베이스 기판(SUB) 상에 배치되고, 상기 제2 게이트 전극(GE20)은 제1 절연층(10) 상에 배치된다. 상기 제2 소오스 전극(SE20), 상기 제2 드레인 전극(DE20), 및 상기 방열전극(HS)은 제2 절연층(20) 상에 배치된다. 상기 제2 드레인 전극(DE20)은 상기 유기발광 다이오드(OLED(i,j))의 제1 전극(PE1)에 연결된다.
상기 방열전극(HS)에 의해 상기 제2 박막 트랜지스터(TR20)의 방열성이 향상됨으로써 채널영역(CA)의 전하들의 활성화가 방지된다. 그에 따라 상기 제2 박막 트랜지스터(TR20)의 누설전류가 감소된다. 상기 제2 박막 트랜지스터(TR20)의 턴-오프 구간 동안 상기 유기발광 다이오드(OLED(i,j))에는 구동전류가 인가되지 않는다. 따라서 상기 화소(PX(i,j))는 블랙에 더 유사한 저계조를 표시할 수 있다.
상기 제2 박막 트랜지스터(TR2)가 도 10에 도시된 구조를 가질 때, 상기 제1 박막 트랜지스터(TR1)는 도 8에 도시된 구조와 다른 구조를 가질 수 있다. 다시 말해, 상기 제1 박막 트랜지스터(TR1)의 방열전극은 생략될 수 있고, 상기 제1 박막 트랜지스터(TR1)의 층구조는 변경될 수 있다.
도 11은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 본 실시예에 따른 표시장치는 액정표시장치일 수 있다.
구체적으로 도시하지는 않았으나, 상기 액정표시장치는 제1 표시기판과 제2 표시기판을 포함한다. 상기 제1 표시기판과 상기 제2 표시기판은 그들의 법선 방향으로 서로 이격되어 배치된다. 상기 제1 표시기판과 상기 제2 표시기판 사이에 액정층이 배치된다.
상기 액정표시장치는 복수 개의 화소들을 포함한다. 상기 복수 개의 화소들은 백라이트 유닛(미 도시)으로부터 생성된 광을 통과/차단시킨다. 상기 복수 개의 화소들 각각은 도 11에 도시된 등가 회로를 가질 수 있다. 상기 화소(PX10(i,j))는 표시소자로써 액정 커패시터(Clc)를 포함하고, 회로부로써 박막 트랜지스터(TR3)를 포함한다. 또한, 상기 화소(PX10(i,j))는 상기 액정 커패시터(Clc)에 병렬연결된 스토리지 커패시터(Cst)를 포함한다. 상기 스토리지 커패시터(Cst)는 생략될 수 있다.
상기 박막 트랜지스터(TR3)는 대응하는 게이트 라인(GLi)과 대응하는 데이터 라인(DLj)에 연결된다. 상기 박막 트랜지스터(TR3)는 상기 대응하는 게이트 라인(GLi)에 인가된 게이트 신호에 응답하여 상기 대응하는 데이터 라인(DLj)으로 인가된 데이터 신호를 출력한다.
상기 액정 커패시터(Clc)는 상기 데이터 신호에 대응하는 전압을 충전한다. 상기 액정 커패시터(Clc)는 2개의 전극들과 액정층을 포함한다. 상기 2개의 전극들은 상기 제1 표시기판과 상기 제2 표시기판에 각각 배치되거나, 상기 제1 표시기판과 상기 제2 표시기판 중 어느 하나에 배치될 수 있다. 상기 액정 커패시터(Clc)에 충전된 전하량에 따라 상기 화소(PX10(i,j))의 광투과율이 결정된다.
상기 박막 트랜지스터(TR3)는 도 1 및 도 2를 참조하여 설명한 박막 트랜지스터(TR)와 동일한 구조를 갖는다. 상기 방열전극(HS)에 의해 상기 박막 트랜지스터(TR3)의 방열성이 향상됨으로써 누설전류가 감소된다. 상기 박막 트랜지스터(TR3)의 턴-오프 구간 동안 상기 액정 커패시터(Clc)에 전압을 제공하지 않는다. 따라서 상기 화소(PX10(i,j))는 상기 턴-오프 구간 동안 블랙에 더 유사한 저계조를 표시할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
TR: 박막 트랜지스터 AL: 반도체 패턴
SE: 입력전극 DE: 출력전극
GE: 제어전극 HS: 방열전극

Claims (15)

  1. 베이스 기판의 일면 상에 배치되고, 입력영역, 출력영역, 및 상기 입력영역과 상기 출력영역 사이에 배치된 채널영역을 포함하는 반도체 패턴;
    상기 반도체 패턴을 커버하는 제1 절연층 상에 배치되며, 상기 채널영역에 중첩하는 제어전극;
    상기 입력영역에 연결되는 입력전극;
    상기 출력영역에 연결되는 출력전극; 및
    상기 제어전극을 커버하는 제2 절연층 상에 배치되고, 상기 제어전극에 연결된 방열전극을 포함하는 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 방열전극은 상기 제2 절연층을 관통하는 콘택홀을 통해 상기 제어전극에 연결된 것을 특징으로 하는 박막 트랜지스터.
  3. 제2 항에 있어서,
    상기 입력전극 및 상기 출력전극 각각은 상기 제2 절연층 상에 배치된 것을 특징으로 하는 박막 트랜지스터.
  4. 제3 항에 있어서,
    상기 입력전극 및 상기 출력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 콘택홀을 통해 상기 입력영역 및 상기 출력영역에 각각 연결된 것을 특징으로 하는 박막 트랜지스터.
  5. 제4 항에 있어서,
    상기 제2 절연층 상에서, 상기 방열전극은 상기 입력전극과 상기 출력전극 사이에 배치되고, 상기 입력전극 및 상기 출력전극과 이격되어 배치된 것을 특징으로 하는 박막 트랜지스터.
  6. 제3 항에 있어서,
    상기 방열전극, 상기 입력전극 및 상기 출력전극은 동일한 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  7. 복수 개의 화소들을 포함하는 표시장치에 있어서, 상기 복수 개의 화소들 각각은,
    표시소자; 및
    상기 표시소자에 전기적 신호를 제공하는 박막 트랜지스터를 포함하고,
    상기 박막 트랜지스터는,
    입력영역, 출력영역, 및 상기 입력영역과 상기 출력영역 사이에 배치된 채널영역을 포함하는 반도체 패턴;
    상기 반도체 패턴을 커버하는 제1 절연층 상에 배치되며, 상기 채널영역에 중첩하는 제어전극;
    상기 입력영역에 연결되는 입력전극;
    상기 출력영역에 연결되는 출력전극; 및
    상기 제어전극을 커버하는 제2 절연층 상에 배치되고, 상기 제어전극에 연결된 방열전극을 포함하는 표시장치.
  8. 제7 항에 있어서,
    상기 표시소자는 유기발광 다이오드를 포함하는 것을 특징으로 하는 표시장치.
  9. 제7 항에 있어서,
    상기 표시소자는 액정 커패시터를 포함하는 것을 특징으로 하는 표시장치.
  10. 제7 항에 있어서,
    상기 방열전극은 상기 제2 절연층을 관통하는 콘택홀을 통해 상기 제어전극에 연결된 것을 특징으로 하는 표시장치.
  11. 제10 항에 있어서,
    상기 입력전극 및 상기 출력전극 각각은 상기 제2 절연층 상에 배치된 것을 특징으로 하는 표시장치.
  12. 제11 항에 있어서,
    상기 입력전극 및 상기 출력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 콘택홀을 통해 상기 입력영역 및 상기 출력영역에 각각 연결된 것을 특징으로 하는 표시장치.
  13. 제12 항에 있어서,
    상기 제2 절연층 상에서, 상기 방열전극은 상기 입력전극과 상기 출력전극 사이에 배치되고, 상기 입력전극 및 상기 출력전극과 이격되어 배치된 것을 특징으로 하는 표시장치.
  14. 제12 항에 있어서,
    상기 방열전극, 상기 입력전극 및 상기 출력전극은 동일한 물질을 포함하는 것을 특징으로 하는 표시장치.
  15. 유기발광 다이오드;
    게이트 전압에 응답하여 화소 전압을 출력하는 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터 및 상기 유기발광 다이오드에 연결되고, 상기 화소 전압에 응답하여 턴-온되며, 상기 유기발광 다이오드에 흐르는 구동전류를 제어하는 제2 박막 트랜지스터; 및
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 연결되고, 상기 제2 박막 트랜지스터의 턴-온 구간을 제어하는 커패시터를 포함하고,
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 중 적어도 어느 하나는,
    입력영역, 출력영역, 및 상기 입력영역과 상기 출력영역 사이에 배치된 채널영역을 포함하는 반도체 패턴;
    상기 반도체 패턴을 커버하는 제1 절연층 상에 배치되며, 상기 채널영역에 중첩하는 제어전극;
    상기 입력영역에 연결되는 입력전극;
    상기 출력영역에 연결되는 출력전극; 및
    상기 제어전극을 커버하는 제2 절연층 상에 배치되고, 상기 제어전극에 연결된 방열전극을 포함하는 표시장치.

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