CN108428718B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法。半导体装置包括基底基板。第一薄膜晶体管被布置在基底基板上。第一薄膜晶体管包括第一输入电极、第一输出电极、布置在第一绝缘层下方的第一半导体图案和布置在第一绝缘层上且第二绝缘层下方的第一控制电极。第二薄膜晶体管包括第二输入电极、第二输出电极、布置在第二绝缘层上的第二半导体图案和布置在绝缘图案上的第二控制电极，绝缘图案被形成在第二半导体图案上并且暴露第二半导体图案的一部分。第一半导体图案包括晶体半导体。第二半导体图案包括氧化物半导体。第一半导体图案、第一控制电极、第二半导体图案和第二控制电极重叠。

Description

半导体装置及其制造方法
技术领域
本公开涉及半导体装置，并且更具体地，涉及半导体装置及其制造方法。
背景技术
半导体装置可包括至少一个薄膜晶体管。薄膜晶体管可包括由半导体材料制成的半导体图案。显示装置(其为半导体装置的一个示例)通常包括多个像素和用于控制像素的驱动电路。驱动电路可包括至少一个薄膜晶体管。驱动电路的薄膜晶体管可被配置为向像素提供电控制信号。
像素中的每个可包括像素驱动电路和连接到像素驱动电路的显示元件。像素驱动电路可包括至少一个薄膜晶体管和至少一个电容器。像素驱动电路的薄膜晶体管和电容器可基于从驱动电路提供的电信号控制显示元件。
发明内容
半导体装置包括基底基板。第一薄膜晶体管被布置在基底基板上。第一薄膜晶体管包括第一输入电极、第一输出电极、布置在第一绝缘层下方的第一半导体图案和布置在第一绝缘层上且第二绝缘层下方的第一控制电极。第二薄膜晶体管包括第二输入电极、第二输出电极、布置在第二绝缘层上的第二半导体图案和布置在绝缘图案上的第二控制电极，绝缘图案被形成在第二半导体图案上并且暴露第二半导体图案的一部分。第一半导体图案包括晶体半导体材料。第二半导体图案包括氧化物半导体材料。第一半导体图案、第一控制电极、第二半导体图案和第二控制电极都彼此重叠。
半导体装置包括基底基板。第一薄膜晶体管、第二薄膜晶体管和第一电容器被布置在基底基板上。第一薄膜晶体管包括第一输入电极、第一输出电极、包含晶体半导体材料的第一半导体图案和布置在第一半导体图案上的第一控制电极。第二薄膜晶体管包括第二输入电极、第二输出电极、第二控制电极、第二半导体图案和第二导电图案，第二半导体图案被布置在第二控制电极上并且包含氧化物半导体材料，第二导电图案被布置在第二半导体图案上并且暴露第二半导体图案的一部分。第一电容器包括第一电极、第二电极和第三半导体图案，第二电极被布置在第一电极上，第三半导体图案被布置在第一电极和第二电极之间并且包含第二半导体图案的氧化物半导体。
制造半导体装置的方法包括在基底基板上形成包括晶体半导体材料的第一半导体图案。第一绝缘层被形成在基底基板上，以覆盖第一半导体图案。第一控制电极被形成在第一绝缘层上，第一控制电极与第一半导体图案重叠。第二绝缘层被形成在第一绝缘层上，第二绝缘层覆盖第一控制电极。第二半导体图案被形成在第二绝缘层上。第二半导体图案包括氧化物半导体材料并且与第一半导体图案和第一控制电极重叠。第二控制电极被形成在第二半导体图案上，第二控制电极与第一半导体图案、第一控制电极和第二半导体图案重叠。
附图说明
通过参考下面结合附图所考虑的详细说明，本公开变得更好理解，本公开的更完整理解以及本公开带来的许多方面将容易获得，其中：
图1是图示根据本公开的示例性实施例的半导体装置的框图；
图2是图示根据本公开的示例性实施例的图1所示的像素的电路图；
图3是图示根据本公开的示例性实施例的半导体装置的截面图；
图4是图示根据本公开的示例性实施例的半导体装置的截面图；
图5是图示根据本公开的示例性实施例的半导体装置的截面图；
图6是图示根据本公开的示例性实施例的半导体装置的截面图；
图7是图示根据本公开的示例性实施例的半导体装置的截面图；
图8是图示根据本公开的示例性实施例的半导体装置的截面图；
图9是图示根据本公开的示例性实施例的半导体装置的截面图；
图10是图示根据本公开的示例性实施例的半导体装置的截面图；
图11是图示根据本公开的示例性实施例的半导体装置的截面图；
图12是图示根据本公开的示例性实施例的半导体装置的截面图；
图13是图示根据本公开的示例性实施例的制造半导体装置的方法的流程图；
图14A至图14K是依次图示根据本公开的示例性实施例的制造半导体装置的工艺中的工艺步骤的截面图；并且
图15A至图15L是依次图示根据本公开的示例性实施例的制造半导体装置的工艺中的工艺步骤的截面图。
具体实施方式
为了清楚起见，在描述附图中所示的本公开的示例性实施例时，采用特定的术语。然而，本公开并不旨在受限于如此选择的特定术语，并且应当理解每个特定要素包括以类似方式操作的所有技术等同物。
在附图中，为了清楚可能夸大层和区域的厚度。贯穿附图和公开，相同的附图标记可表示相同的要素，并且因此，在这个意义上，附加的描述被省略，可假定省略的描述与已经描述的对应要素相似或完全相同。
应当理解，当一要素被称为“连接”或“耦接”到另一要素时，该要素可以直接连接或直接耦接到该另一要素，或者可以存在中间要素。下面，将参考图1至图8描述根据本公开的示例性实施例的半导体装置。
图1是图示根据本公开的示例性实施例的半导体装置的框图。图2是图示图1所示的像素的电路图。
参考图1，根据本公开的示例性实施例，半导体装置可包括时序控制单元TC、扫描驱动部SDC、数据驱动部DDC和显示面板DP。显示面板DP可被配置为使用提供到其的电信号显示图像。下面，作为显示面板DP的一个示例，将描述发光型显示面板。然而，其他类型的显示面板可被使用。
时序控制单元TC可被配置为接收输入图像信号并输出图像数据IDATA和各种控制信号SCS和DCS。图像数据IDATA可被转换成适合显示面板DP的操作模式的形式。
扫描驱动部SDC可接收来自时序控制单元TC的扫描控制信号SCS。扫描驱动部SDC可响应于扫描控制信号SCS生成多个栅信号。扫描控制信号SCS可包括用于初始化扫描驱动部SDC的操作的垂直启动信号、用于确定何时输出信号的时钟信号和其他相关的控制信号。
数据驱动部DDC可接收来自时序控制单元TC的数据驱动控制信号DCS和所转换的图像数据IDATA。数据驱动部DDC可基于数据驱动控制信号DCS和所转换的图像数据IDATA产生多个数据信号。数据信号可被提供到显示面板DP。
显示面板DP可根据从外部源提供的电信号显示图像。显示面板DP可包括多条扫描线SL1-SLn、多条数据线DL1-DLm和多个像素PX11-PXnm。
扫描线SL1-SLn可在第一方向DR1上延伸，并且可在与第一方向DR1相交的第二方向DR2上排列。扫描线SL1-SLn可被依次施加有由扫描驱动部SDC产生的扫描信号。
数据线DL1-DLm可被布置成与扫描线SL1-SLn相交，并且可与扫描线SL1-SLn电隔离。数据线DL1-DLm可在第二方向DR2上延伸，并且可在第一方向DR1上排列。数据线DL1-DLm可接收来自数据驱动部DDC的数据信号。
显示面板DP可接收从外部装置供给的第一电力电压ELVDD和第二电力电压ELVSS。像素PX11-PXnm中的每个可响应于对应的扫描信号被打开。像素PX11-PXnm中的每个可接收第一电力电压ELVDD和第二电力电压ELVSS，并且可响应于对应的扫描信号而产生光。第一电力电压ELVDD可高于第二电力电压ELVSS。
像素PX11-PXnm可以以矩阵形式排列。像素PX11-PXnm中的每个可连接到扫描线SL1-SLn中对应的一条和数据线DL1-DLm中对应的一条。
像素PX11-PXnm中的每个可接收来自对应的扫描线的扫描信号，并且可接收来自对应的数据线的数据信号。像素PX11-PXnm中的每个可响应于对应的扫描信号被打开。当显示面板DP被用于显示图像时，像素PX11-PXnm中的每个可响应于对应的数据信号而产生光。
参考图2，像素PX11-PXnm中的每个可包括有机发光二极管OLED和像素驱动电路，像素驱动电路被配置为控制有机发光二极管OLED的发光操作。像素驱动电路可包括多个薄膜晶体管TR1和TR2以及电容器CST。扫描驱动部SDC和数据驱动部DDC中的至少一个可包括薄膜晶体管，薄膜晶体管使用与用于形成像素驱动电路的工艺相同的工艺被形成。根据本公开的示例性实施例，作为发光二极管的一个示例，将描述包括有机发光层的有机发光二极管。然而，本公开并不限于此。例如，发光二极管的发光层可包括无机发光材料，诸如，量子点、量子棒和/或量子管。下面，根据本公开的示例性实施例，作为发光显示面板的一个示例，将描述有机发光显示面板。
多个光刻工艺可被执行，以在基底基板上形成扫描线SL1-SLn、数据线DL1-DLm、像素PX11-PXnm、扫描驱动部SDC和数据驱动部DDC。多个沉积工艺或涂布工艺可被执行，以在基底基板上形成绝缘层。绝缘层中的每个可以是被形成为覆盖整个显示面板DP的相对薄的层，或者可以是与显示面板DP的一部分重叠的至少一个绝缘图案。绝缘层可包括无机材料和/或有机材料。另外，在基底基板上，封装层可被形成，以保护像素PX11-PXnm。
图2是图示像素PXij的电路的示例的图，像素PXij连接到扫描线SL1-SLn中的一条(例如，第i条扫描线SLi)和数据线DL1-DLm中的一条(例如，第j条数据线DLj)。驱动电路的结构可从图2所示的像素驱动电路的结构进行各种改变。
像素PXij可包括有机发光二极管OLED和像素驱动电路，像素驱动电路被配置为控制有机发光二极管OLED。像素驱动电路可包括第一薄膜晶体管TR1、第二薄膜晶体管TR2和电容器CST。
第一薄膜晶体管TR1可包括控制电极、输入电极和输出电极。第一薄膜晶体管TR1的控制电极可连接到第二薄膜晶体管TR2的输出电极和电容器CST的第一电容器电极，第一薄膜晶体管TR1的输入电极可被施加有第一电力电压ELVDD，并且第一薄膜晶体管TR1的输出电极可连接到有机发光二极管OLED。
第一薄膜晶体管TR1可基于存储在电容器CST中的电荷的量控制通过有机发光二极管OLED的驱动电流的量。导通第一薄膜晶体管TR1所花费的操作时间可取决于存储在电容器CST中的电荷的量。通过第一薄膜晶体管TR1的输出电极供给到有机发光二极管OLED的电压可低于第一电力电压ELVDD。在本公开的一些示例性实施例中，第一薄膜晶体管TR1可用作驱动晶体管。
有机发光二极管OLED可包括连接到第一薄膜晶体管TR1的第一电极以及用来接收第二电力电压ELVSS的第二电极。有机发光二极管OLED可包括布置在第一电极和第二电极之间的发光图案。
有机发光二极管OLED可被配置为当第一薄膜晶体管TR1被导通时发光。从有机发光二极管OLED发出的光的颜色(例如，波长)可由用于发光图案的材料确定。例如，有机发光二极管OLED可被配置为发射红光、绿光、蓝光或白光。
第二薄膜晶体管TR2可包括连接到第i条扫描线SLi的控制电极、连接到第j条数据线DLj的输入电极、以及输出电极。第二薄膜晶体管TR2可响应于施加到第i条扫描线SLi的扫描信号而输出施加到第j条数据线DLj的数据信号。在本发明构思的一些示例性实施例中，第二薄膜晶体管TR2可用作控制晶体管或开关晶体管。尽管图2图示了其中单个薄膜晶体管被用作控制晶体管的示例，但是其他布置可被使用。例如，控制晶体管可包括一个或多个薄膜晶体管(例如，五个或六个薄膜晶体管)。
电容器CST可包括连接到第二薄膜晶体管TR2的第一电容器电极以及用来接收第一电力电压ELVDD的第二电容器电极。在本发明构思的一些示例性实施例中，要存储在电容器CST中的电荷的量可由通过第二薄膜晶体管TR2传输的数据信号和第一电力电压ELVDD之间的电压差确定。
本公开不一定局限于上述实施例。例如，各种形式的晶体管可被用于根据本公开的一些示例性实施例的半导体装置。
图3是根据本公开的示例性实施例的半导体装置的截面图。
参考图3，根据本公开的一些示例性实施例的半导体装置可包括基底基板SUB、第一薄膜晶体管T1和第二薄膜晶体管T2。第一薄膜晶体管T1和第二薄膜晶体管T2中的每个可包括图2所示的像素驱动电路中的晶体管。例如，第一薄膜晶体管T1可对应于图2的第一薄膜晶体管TR1，并且第二薄膜晶体管T2可对应于图2的第二薄膜晶体管TR2。然而，其他布置可被使用。
第一薄膜晶体管T1和第二薄膜晶体管T2中的每个可被布置在基底基板SUB的上表面上，并且基底基板SUB的上表面可由第一方向DR1和第二方向(例如，参见图1中的DR2)限定。
第一薄膜晶体管T1可包括第一输入电极IE1、第一输出电极OE1、第一控制电极CE1和第一半导体图案SP1。例如，第一薄膜晶体管T1可包括第一输入电极IE1、第一输出电极OE1、布置在第一绝缘层IL1下方的第一半导体图案SP1、和布置在第一绝缘层IL1上且第二绝缘层IL2下方的第一控制电极CE1。第一薄膜晶体管T1可以是连接到有机发光二极管(例如，参见图2中的OLED)的驱动晶体管，然而，其他布置可被使用。
第二薄膜晶体管T2可包括第二输入电极IE2、第二输出电极OE2、第二控制电极CE2和第二半导体图案SP2。例如，第二薄膜晶体管T2可包括第二输入电极IE2、第二输出电极OE2、布置在第二绝缘层IL2上的第二半导体图案SP2、和布置在绝缘图案IP上的第二控制电极CE2。绝缘图案IP可被布置在第二半导体图案SP2上，以部分地暴露第二半导体图案SP2。第二薄膜晶体管T2可用作控制晶体管或开关晶体管，用来控制像素PXij的开关操作。然而，其他布置可被使用，并且在某些示例性实施例中，第二薄膜晶体管T2可用作驱动晶体管。
基底基板SUB可以是第一薄膜晶体管T1、第二薄膜晶体管T2和第一电容器CST可被布置在其上的层、膜或板。基底基板SUB可包括塑料基板、玻璃基板或金属基板等。塑料基板可包括丙烯酸树脂、甲基丙烯酸树脂、聚异戊二烯树脂、乙烯树脂、环氧树脂、聚氨酯树脂、纤维素树脂、硅氧烷树脂、聚酰亚胺树脂、聚酰胺树脂、和/或苝树脂。
在平面图中观察时，第一半导体图案SP1、第一控制电极CE1、第二半导体图案SP2和第二控制电极CE2可彼此重叠。下面，平面图可被取为与第一方向DR1和第二方向DR2两者都平行，或与厚度方向DR3垂直。
当在第一方向DR1上测量时，第一半导体图案SP1的宽度可大于第二半导体图案SP2、第一控制电极CE1和第二控制电极CE2的宽度。
第一半导体图案SP1可由晶体半导体形成，或者可另外包括晶体半导体。例如，第一半导体图案SP1可包括多晶半导体材料(例如，多晶硅)。
第一半导体图案SP1可包括每个掺杂有杂质的第一区AR11和第三区AR13，以及被定位成与第一区AR11和第三区AR13相邻或者在第一区AR11和第三区AR13之间的第二区AR12。杂质可包含掺杂剂。第一区AR11可耦接到第一输入电极IE1，并且第三区AR13可耦接到第一输出电极OE1。
在平面图中观察时，第二区AR12可被布置在第一区AR11和第三区AR13之间，并且可与第一控制电极CE1重叠。第二区AR12可被用作第一薄膜晶体管T1的沟道区。第一薄膜晶体管T1的沟道区可包括多晶半导体材料。因此，第一薄膜晶体管T1可被用作具有高迁移率和高可靠性的驱动装置。
第一绝缘层IL1可被布置在第一半导体图案SP1上。第一绝缘层IL1可包括无机材料和/或有机材料。例如，第一绝缘层IL1可包括氮化硅和/或氧化硅。
第一绝缘层IL1可被布置在基底基板SUB上，以覆盖第一半导体图案SP1的至少一部分。根据本公开的一些实施例，第一绝缘层IL1的形状不一定局限于特定形状，并且可以进行各种改变。
第一控制电极CE1可被布置在第一绝缘层IL1上。第一控制电极CE1可与第一半导体图案SP1的至少第二区AR12重叠。第一控制电极CE1可与第一半导体图案SP1隔开，第一绝缘层IL1置于第一控制电极CE1与第一半导体图案SP1之间。第一控制电极CE1可被用来控制第二区AR12中的电荷的流动，第二区AR12用作晶体管的沟道区。在平面图中，第一控制电极CE1可与第一半导体图案SP1的一部分重叠。
第二绝缘层IL2可被布置在第一控制电极CE1上。第二绝缘层IL2可被布置在第一绝缘层IL1上，以覆盖第一控制电极CE1。第二绝缘层IL2可包括有机材料和/或无机材料。
第二半导体图案SP2可被布置在第二绝缘层IL2上。第二半导体图案SP2可包括一个或多个氧化物半导体。例如，氧化物半导体可包括氧化锌、氧化铟、氧化镓、氧化锡和/或氧化钛。在本公开的一些示例性实施例中，第二半导体图案SP2可包括晶化氧化物半导体。晶化氧化物半导体可被布置成具有垂直方向性。
第二半导体图案SP2可包括掺杂有杂质的第一区AR21和第三区AR23，以及与第一区AR21和第三区AR23相邻的第二区AR22。第一区AR21和第三区AR23可彼此隔开，第二区AR22置于第一区AR21和第三区AR23之间。
图4至图8图示了第一半导体图案SP1和第二半导体图案SP2。
第二区AR22可被用作第二薄膜晶体管T2的沟道区。在本公开的一些示例性实施例中，被还原的金属材料可被用作第二半导体图案SP2中的杂质。第一区AR21和第三区AR23可包括由第二区AR22的金属氧化物还原的金属材料。因此，第二薄膜晶体管T2的漏电流可被降低，并且因此，第二薄膜晶体管T2可被用作开关晶体管。
绝缘图案IP可被布置在第二半导体图案SP2上。绝缘图案IP可包括无机材料和/或有机材料。绝缘图案IP可被布置成暴露第二半导体图案SP2的上表面的一部分。绝缘图案IP可被布置成覆盖第二半导体图案SP2的第二区AR22，并且暴露第一区AR21和第三区AR23。
第二控制电极CE2可被布置在绝缘图案IP上。在平面图中观察时，第二控制电极CE2可与绝缘图案IP重叠。在本公开的一些示例性实施例中，绝缘图案IP可被布置成具有与第二控制电极CE2的侧表面对齐的侧表面，并且绝缘图案IP和第二控制电极CE2的侧表面可形成单个垂直线。在第一区AR21和第二区AR22之间的边界以及在第二区AR22和第三区AR23之间的边界可与绝缘图案IP的侧表面对齐。在平面图中观察时，绝缘图案IP和第二控制电极CE2可具有彼此相同的形状。第二控制电极CE2可与绝缘图案IP接触。
扫描线(例如，参见图1的SL1-SLn)与第二控制电极CE2可被布置在同一水平面或同一层。然而，其他结构可被使用，并且扫描线SL1-SLn可被布置在若干(例如，至少两个不同的)水平面或层。
在本公开的一些示例性实施例中，半导体装置可进一步包括布置在第二绝缘层IL2上的第三绝缘层IL3。第三绝缘层IL3可被布置在第二绝缘层IL2上，以覆盖第二半导体图案SP2、绝缘图案IP和第二控制电极CE2。第三绝缘层IL3可包括无机材料和/或有机材料。
第一输入电极IE1、第一输出电极OE1、第二输入电极IE2和第二输出电极OE2中的每个可包括布置在第三绝缘层IL3之上的部分。
在平面图中观察时，第二输入电极IE2和第二输出电极OE2可被布置在第一输入电极IE1和第一输出电极OE1之间。在平面图中观察时，第二输入电极IE2和第二输出电极OE2可在第一方向DR1上彼此隔开，并且第二输入电极IE2和第二输出电极OE2可被布置在第一输入电极IE1和第一输出电极OE1之间。
第一输入电极IE1和第一输出电极OE1可分别被布置在第一通孔OP1和第二通孔OP2中，并且可通过第一通孔OP1和第二通孔OP2与第一半导体图案SP1接触，第一通孔OP1和第二通孔OP2被形成为贯穿第一至第三绝缘层IL1、IL2和IL3并且彼此隔开。例如，第一输入电极IE1可通过第一通孔OP1与第一半导体图案SP1的第一区AR11接触，并且第一输出电极OE1可通过第二通孔OP2与第一半导体图案SP1的第三区AR13接触。
第二输入电极IE2和第二输出电极OE2可分别被布置在第三通孔OP3和第四通孔OP4中，并且可通过第三通孔OP3和第四通孔OP4与第二半导体图案SP2接触，第三通孔OP3和第四通孔OP4被形成为贯穿第三绝缘层IL3并且彼此隔开。例如，第二输入电极IE2可通过第三通孔OP3与第二半导体图案SP2的第一区AR21接触，并且第二输出电极OE2可通过第四通孔OP4与第二半导体图案SP2的第三区AR23接触。
数据线DL1-DLm与第二输入电极IE2和第二输出电极OE2可被布置在同一水平面或同一层。因此，数据线DL1-DLm可被布置成与第三绝缘层IL3的上表面直接接触，但是其他结构可被使用。
第一控制电极CE1可用于接收第一控制信号，并且第二控制电极CE2可用于接收第二控制信号。第二控制信号可独立于第一控制信号。例如，第一薄膜晶体管T1和第二薄膜晶体管T2可被配置为以独立的方式接收信号。
图4是根据本公开的一些示例性实施例的半导体装置的截面图。
参考图4，根据本公开的一些示例性实施例的半导体装置可进一步包括第一电容器CST。在本公开的一些示例性实施例中，第一电容器CST可对应于图2的电容器CST(例如，参见图2)，但是其他结构可被使用。第一电容器CST可被布置在基底基板SUB上。第一电容器CST可包括第一电极CPE1和布置在第一电极CPE1上的第二电极CPE2。第一电极CPE1与第一控制电极CE1可被布置在同一水平面或同一层，并且第二电极CPE2与第二半导体图案SP2可被布置在同一水平面或同一层。
第二绝缘层IL2可被布置在第一电极CPE1和第二电极CPE2之间。例如，第一电极CPE1可与第二电极CPE2隔开，第二绝缘层IL2置于第一电极CPE1与第二电极CPE2之间。第二绝缘层IL2的被布置在第一电极CPE1和第二电极CPE2之间的部分可用作第一电容器CST的电介质层。第一电极CPE1和第二电极CPE2可在垂直方向上将第二绝缘层IL2置于它们之间而彼此隔开，并且在平面图中可彼此重叠，并且可被用来在它们之间产生电场。因此，电场可由第二绝缘层IL2的厚度和材料中的至少一个确定。
布置在第一电极CPE1和第二电极CPE2之间的第二绝缘层IL2的厚度d1可大于布置在第一控制电极CE1和第二半导体图案SP2之间的第二绝缘层IL2的厚度d2。厚度d1和d2可以是以垂直距离(例如，第三方向DR3)测量的第二绝缘层IL2的长度。
图5是根据本公开的一些实施例的半导体装置的截面图。
参考图5，第一电容器CST可进一步包括布置在第二绝缘层IL2和第二电极CPE2之间的第三半导体图案SP3。第三半导体图案SP3可包括氧化物半导体材料。例如，第三半导体图案SP3可包括与第二半导体图案SP2的氧化物半导体相同的氧化物半导体。第三半导体图案SP3可与第二电极CPE2接触并且可与第一电极CPE1隔开。通过改变第三半导体图案SP3的导电特性，第一电容器CST的电容可被控制。
第二电极CPE2可被布置成具有与第三半导体图案SP3的侧表面对齐的侧表面，并且在某些实施例中，第二电极CPE2和第三半导体图案SP3的侧表面可形成单个垂直线。在平面图中观察时，第二电极CPE2和第三半导体图案SP3可彼此重叠。在平面图中观察时，第二电极CPE2和第三半导体图案SP3可具有彼此相同的形状。
图6是根据本公开的一些示例性实施例的半导体装置的截面图。
参考图6，根据本公开的一些示例性实施例，半导体装置可进一步包括布置在第一控制电极CE1和第二半导体图案SP2之间的第一导电图案CP1。在此情形下，第二绝缘层IL2可包括第一子绝缘层IL2-1和第二子绝缘层IL2-2，第一子绝缘层IL2-1被布置在第一导电图案CP1的下方以覆盖第一控制电极CE1，第二子绝缘层IL2-2被布置在第一导电图案CP1上以覆盖第一导电图案CP1。在平面图中，第一半导体图案SP1、第一控制电极CE1、第一导电图案CP1、第二半导体图案SP2、绝缘图案IP和第二控制电极CE2可彼此重叠。
第一导电图案CP1可被用于各种目的。例如，半导体装置的第二电容器可包括第一导电图案CP1以及第一控制电极CE1。在此情形下，第一控制电极CE1不仅可用作第一薄膜晶体管T1的一部分，而且可用作第二电容器的电极。此外，在此情形下，上述第一电容器CST(例如，参见图4)可不被布置在半导体装置中，然而，可替代的结构可被使用。例如，在半导体装置中，图4的第一电容器CST可被布置成与第二电容器隔开，或连接到第二电容器。在本公开的一些示例性实施例中，第一控制电极CE1可电连接到第一电极CPE1，并且第一导电图案CP1可电连接到第二控制电极CE2。
在本公开的一些示例性实施例中，第一导电图案CP1可被配置为接收接地信号，并且因此，可防止在第一薄膜晶体管T1和第二薄膜晶体管T2之间出现干扰。
在本公开的一些示例性实施例中，第一导电图案CP1和第二控制电极CE2可被配置为接收相同的信号。在此情形下，第二薄膜晶体管T2可包括两个控制电极CP1和CE2，从而形成所谓的“双栅结构”。第一导电图案CP1和第二控制电极CE2可彼此电连接。第一导电图案CP1和第二控制电极CE2可通过孔彼此电连接，该孔被形成为贯穿第三绝缘层IL3和第二子绝缘层IL2-2。
图7是根据本公开的示例性实施例的半导体装置的截面图。
参考图7，半导体装置可进一步包括布置在基底基板SUB和第一半导体图案SP1之间的缓冲层BF。然而，本公开并不限于此，并且半导体装置的结构可根据其类型进行各种改变。缓冲层BF可被用来加强基底基板SUB和第一半导体图案SP1之间的结合强度。缓冲层BF可包括无机材料和/或有机材料。防止来自外部的异物的阻挡层可进一步被布置在基底基板SUB的上表面上。在某些实施例中，考虑到半导体装置的类型或目的，缓冲层BF和阻挡层中的每个可被提供或被省略。
图8是根据本公开的一些示例性实施例的半导体装置的截面图。
参考图8，如上所述，半导体装置可进一步包括发光二极管(例如，有机发光二极管OLED)。有机发光二极管OLED可连接到第一薄膜晶体管T1。
有机发光二极管OLED可包括阳极AE、阴极CE和有机层，有机层置于阳极AE和阴极CE之间。有机层可包括第一电荷控制层HCL、发光层EML、第二电荷控制层ECL。
半导体装置可进一步包括布置在第三绝缘层IL3上的层间绝缘层ILD。层间绝缘层ILD可包括无机材料和/或有机材料。层间绝缘层ILD可被布置成具有贯穿层间绝缘层ILD的第五通孔OP5。在平面图中观察时，第五通孔OP5可与第一输出电极OE1重叠。
阳极AE可被布置在层间绝缘层ILD上。阳极AE可通过第五通孔OP5耦接到第一薄膜晶体管T1的第一输出电极OE1。
像素限定层PDL可被布置在层间绝缘层ILD上。像素限定层PDL可包括无机层和/或有机层。开口OP-PX可被限定在像素限定层PDL中。开口OP-PX可被布置成暴露阳极AE的至少一部分。
第一电荷控制层HCL、发光层EML、第二电荷控制层ECL和阴极CE可被依次堆叠在阳极AE上。发光层EML可以是与开口OP-PX重叠的发光图案。第一电荷控制层HCL可被用作空穴传输区，并且第二电荷控制层ECL可被用作电子传输区。在有机发光二极管OLED中，发光层EML可被配置成利用阳极AE和阴极CE之间的电压差来产生光。根据本公开的示例性实施例的显示装置可进一步包括布置在阴极CE上的有机层和/或无机层。
在参考图1至图8描述的半导体装置中，包含晶体半导体的第一薄膜晶体管T1和包含氧化物半导体的第二薄膜晶体管T2可被垂直堆叠。因此，可实现具有高集成度和高分辨率的半导体装置。另外，由于第一薄膜晶体管T1和第二薄膜晶体管T2被配置为具有相应的控制电极，因此它们的操作可以以独立方式被控制。此外，第一薄膜晶体管T1和第二薄膜晶体管T2中的每个可具有所谓的“顶栅结构”，与底栅结构相比，顶栅结构可增加分辨率。然而，本公开并不限于参考图1至图8所描述的示例，并且其他结构可被使用。
下面，将参考图9至图12描述根据本公开的示例性实施例的半导体装置。为了简要描述，先前参考图1至图8所描述的要素可通过相似或完全相同的附图标记被识别，而不重复它们重叠的描述，并且可假定这样的要素至少与先前描述的对应要素相似。
图9是根据本公开的示例性实施例的半导体装置的截面图。
参考图9，半导体装置可包括基底基板SUB、第一薄膜晶体管T1、第二薄膜晶体管T2和第一电容器CST。第一薄膜晶体管T1和第二薄膜晶体管T2以及第一电容器CST可被布置在基底基板SUB上。
第一薄膜晶体管T1可包括第一输入电极IE1、第一输出电极OE1、包含晶体半导体材料的第一半导体图案SP1、和在第一半导体图案SP1上的第一控制电极CE1。例如，第一半导体图案SP1可包括多晶半导体材料(例如，多晶硅)。如上所述，第一半导体图案SP1可包括第一区AR11、第二区AR12和第三区AR13，但是为了简洁起见，它们的详细描述将被省略，并且可假定这样的要素至少与已经描述的对应要素相似。
第二薄膜晶体管T2可包括第二输入电极IE2、第二输出电极OE2、第二控制电极CE2、包含氧化物半导体的第二半导体图案SP2和第二导电图案CP2，第二导电图案CP2被布置在第二半导体图案SP2上，以暴露第二半导体图案SP2的一部分。第二控制电极CE2可被布置在第二半导体图案SP2下方。例如，第一薄膜晶体管T1可具有所谓的“顶栅结构”，并且第二薄膜晶体管T2可具有所谓的“底栅结构”。
第二半导体图案SP2可包括掺杂有杂质的第一区AR21和第三区AR23，以及与第一区AR21和第三区AR23相邻的第二区AR22。第一区AR21和第三区AR23可彼此隔开，第二区AR22置于第一区AR21和第三区AR23之间。第二区AR22可被用作第二薄膜晶体管T2的沟道区。
下面，如图10至图12所示，图示了第一半导体图案SP1和第二半导体图案SP2。
返回参考图9，第二导电图案CP2可与第二半导体图案SP2接触。第二导电图案CP2可被布置在第二半导体图案SP2的一部分上，从而部分地暴露第二半导体图案SP2的上表面。第二导电图案CP2可被布置成暴露用作沟道区的第二区AR22，并且覆盖第一区AR21和第三区AR23。
第二导电图案CP2可被布置成具有与第二半导体图案SP2的侧表面对齐的侧表面，并且在某些实施例中，第二导电图案CP2和第二半导体图案SP2的侧表面可形成单个垂直线。在本公开的一些示例性实施例中，在平面图中观察时，第二导电图案CP2和第二半导体图案SP2可具有彼此不同的形状。
第二导电图案CP2可被布置在第二半导体图案SP2和第二输入电极IE2之间以及第二半导体图案SP2和第二输出电极OE2之间。布置在第二半导体图案SP2和第二输入电极IE2之间的第二导电图案CP2可与第二半导体图案SP2和第二输入电极IE2中的每个直接接触。布置在第二半导体图案SP2和第二输出电极OE2之间的第二导电图案CP2可与第二半导体图案SP2和第二输出电极OE2中的每个接触。彼此接触的第二输入电极IE2和第二导电图案CP2可用作第二薄膜晶体管T2的输入电极，并且彼此接触的第二输出电极OE2和第二导电图案CP2可用作第二薄膜晶体管T2的输出电极。
第一电容器CST可包括第一电极CPE1、在第一电极CPE1上的第二电极CPE2、以及在第一电极CPE1和第二电极CPE2之间的第三半导体图案SP3。第三半导体图案SP3可与第二电极CPE2接触并且可与第一电极CPE1隔开。第三半导体图案SP3可包括氧化物半导体材料。例如，第三半导体图案SP3可包括与第二半导体图案SP2的氧化物半导体材料相同的氧化物半导体材料。通过改变第三半导体图案SP3的导电特性，第一电容器CST的电容可被控制。
第二电极CPE2可被布置成具有与第三半导体图案SP3的侧表面对齐的侧表面，并且在本公开的一些示例性实施例中，第二电极CPE2和第三半导体图案SP3的侧表面可形成单个垂直线。在平面图中观察时，第二电极CPE2和第三半导体图案SP3可彼此重叠。在平面图中观察时，第二电极CPE2和第三半导体图案SP3可具有彼此相同的形状。
第一控制电极CE1、第二控制电极CE2和第一电极CPE1可被布置在同一水平面或同一层。第二半导体图案SP2和第三半导体图案SP3可被布置在同一水平面或同一层。第二导电图案CP2和第二电极CPE2可被布置在同一水平面或同一层。
在本公开的一些示例性实施例中，半导体装置可包括多个绝缘层。多个绝缘层可包括布置在基底基板SUB上的第一至第三绝缘层IL1、IL2和IL3。半导体装置可进一步包括布置在基底基板SUB和第一半导体图案SP1之间的缓冲层BF。
第一至第三绝缘层IL1、IL2和IL3可被依次堆叠在基底基板SUB上。第一绝缘层IL1可被布置在基底基板SUB上，以覆盖第一半导体图案SP1。第二绝缘层IL2可被布置在第一绝缘层IL1上，以覆盖第一控制电极CE1、第二控制电极CE2和第一电极CPE1。第三绝缘层IL3可被布置在第二绝缘层IL2上。
第三绝缘层IL3可被布置成具有第一接触孔CH1。第二输入电极IE2和第二输出电极OE2中的每个可通过第一接触孔CH1与第二导电图案CP2接触。第一接触孔CH1可包括没有填充第二输入电极IE2和第二输出电极OE2的区，并且被形成为暴露第二半导体图案SP2的第二区AR22。
第一输入电极IE1和第一输出电极OE1可分别通过第二接触孔CH2和第三接触孔CH3与第一半导体图案SP1接触，第二接触孔CH2和第三接触孔CH3被形成为贯穿第一至第三绝缘层IL1、IL2和IL3并且彼此隔开。例如，第一输入电极IE1可通过第二接触孔CH2与第一半导体图案SP1的第一区AR11接触，并且第一输出电极OE1可通过第三接触孔CH3与第一半导体图案SP1的第三区AR13接触。
图10是根据本公开的一些示例性实施例的半导体装置的截面图。
参考图10，第二半导体图案SP2可被布置在第一半导体图案SP1上，并且第一控制电极CE1和第二控制电极CE2可被布置成用作单电极。另外，在平面图中观察时，第一半导体图案SP1、第一控制电极CE1和第二半导体图案SP2可彼此重叠。在此情形下，可增加半导体装置的集成度和分辨率。
在平面图中，第一接触孔CH1可被布置在第二接触孔CH2和第三接触孔CH3之间，但是本公开并不限于此。在本公开的一些示例性实施例中，第一接触孔CH1、第二接触孔CH2和第三接触孔CH3可在第一方向DR1上彼此隔开，如图9所示。
图11是根据本公开的一些示例性实施例的半导体装置的截面图。
参考图9和图11，第二导电图案CP2可包括第一子图案CP2-1和第二子图案CP2-2，第一子图案CP2-1被布置在第二半导体图案SP2和第二输入电极IE2之间，第二子图案CP2-2被布置在第二半导体图案SP2和第二输出电极OE2之间。第一子图案CP2-1可在向下的方向上延伸，并且可通过第四接触孔CH4与第一半导体图案SP1接触，第四接触孔CH4贯穿第三绝缘层IL3的一部分、第二绝缘层IL2和第一绝缘层IL1。第一子图案CP2-1的一部分可通过第四接触孔CH4与第二半导体图案SP2的侧表面接触，但是本公开并不限于此，并且其他结构可被使用。例如，第四接触孔CH4可被布置成贯穿第二半导体图案SP2、第二绝缘层IL2和第一绝缘层IL1，并且在此情形下，第一子图案CP2-1可贯穿第二半导体图案SP2的至少一部分。
在需要连接电极将第一薄膜晶体管T1和第二薄膜晶体管T2彼此连接的情况下，在向下的方向上延伸的第一子图案CP2-1可被用作连接电极，并且这可增加半导体装置的集成度和分辨率。第一薄膜晶体管T1和第二薄膜晶体管T2可通过第一子图案CP2-1彼此连接。在第一薄膜晶体管T1和第二薄膜晶体管T2两者中，第一子图案CP2-1可被用作输入电极。
图12是根据本公开的一些示例性实施例的半导体装置的截面图。
参考图9和图12，在平面图中观察时，第一半导体图案SP1的一部分可与第二半导体图案SP2的一部分重叠，并且第二控制电极CE2可与第一半导体图案SP1不重叠。
如上所述，第二导电图案CP2可包括第一子图案CP2-1和第二子图案CP2-2。第二子图案CP2-2可在向下的方向上延伸，并且可通过第五接触孔CH5与第一半导体图案SP1的一部分接触，并且这里，第五接触孔CH5可被布置成贯穿第三绝缘层IL3的一部分、第二绝缘层IL2和第一绝缘层IL1。第二子图案CP2-2的一部分可通过第五接触孔CH5与第二半导体图案SP2的侧表面接触，但是本公开并不限于此，并且其他结构可被使用。例如，第五接触孔CH5可被布置成贯穿第二半导体图案SP2、第二绝缘层IL2和第一绝缘层IL1，并且在此情形下，第二子图案CP2-2可贯穿第二半导体图案SP2的至少一部分。
在需要连接电极将第一薄膜晶体管T1和第二薄膜晶体管T2彼此连接的情况下，在向下的方向上延伸的第二子图案CP2-2可被用作连接电极，并且这可增加半导体装置的集成度和分辨率。第一薄膜晶体管T1和第二薄膜晶体管T2可通过第二子图案CP2-2彼此连接。第二子图案CP2-2不仅可用作第一薄膜晶体管T1的输出电极，而且可用作第二薄膜晶体管T2的输入电极。
下面，将参考图13和图14A至图14K描述根据本公开的一些实施例的制造半导体装置的方法。为了简洁起见，先前参考图1至图8描述的要素或步骤的重叠描述可被省略，并且应当理解，关于这些附图没有描述的要素可至少与先前已经描述的对应要素相似。
图13是示意性地图示根据本公开的一些示例性实施例的制造半导体装置的方法的流程图。图14A至图14K是依次图示根据本公开的一些示例性实施例的制造半导体装置的工艺中的工艺步骤的截面图。
参考图2至图8和图13，根据本公开的一些示例性实施例的制造半导体装置的方法可包括在基底基板SUB上形成其中包含晶体半导体材料的第一半导体图案SP1(在S100中)。第一绝缘层IL1可被形成在基底基板SUB上以覆盖第一半导体图案SP1(在S200中)。第一控制电极CE1可被形成在第一绝缘层IL1上以在平面图中与第一半导体图案SP1重叠(在S300中)。第二绝缘层IL2可被形成在第一绝缘层IL1上以覆盖第一控制电极CE1(在S400中)。其中包含氧化物半导体材料的第二半导体图案SP2可被形成在第二绝缘层IL2上以在平面图中与第一半导体图案SP1和第一控制电极CE1重叠(在S500中)。第二控制电极CE2可被形成在第二半导体图案SP2上，以在平面图中与第一半导体图案SP1、第一控制电极CE1和第二半导体图案SP2重叠(在S600中)。
制造半导体装置的工艺顺序不限于图13所示的示例。例如，在某些实施例中，形成第一半导体图案SP1(在S100中)可包括形成初始第一半导体图案(例如，参见图14A的SP1-A)，在初始第一半导体图案上形成初始第一绝缘层(例如，参见图14B的IL1-A)(在S200中)，以及执行掺杂工艺。下面，将参考图14A至图14K更具体地描述根据本公开的一些示例性实施例的制造方法。
如图14A所示，初始第一半导体图案SP1-A可被形成在基底基板SUB上。形成初始第一半导体图案SP1-A可包括在基底基板SUB上形成其中包含晶体半导体材料的层并且图案化该层。在某些示例性实施例中，形成初始第一半导体图案SP1-A可包括形成半导体层并使该半导体层结晶。
在形成初始第一半导体图案SP1-A之前，缓冲层BF(未示出)可被附加地形成在基底基板SUB上。根据本公开的一些示例性实施例，在制造和使用半导体装置的工艺期间，缓冲层BF可防止基底基板SUB中的污染物扩散到基底基板SUB上的电气组件中。
其后，如图14B所示，初始第一绝缘层IL1-A可被形成在基底基板SUB上，以覆盖初始第一半导体图案SP1-A。初始第一绝缘层IL1-A可包括无机材料或有机材料，并且可通过沉积法、涂布法或印刷法而形成。
如图14C所示，第一控制电极CE1可被形成在初始第一绝缘层IL1-A上。例如，在平面图中观察时，第一控制电极CE1可被形成为与初始第一半导体图案SP1-A重叠。形成第一控制电极CE1可包括在初始第一绝缘层IL1-A上形成导电层并图案化该导电层。然而，形成第一控制电极CE1不限于该方法。
如图14C所示，第一半导体图案SP1可通过在初始第一半导体图案SP1-A(如图14B所示)中限定第一至第三区AR11、AR12和AR13而形成。例如，第一区AR11和第三区AR13可通过将杂质DM注入到初始第一半导体图案SP1-A中而形成。第一区AR11和第三区AR13可被形成为具有比第二区AR12的掺杂浓度高的掺杂浓度。
各种材料可被用作杂质DM。在本公开的一些示例性实施例中，杂质DM可以是掺杂剂。在本公开的一些示例性实施例中，掺杂剂可以是受主(例如，来自IIII族的元素)。这里，第一半导体图案SP1可由p型半导体材料形成。在本公开的某些示例性实施例中，杂质DM可以是施主(例如，来自V族的元素)。在此情形下，第一半导体图案SP1可由n型半导体材料形成。
在平面图中观察时，第二区AR12可与第一控制电极CE1重叠。例如，第二区AR12的平面形状可与第一控制电极CE1的平面形状相同。在将掺杂剂注入到初始第一半导体图案SP1-A中的工艺中第一控制电极CE1可被用作离子阻挡掩模。因此，第一区AR11和第二区AR12之间的边界以及第二区AR12和第三区AR13之间的边界可与第一控制电极CE1的边缘对齐。
在本公开的一些示例性实施例中，制造半导体装置的方法可进一步包括形成第一电容器。第一电容器可被形成在基底基板SUB上。形成第一电容器可包括形成第一电极并且然后形成第二电极，并且这里，第一电极和第二电极可被形成为彼此面对。
如图14C所示，第一电极CPE1可被形成在初始第一绝缘层IL1-A上。第一电极CPE1可与图4所示的第一电极CPE1对应。第一电极CPE1可被用作第一电容器的电极。第一电极CPE1和第一控制电极CE1可被布置在同一水平面或同一层。例如，第一电极CPE1和第一控制电极CE1中的每个可被形成为与初始第一绝缘层IL1-A的上表面接触。
因此，第一电极CPE1和第一控制电极CE1可使用同一掩模来形成。例如，可使用第一掩模来执行形成第一电极CPE1和第一控制电极CE1的步骤。可在单个步骤中执行形成第一电极CPE1和第一控制电极CE1的步骤。因此，在根据本公开的一些示例性实施例的制造半导体装置的方法中，第一电容器的第一电极CPE1可采用用于形成第一控制电极CE1的步骤来形成，而不需要附加的工艺，并且因此半导体装置可被更高效地制造。
其后，如图14D所示，初始第二绝缘层IL2-A可被形成在初始第一绝缘层IL1-A上。初始第二绝缘层IL2-A可通过沉积、涂布或印刷无机材料或有机材料而形成。
如图14E所示，初始第二半导体图案SP2-A可被形成在初始第二绝缘层IL2-A上。在平面图中观察时，初始第二半导体图案SP2-A可被形成为与第一半导体图案SP1和第一控制电极CE1重叠。初始第二半导体图案SP2-A可包括氧化物半导体材料。初始第二半导体图案SP2-A可通过在初始第二绝缘层IL2-A上形成其中包含氧化物半导体材料的层并图案化该层而形成。
接下来，如图14F所示，初始绝缘图案IP-A可被形成在初始第二绝缘层IL2-A上，以覆盖初始第二半导体图案SP2-A。形成初始绝缘图案IP-A可包括在初始第二绝缘层IL2-A和初始第二半导体图案SP2-A上形成其中包含无机材料和有机材料中的至少一种的层并且然后图案化该层而形成。例如，在平面图中观察时，初始绝缘图案IP-A可被形成为与第一半导体图案SP1、第一控制电极CE1和初始第二半导体图案SP2-A重叠。
如图14G所示，第二控制电极CE2可被形成在初始绝缘图案IP-A上。第二控制电极CE2可通过在初始第二绝缘层IL2-A和初始绝缘图案IP-A上形成导电层并且图案化该导电层而形成，但是本公开并不限于此，并且可替代的结构可被使用。例如，在平面图中观察时，第二控制电极CE2可被形成为与第一半导体图案SP1、第一控制电极CE1和初始第二半导体图案SP2-A重叠。
如上所述，形成第一电容器可包括形成第二电极CPE2。例如，第二电极CPE2可被形成在初始第二绝缘层IL2-A上。第二电极CPE2可与图4所示的第二电极CPE2对应。第二电极CPE2可以是第一电容器的电极。第二电极CPE2和第二控制电极CE2可被布置在同一水平面或同一层。例如，第二电极CPE2可被形成为与初始第二绝缘层IL2-A的上表面接触，并且第二控制电极CE2可被形成为与初始绝缘图案IP-A的上表面接触。
因此，第二电极CPE2和第二控制电极CE2可使用同一掩模来形成。例如，可使用第二掩模来执行形成第二电极CPE2和第二控制电极CE2的步骤。第二掩模可与前述掩模(例如，第一掩模)不同。可在单个步骤中执行形成第二电极CPE2和第二控制电极CE2的步骤。因此，在根据本公开的一些示例性实施例的制造半导体装置的方法中，第一电容器的第二电极CPE2可采用形成第二控制电极CE2的步骤来形成，而不需要附加的工艺，并且因此半导体装置可被高效地制造。
其后，如图14H所示，初始绝缘图案IP-A可进一步被图案化，以形成绝缘图案IP。在进一步图案化的工艺中，第二控制电极CE2可被用作刻蚀掩模。因此，第二控制电极CE2可被形成为具有与绝缘图案IP的侧表面对齐的侧表面，并且第二控制电极CE2和绝缘图案IP的侧表面可形成单个垂直线。第二控制电极CE2和绝缘图案IP可被形成为具有彼此相同的平面形状。
如图14I所示，初始第三绝缘层IL3-A可被形成。例如，形成初始第三绝缘层IL3-A可包括在初始第二绝缘层IL2-A上形成或沉积无机材料，以覆盖初始第二半导体图案SP2-A、绝缘图案IP、第二控制电极CE2和第二电极CPE2。
形成初始第三绝缘层IL3-A可导致初始第二半导体图案SP2-A的未覆盖有绝缘图案IP的被暴露的区的物理特性或化学特性改变，并且因此，第一区AR21、第二区AR22和第三区AR23可被限定在第二半导体图案SP2中。例如，在形成初始第三绝缘层IL3-A的工艺期间，初始第二半导体图案SP2-A的未覆盖有绝缘图案IP的被暴露的区可被掺杂有杂质，或者可通过要被供给的刻蚀气体被还原，并且因此，第一区AR21和第三区AR23可具有与第二区AR22的物理特性不同的物理特性。与第一区AR21和第三区AR23相比，第二区AR22可具有相对低浓度的掺杂剂或还原材料，并且因此，第二区AR22可被用作薄膜晶体管的沟道区。
接下来，如图14J所示，第一至第三绝缘层IL1、IL2和IL3可通过形成第一至第四通孔OP1、OP2、OP3和OP4而形成。第一通孔OP1和第二通孔OP2中的每个可被形成为与第一半导体图案SP1重叠，并且第三通孔OP3和第四通孔OP4中的每个可被形成为与第二半导体图案SP2重叠。在平面图中观察时，第三通孔OP3和第四通孔OP4可被形成为被定位在第一通孔OP1和第二通孔OP2之间。例如，第一通孔OP1可被形成为与第一半导体图案SP1的第一区AR11重叠，第二通孔OP2可被形成为与第一半导体图案SP1的第三区AR13重叠，第三通孔OP3可被形成为与第二半导体图案SP2的第一区AR21重叠，并且第四通孔OP4可被形成为与第二半导体图案SP2的第三区AR23重叠。
第一通孔OP1和第二通孔OP2可被形成为贯穿第一绝缘层IL1、第二绝缘层IL2和第三绝缘层IL3。第一通孔OP1可被形成为暴露第一半导体图案SP1的第一区AR11的至少一部分，并且第二通孔OP2可被形成为暴露第一半导体图案SP1的第三区AR13的至少一部分。
第三通孔OP3和第四通孔OP4可被形成为贯穿第三绝缘层IL3。第三通孔OP3可被形成为暴露第二半导体图案SP2的第一区AR21的至少一部分，并且第四通孔OP4可被形成为暴露第二半导体图案SP2的第三区AR23的至少一部分。
在平面图中观察时，第一通孔OP1和第二通孔OP2可被形成为在第一方向DR1上彼此隔开，并且第三通孔OP3和第四通孔OP4可被形成为被定位在第一通孔OP1和第二通孔OP2之间。
其后，第一输入电极IE1、第一输出电极OE1、第二输入电极IE2和第二输出电极OE2可被形成，如图14K所示。第一输入电极IE1、第一输出电极OE1、第二输入电极IE2和第二输出电极OE2中的每个可通过在第三绝缘层IL3上形成其中包含导电材料的层并图案化该层而形成。第一输入电极IE1可被形成为填充第一通孔OP1，第一输出电极OE1可被形成为填充第二通孔OP2，第二输入电极IE2可被形成为填充第三通孔OP3，并且第二输出电极OE2可被形成为填充第四通孔OP4。第一输入电极IE1、第一输出电极OE1、第二输入电极IE2和第二输出电极OE2中的每个可包括设置在第三绝缘层IL3之上的部分。
第一输入电极IE1可通过第一通孔OP1耦接到第一半导体图案SP1的第一区AR11，并且第一输出电极OE1可通过第二通孔OP2耦接到第一半导体图案SP1的第三区AR13。第一薄膜晶体管T1可包括第一输入电极IE1和第一输出电极OE1。第二输入电极IE2可通过第三通孔OP3耦接到第二半导体图案SP2的第一区AR21，并且第二输出电极OE2可通过第四通孔OP4耦接到第二半导体图案SP2的第三区AR23。第二薄膜晶体管T2可包括第二输入电极IE2和第二输出电极OE2。
接下来，发光二极管可被形成在第三绝缘层IL3上。
在根据本公开的一些示例性实施例的制造半导体装置的方法中，第一半导体图案SP1、第一控制电极CE1、第二半导体图案SP2和第二控制电极CE2可被形成为在平面图中彼此重叠。因此，半导体装置可被制造为具有高集成度和高分辨率。此外，第一电容器可被形成而不需要附加的步骤。例如，第一电容器的第一电极可使用用于形成第一控制电极的同一掩模来形成，并且第一电容器的第二电极可使用用于形成第二控制电极的同一掩模来形成。例如，在使用该制造方法的情况下，半导体装置可以以高效的方式被制造。
下面，将参考图15A至图15L描述根据本公开的一些示例性实施例的制造半导体装置的方法。为了简洁起见，先前参考图8至图12和图14A至图14K描述的要素或步骤的重叠描述可被省略，并且可假定没有描述的要素和步骤至少与先前描述的对应要素和步骤相似。
图15A至图15L是依次图示根据本公开的一些示例性实施例的制造半导体装置的工艺中的工艺步骤的截面图。为了简要描述，先前参考图14A至图14K描述的要素可通过相似或完全相同的附图标记被识别，而不重复它们重叠的描述。
参考图15A和图15B，初始第一半导体图案SP1-A可被形成在基底基板SUB上，并且初始第一绝缘层IL1-A可被形成在基底基板SUB上，以覆盖初始第一半导体图案SP1-A。在本公开的一些示例性实施例中，工艺步骤可以以与参考图14A和图14B描述的方式相同的方式被执行，并且它们的具体描述将被省略。
参考图15C，第一控制电极CE1、第二控制电极CE2和第一电极CPE1可被形成在初始第一绝缘层IL1-A上。然而，第一控制电极CE1和第二控制电极CE2可被提供为单个对象，并且在此情形下，充当第一控制电极CE1和第二控制电极CE2两者的公共控制电极可被布置在初始第一半导体图案SP1-A上。第一控制电极CE1、第二控制电极CE2和第一电极CPE1中的每个可通过在初始第一绝缘层IL1-A上形成导电层并且然后图案化该导电层而形成。
第一半导体图案SP1可通过在初始第一半导体图案SP1-A中限定第一至第三区AR11、AR12和AR13(例如，通过将杂质DM注入到初始第一半导体图案SP1-A中)而形成。该步骤可以以与先前参考图14C描述的方式相同的方式被执行。
接下来，参考图15D，初始第二绝缘层IL2-A可被形成在初始第一绝缘层IL1-A上，以覆盖第一控制电极CE1、第二控制电极CE2和第一电极CPE1。初始第二绝缘层IL2-A可通过沉积、涂布或印刷无机材料或有机材料而形成。
参考图15E，初始第二半导体图案SP2-A和初始第二导电图案CP2-A可被依次形成在初始第二绝缘层IL2-A上，以在平面图中与第二控制电极CE2重叠。另外，第三半导体图案SP3和第二电极CPE2可被依次形成在初始第二绝缘层IL2-A上，以在平面图中与第一电极CPE1重叠。初始第二半导体图案SP2-A和第三半导体图案SP3中的每个可包括氧化物半导体材料，并且在本公开的某些示例性实施例中，初始第二半导体图案SP2-A和第三半导体图案SP3可包括相同的氧化物半导体材料。
初始第二半导体图案SP2-A和初始第二导电图案CP2-A可通过同一图案化工艺被图案化，并且因此它们可被形成为具有彼此对齐的侧表面，以形成单个垂直线。初始第二半导体图案SP2-A和初始第二导电图案CP2-A可被形成为具有彼此相同的平面形状。初始第二半导体图案SP2-A和初始第二导电图案CP2-A可被形成为彼此接触。
第三半导体图案SP3和第二电极CPE2可通过同一图案化工艺被图案化，并且因此，第三半导体图案SP3可被形成为具有与第二电极CPE2的侧表面对齐的侧表面。在本发明的一些示例性实施例中，第三半导体图案SP3和第二电极CPE2的侧表面可形成单个垂直线。第三半导体图案SP3和第二电极CPE2可被形成为具有彼此相同的平面形状。第三半导体图案SP3和第二电极CPE2可被形成为彼此接触。
初始第二导电图案CP2-A、初始第二半导体图案SP2-A、第三半导体图案SP3和第二电极CPE2可使用同一掩模被图案化。用于形成初始第二导电图案CP2-A和第二电极CPE2的掩模可被用来形成初始第二半导体图案SP2-A和第三半导体图案SP3，并且因此，半导体装置可以以高效的方式被制造。
其后，如图15F所示，初始第三绝缘层IL3-A可被形成在初始第二绝缘层IL2-A上。初始第三绝缘层IL3-A可通过沉积无机材料而形成。初始第三绝缘层IL3-A可被形成为覆盖初始第二半导体图案SP2-A、初始第二导电图案CP2-A、第三半导体图案SP3和第二电极CPE2。
第一电极CPE1和第二电极CPE2可用作电容器的两个电极。在第三半导体图案SP3的导电特性被改变的情况下，第三半导体图案SP3可被用于各种目的。因此，在形成第三半导体图案SP3之后，附加的工艺可被执行，以调整第三半导体图案SP3的导电特性。
如图15G所示，第一接触孔CH1可被形成在初始第三绝缘层IL3-A中。第一接触孔CH1可被形成为贯穿初始第三绝缘层IL3-A。第一接触孔CH1可被形成为与初始第二导电图案CP2-A重叠。第一接触孔CH1可被形成为暴露初始第二导电图案CP2-A的至少一部分。
接下来，如图15H所示，第二输入电极IE2和第二输出电极OE2可被形成为彼此隔开。第二输入电极IE2和第二输出电极OE2中的每个可通过在初始第三绝缘层IL3-A上形成导电层并图案化该导电层而形成，但是本公开并不限于此，并且其他方法可被使用。第二输入电极IE2和第二输出电极OE2可被形成为在第一接触孔CH1中彼此隔开，并且第二输入电极IE2和第二输出电极OE2中的每个可包括定位在初始第三绝缘层IL3-A之上的部分。第一接触孔CH1可包括没有填充第二输入电极IE2和第二输出电极OE2的区，并且被形成为暴露初始第二导电图案CP2-A的一部分。
其后，如图15I和图15J所示，第二导电图案CP2可通过去除初始第二导电图案CP2-A的被具有第二输入电极IE2和第二输出电极OE2的第一接触孔CH1暴露的被暴露部分而形成。第二导电图案CP2可通过光刻工艺来形成。例如，形成第二导电图案CP2可包括在第二输入电极IE2和第二输出电极OE2上形成光刻胶PR并使用光刻胶PR作为刻蚀掩模选择性地刻蚀初始第二导电图案CP2-A。
第二输入电极IE2和第二输出电极OE2中的每个可通过第一接触孔CH1耦接到第二导电图案CP2，并且可被用作第二薄膜晶体管T2的一部分。在第二薄膜晶体管T2中，第二输入电极IE2和第二导电图案CP2可用作输入电极，并且第二输出电极OE2和第二导电图案CP2可用作输出电极。
作为该步骤的结果，第一区AR21、第二区AR22和第三区AR23可被限定在第二半导体图案SP2中。第一区AR21和第三区AR23中的每个可与第二导电图案CP2重叠，并且第二区AR22可被第二导电图案CP2暴露。第二区AR22可被限定为沟道区。
接下来，如图15K所示，第一至第三绝缘层IL1、IL2和IL3可通过形成第二接触孔CH2和第三接触孔CH3而形成。第二接触孔CH2和第三接触孔CH3可被形成为贯穿第一至第三绝缘层IL1、IL2和IL3。
第二接触孔CH2和第三接触孔CH3可彼此隔开，并且第二接触孔CH2和第三接触孔CH3中的每个可被形成为与第一半导体图案SP1重叠。例如，第二接触孔CH2可被形成为与第一半导体图案SP1的第一区AR11重叠，并且第三接触孔CH3可被形成为与第一半导体图案SP1的第三区AR13重叠。
第二接触孔CH2可被形成为暴露第一半导体图案SP1的第一区AR11的至少一部分，并且第三接触孔CH3可被形成为暴露第一半导体图案SP1的第三区AR13的至少一部分。
尽管未具体示出，在平面图中观察时，第二半导体图案SP2可被形成为与第一半导体图案SP1重叠，并且第一控制电极CE1和第二控制电极CE2可被布置成用作单电极。在此情形下，在平面图中观察时，第一接触孔CH1可以以这样的方式被形成，使得第一接触孔CH1被定位在第二接触孔CH2和第三接触孔CH3之间。
接下来，第一输入电极IE1和第一输出电极OE1可被形成，如图15L所示。第一输入电极IE1和第一输出电极OE1中的每个可通过在第三绝缘层IL3上形成导电层并图案化该导电层而形成。第一输入电极IE1可被形成为填充第二接触孔CH2，并且第一输出电极OE1可被形成为填充第三接触孔CH3。第一输入电极IE1和第一输出电极OE1中的每个可被形成为具有设置在第三绝缘层IL3上的部分。
第一输入电极IE1可通过第二接触孔CH2耦接到第一半导体图案SP1的第一区AR11，并且第一输出电极OE1可通过第三接触孔CH3耦接到第一半导体图案SP1的第三区AR13。第一薄膜晶体管T1可包括第一输入电极IE1和第一输出电极OE1。
根据本公开的一些示例性实施例，半导体装置可包括布置在不同的水平面并且由不同的材料形成的第一半导体图案和第二半导体图案。在根据本发明的示例性实施例的用于制造半导体装置的方法中，用于形成电容器的第二电极的掩模可用于形成第二半导体图案而不使用附加的掩模，并且因此，可降低制造半导体装置的成本。另外，当电容器的第二电极形成时，半导体图案可连同第二电极一起被形成，并且可不同地改变半导体图案的导电特性。因此，可不同地控制半导体装置的电容。
根据本公开的一些示例性实施例，可实现具有高集成度和高分辨率的半导体装置。
根据本公开的一些示例性实施例，可减少制造半导体装置所需要的掩模的数量，并且因此，可以以节约成本的方式执行半导体装置的制造工艺。
尽管已经具体示出并描述了本公开的示例性实施例，但是本领域普通技术人员将理解，可在不背离所附权利要求的精神和范围的情况下，对本公开进行形式上和细节上的各种变动。

Claims (17)

1.一种半导体装置，包括：
基底基板；
布置在所述基底基板上的第一薄膜晶体管，所述第一薄膜晶体管包括第一输入电极、第一输出电极、布置在第一绝缘层下方的第一半导体图案和布置在所述第一绝缘层上且第二绝缘层下方的第一控制电极；
第二薄膜晶体管，包括第二输入电极、第二输出电极、布置在所述第二绝缘层上的第二半导体图案和布置在绝缘图案上的第二控制电极，所述绝缘图案被形成在所述第二半导体图案上并且暴露所述第二半导体图案的一部分；以及
布置在所述基底基板上的第一电容器，
其中所述第一电容器包括：
与所述第一控制电极布置在同一层上的第一电极；
与所述第二半导体图案布置在同一层上的第二电极，其中所述第二绝缘层被布置在所述第一电极和所述第二电极之间；以及
布置在所述第二绝缘层和所述第二电极之间的第三半导体图案，并且
其中所述第三半导体图案包括所述第二半导体图案的氧化物半导体，并且所述第二电极和所述第三半导体图案彼此接触，
其中所述第一半导体图案包括晶体半导体材料，
其中所述第二半导体图案包括氧化物半导体材料，并且
其中所述第一半导体图案、所述第一控制电极、所述第二半导体图案和所述第二控制电极都彼此重叠。
2.根据权利要求1所述的半导体装置，其中，所述第二输入电极和所述第二输出电极被布置在所述第一输入电极和所述第一输出电极之间。
3.根据权利要求2所述的半导体装置，进一步包括第三绝缘层，所述第三绝缘层被布置在所述第二绝缘层上并且覆盖所述第二半导体图案、所述绝缘图案和所述第二控制电极，
其中所述第一输入电极和所述第一输出电极分别通过第一通孔和第二通孔与所述第一半导体图案接触，所述第一通孔和所述第二通孔贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层并且彼此隔开，
所述第二输入电极和所述第二输出电极分别通过第三通孔和第四通孔与所述第二半导体图案接触，所述第三通孔和所述第四通孔贯穿所述第三绝缘层并且彼此隔开，并且
所述第三通孔和所述第四通孔每个被布置在所述第一通孔和所述第二通孔之间。
4.根据权利要求1所述的半导体装置，其中所述第二绝缘层在所述第一电极和所述第二电极之间的厚度大于在所述第一控制电极和所述第二半导体图案之间的厚度。
5.根据权利要求1所述的半导体装置，其中所述第一控制电极被配置为接收第一控制信号，并且
所述第二控制电极被配置为接收第二控制信号，所述第二控制信号独立于所述第一控制信号。
6.根据权利要求1所述的半导体装置，进一步包括连接到所述第一薄膜晶体管的发光二极管。
7.一种半导体装置，包括：
基底基板；
布置在所述基底基板上的第一薄膜晶体管，所述第一薄膜晶体管包括第一输入电极、第一输出电极、布置在第一绝缘层下方的第一半导体图案和布置在所述第一绝缘层上且第二绝缘层下方的第一控制电极；
第二薄膜晶体管，包括第二输入电极、第二输出电极、布置在所述第二绝缘层上的第二半导体图案和布置在绝缘图案上的第二控制电极，所述绝缘图案被形成在所述第二半导体图案上并且暴露所述第二半导体图案的一部分；以及
布置在所述第一控制电极和所述第二半导体图案之间的第一导电图案，
其中所述第一半导体图案包括晶体半导体材料，
其中所述第二半导体图案包括氧化物半导体材料，并且
其中所述第一半导体图案、所述第一控制电极、所述第二半导体图案和所述第二控制电极都彼此重叠，
其中所述第二绝缘层包括：
布置在所述第一导电图案下方并且覆盖所述第一控制电极的第一子绝缘层；以及
布置在所述第一导电图案上并且覆盖所述第一导电图案的第二子绝缘层。
8.根据权利要求7所述的半导体装置，其中所述第一控制电极和所述第一导电图案是第二电容器的部分。
9.根据权利要求7所述的半导体装置，其中所述第一导电图案被配置为接收接地信号。
10.根据权利要求7所述的半导体装置，其中所述第一导电图案和所述第二控制电极被配置为接收相同的信号。
11.一种半导体装置，包括：
基底基板；以及
布置在所述基底基板上的第一薄膜晶体管、第二薄膜晶体管和第一电容器，
其中所述第一薄膜晶体管包括第一输入电极、第一输出电极、包含晶体半导体材料的第一半导体图案和布置在所述第一半导体图案上的第一控制电极，所述第一半导体图案布置在第一绝缘层下方，并且所述第一控制电极布置在所述第一绝缘层上且第二绝缘层下方，
其中所述第二薄膜晶体管包括第二输入电极、第二输出电极、第二控制电极、第二半导体图案和第二导电图案，所述第二半导体图案被布置在所述第二控制电极上并且包含氧化物半导体材料，所述第二导电图案被布置在所述第二半导体图案上并且暴露所述第二半导体图案的一部分，并且
其中所述第一电容器包括第一电极、第二电极和第三半导体图案，所述第二电极被布置在所述第一电极上，所述第三半导体图案被布置在所述第一电极和所述第二电极之间并且包含所述第二半导体图案的氧化物半导体，
其中所述第一控制电极和所述第二控制电极被布置成单电极，
其中所述第一电极与所述单电极布置在同一层上，所述第二电极与所述第二导电图案布置在同一层上，所述第二绝缘层布置在所述第一电极和所述第二电极之间，并且所述第三半导体图案布置在所述第二绝缘层和所述第二电极之间，并且
其中所述第二电极和所述第三半导体图案彼此接触。
12.根据权利要求11所述的半导体装置，其中所述第二导电图案与所述第二半导体图案接触，并且
其中所述第二导电图案被布置在所述第二半导体图案和所述第二输入电极之间以及所述第二半导体图案和所述第二输出电极之间。
13.根据权利要求11所述的半导体装置，其中所述第三半导体图案与所述第二电极接触并且与所述第一电极隔开。
14.根据权利要求11所述的半导体装置，其中所述第二半导体图案被布置在所述第一半导体图案上，并且
其中所述第一半导体图案、所述第一控制电极和所述第二半导体图案彼此重叠。
15.根据权利要求11所述的半导体装置，其中所述第一控制电极、所述第二控制电极和所述第一电极被布置在同一层上，
其中所述第二半导体图案和所述第三半导体图案被布置在同一层上。
16.一种制造半导体装置的方法，包括：
在基底基板上形成包括晶体半导体材料的第一半导体图案；
在所述基底基板上形成第一绝缘层，以覆盖所述第一半导体图案；
在所述第一绝缘层上形成与所述第一半导体图案重叠的第一控制电极；
在所述第一绝缘层上形成覆盖所述第一控制电极的第二绝缘层；
在所述第二绝缘层上形成第二半导体图案，所述第二半导体图案包括氧化物半导体材料并且与所述第一半导体图案和所述第一控制电极重叠；
在所述第二半导体图案上形成第二控制电极，所述第二控制电极与所述第一半导体图案、所述第一控制电极和所述第二半导体图案重叠；以及
在所述基底基板上形成第一电容器，
其中形成所述第一电容器包括：
在所述第一绝缘层上形成第一电极；
在所述第二绝缘层上形成第三半导体图案；以及
在所述第三半导体图案上形成第二电极，
其中形成所述第一电极和形成所述第一控制电极一起被执行，
其中形成所述第二电极和形成所述第二控制电极一起被执行，并且
其中所述第三半导体图案包括所述第二半导体图案的氧化物半导体，并且所述第二电极和所述第三半导体图案彼此接触。
17.根据权利要求16所述的方法，其中形成所述第一电极和形成所述第一控制电极使用第一掩模来执行，并且
其中形成所述第二电极和形成所述第二控制电极使用第二掩模来执行。
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