TW201338102A - 主動元件及主動元件陣列基板 - Google Patents

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Abstract

一種主動元件及主動元件陣列基板，其中主動元件陣列基板包括一基板以及多個位於基板上之主動元件，且至少一主動元件包括一第一電晶體以及一第二電晶體。第一電晶體位於基板上，且具有一第一通道層。第二電晶體堆疊於第一電晶體上，且第二電晶體具有一第二通道層。第一電晶體與第二電晶體共用同一共用閘極，且共用閘極位於第一通道層與第二通道層之間。

Description

主動元件及主動元件陣列基板
本發明是有關於一種主動元件及主動元件陣列基板，且特別是關於一種雙通道的主動元件及主動元件陣列基板。
近年來，隨著電子技術的日新月異，具有高畫質、空間利用效率佳、低消耗功率、無輻射等優越特性之薄膜電晶體液晶顯示器(Thin Film Transistor Liquid Crystal Display,TFT LCD)已逐漸成為市場之主流。
隨著薄膜電晶體液晶顯示器大面積化和高解析度之需求，薄膜電晶體須具備高移動率的載子，因而驅使薄膜電晶體縮短其充放電時間。一般來說，考量到高移動率(mobility)、高穩定性(stability)以及低成本，驅動電路中TFT的半導體層可用非晶矽(amorphous silicon,a-Si)來製作。但非晶矽薄膜電晶體(a-Si TFT)在高效能電路的應用上受限於本體驅動能力，使非晶矽薄膜電晶體無法整合高速的周邊驅動電路與控制電路。
為了提升非晶矽薄膜電晶體之開電流，並進一步整合電路佈局，達到元件面積縮小、提升畫素開口率等效果。習知技術藉由改變半導體通道層的結構與配置，例如改變半導體層的通道寬度與長度，然此方法有製程之極限，造成提升開電流之效果受限。又或者是利用提高元件尺寸以提高開電流，然而此方法會造成畫素的開口率(aperture ratio)下降，使得薄膜電晶體液晶顯示器整體亮度降低，且容易發生臨界電壓(threshold voltage)偏移的現象。另外，又例如是利用雙閘極(dual gate)來提升開電流。然而，雙閘極結構需包括前通道(front channel)與背通道(back channel)之薄膜電晶體，其中背通道因於製程過程中易對通道層造成損傷，故雙閘極結構之電流存在容易衰減之虞，造成開電流提升效果受限。除此之外，此方法亦無法整合電路佈局，達到元件面積縮小、畫素開口率之提升與高亮度等效果。
本發明提供一種主動元件陣列基板，其利用單一閘極與雙通道立體堆疊結構，在提升開電流的同時亦達到電路佈局整合的效果。
本發明提供一種主動元件，其利用單一閘極與雙通道之立體堆疊結構，可有效提升開電流。
本發明提供一種主動元件陣列基板，包括一基板以及位於基板上之多個主動元件，其中至少一主動元件包括一第一電晶體以及一第二電晶體。第一電晶體位於基板上，其中第一電晶體具有一第一通道層。第二電晶體堆疊於第一電晶體上，其中第二電晶體具有一第二通道層。第一電晶體與第二電晶體共用同一共用閘極，且共用閘極位於第一通道層與第二通道層之間。
在本發明之一實施例中，前述第一電晶體包括第一源極、第一汲極、第一摻雜非晶矽層以及第一閘絕緣層。第一源極與第一汲極位於共用閘極與基板之間。第一摻雜非晶矽層位於第一源極與第一通道層之間以及第一汲極與第一通道層之間。第一閘絕緣層位於共用閘極與第一通道層之間。
在本發明之一實施例中，前述第二電晶體包括第二閘絕緣層、第二源極、第二汲極以及第二摻雜非晶矽層。第二閘絕緣層位於共用閘極與第二通道層之間。第二源極與第二汲極位於第二通道層之兩側。第二摻雜非晶矽層位於第二源極與第二通道層之間以及第二汲極與第二通道層之間。
在本發明之一實施例中，前述第一電晶體可與第二電晶體電性串聯。
在本發明之一實施例中，前述第一電晶體與第二電晶體例如電性並聯。
在本發明之一實施例中，前述主動元件陣列基板可更包括一保護層以及一畫素電極，其中保護層具有一暴露出第二汲極的開口，畫素電極經由開口與第二汲極電性連接。
在本發明之一實施例中，前述主動元件陣列基板可更包括一保護層、一第一訊號線以及一第二訊號線，其中第一閘絕緣層具有一暴露出第一源極的接觸窗，第一訊號線經由接觸窗與第一源極電性連接，保護層具有一暴露出第二汲極之開口，第二訊號線經由開口與第二汲極電性連接。
本發明另提供一種主動元件，其位於一基板上，此主動元件包括一第一電晶體以及一第二電晶體。第一電晶體位於基板上，其中第一電晶體具有一第一通道層。第二電晶體堆疊於第一電晶體上，其中第二電晶體具有一第二通道層。第一電晶體與第二電晶體共用同一共用閘極，且共用閘極位於第一通道層與第二通道層之間。
基於上述，本發明之主動元件陣列基板中的主動元件利用單一閘極配置於雙通道之間，以增加元件的有效寬度，藉此倍增薄膜電晶體的充電能力，並利用在基板上垂直配置閘極、雙通道以及雙源極與雙汲極，將二維的電路佈局以三維方式整合，使電路佈局面積更小，可有效地提升畫素開口率，或可有效降低電路佈局空間，可解決大尺寸下習知技術中之薄膜電晶體驅動能力以及開口率不可兼得之問題。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明第一實施例之主動元件陣列基板的剖面示意圖。請參照圖1，本實施例之主動元件陣列基板100包括基板110、第一電晶體120、第二電晶體130、共用閘極140、保護層150以及畫素電極160。第一電晶體120位於基板110上，其中第一電晶體120具有一第一通道層128。第二電晶體130堆疊於第一電晶體上120，其中第二電晶體130具有一第二通道層138。第一電晶體120與第二電晶體130共用同一共用閘極140，且共用閘極140位於第一通道層128與第二通道層138之間。
具體而言，第一電晶體120包括第一源極122、第一汲極124、第一摻雜非晶矽層126以及第一閘絕緣層127。第一源極122與第一汲極124位於共用閘極140與基板110之間。第一摻雜非晶矽層126中彼此分離的第一摻雜非晶矽圖案126a分別位於第一源極122與第一通道層128之間以及位於第一汲極124與第一通道層128之間。第一閘絕緣層127位於共用閘極140與第一通道層128之間。
此外，第二電晶體130包括第二閘絕緣層137、第二源極132、第二汲極134以及第二摻雜非晶矽層136。第二閘絕緣層137位於共用閘極140與第二通道層138之間。第二源極132與第二汲極134位於第二通道層138之兩側。第二摻雜非晶矽層136位於第二源極132與第二通道層138之間以及第二汲極134與第二通道層138之間。
值得注意的是，本實施例在有限面積下以雙倍通道長度的方式增加TFT元件的充電能力，其製作流程將於以下描述。圖1A~圖1F為本發明第一實施例之主動元件陣列基板製作流程的上視示意圖。
請參照圖1A，於基板110上形成第一金屬層(未繪示)，並圖案化此第一金屬層以形成第一源極122以及第一汲極124，其中第一源極122以及第一汲極124彼此不導通，其材料例如為鉬(Mo)、鋁(Al)、鈦(Ti)等金屬材料或是金屬疊層。
請參照圖1B(由於上視圖中僅標示位於最上層的膜層，因此部分構件未繪示於圖1B，以下之描述請參考圖1結構之相對位置)，於第一源極122與第一汲極124相對於基板110之一側形成第一摻雜非晶矽層(未繪示)。為避免第一源極122以及第一汲極124短路，先行圖案化此第一摻雜非晶矽層，以移除位於第一源極122及第一汲極124之間的第一摻雜非晶矽層，而形成第一摻雜非晶矽圖案。另外，第一摻雜非晶矽圖案126a之材料例如為n型摻雜非晶矽材料。於第一摻雜非晶矽圖案126a上形成通道層(未繪示)。同時蝕刻通道層(未繪示)以及第一摻雜非晶矽圖案126a以形成第一通道層128與第一摻雜非晶矽層126，其中第一摻雜非晶矽層126包括二分別位於第一源極122及第一汲極124上的第一摻雜非晶矽圖案126a，且第一摻雜非晶矽圖案126a與第一通道層128切齊。此外，形成第一閘絕緣層127於第一通道層128上。
值得注意的是，在本實施例中，第一通道層128位於第一閘絕緣層127與第一源極122以及第一汲極124之間，此結構為一頂閘極(top gate)結構。在LCD的應用上，若光源採直下式背光源，因第一電晶體120之第一通道層128暴露於背光(backlight)照射，易引發漏電流現象。是以，在習知技術中，通常會增加額外遮光製程，例如添加一金屬及整面絕緣層來避免漏電流，然而在本實施例中，第一通道層128可採用特殊的透明導電氧化(transparent conductive oxide)半導體材料，例如是銦鎵鋅氧化物。由於此種材料本身幾乎不受光照影響，因此本實施例之主動元件中可無需額外設置遮光層來避免漏電流的需求。然而本發明不以此為限，在其他實施例中，第一通道層128之材料亦可為其他半導體材料。
請參照圖1C，於第一閘絕緣層127上形成第二金屬層(未繪示)，並圖案化此第二金屬層以形成共用閘極140，其中此共用閘極140之材料例如為鉬(Mo)、鋁(Al)、鈦(Ti)等金屬材料或是金屬疊層。至此，第一電晶體120於上述方式完成。接著，於共用閘極140相對於第一閘絕緣層127的一側形成第二閘絕緣層137。
請參照圖1D，於第二閘絕緣層137相對於基板110的一側依序形成第二通道層138與第二摻雜非晶矽層136。
請參照圖1E，接著於第二摻雜非晶矽層136上形成第二源極132以及第二汲極134，其中第二源極132以及第二汲極134彼此分離，其材料可如前述。於此，第二電晶體130於上述方式完成。
請參照圖1F，在本實施例中，第一電晶體120以及第二電晶體130例如為以電性並聯方式來提升開電流。請同時參照圖1與圖1F，於第一閘絕緣層127與第二閘絕緣層137之間形成第一接觸窗W1與第二接觸窗W2。第一接觸窗W1與第二接觸窗W2分別暴露出第一汲極124與第一源極122，使第二汲極134透過第一接觸窗W1與第一汲極124電性連接，且第二源極132透過第二接觸窗W2與第一源極122電性連接。
值得一提的是，如圖1與圖1F所示，當此種主動元件應用於主動區內用以作為畫素電極的開關時，電性並聯之第一電晶體與第二電晶體所構成的雙通道主動元件可以增加開電流。此時更可於第二電晶體130上覆蓋保護層150，並於保護層150形成暴露出第二汲極134的開口W，以使畫素電極160經由開口W電性連接第二汲極134。
另外，圖2繪示本發明第二實施例之主動元件陣列基板中另一種主動元件的剖面示意圖。如圖2所示，本實施例之主動元件陣列基板200與圖1中之主動元件陣列基板100具有相似元件，惟二者主要差異之處在於：第一電晶體220中之第一通道層228、第一源極222與第一汲極224以及第一摻雜非晶矽層226之堆疊順序不同。詳言之，在本實施例之主動元件陣列基板200中，第一源極222與第一汲極224位於第一閘絕緣層127與第一通道層228之間。而在第一實施例之主動元件陣列基板100中，第一通道層128位於第一閘絕緣層127與第一源極122及第一汲極124之間。
具體而言，本實施例亦可在有限面積下以雙倍通道長度的方式增加TFT元件的充電能力，以下簡易描述第二實施例之主動元件陣列基板的製作流程。圖2A~圖2G為本發明第二實施例之主動元件陣列基板製作流程的上視示意圖。
請參照圖2與圖2A(由於上視圖中僅標示位於最上層的膜層，因此部分構件未繪示於圖1B，以下之描述請參考圖2結構之相對位置)，於基板110上依序形成通道層(未繪示)與第一摻雜非晶矽層(未繪示)。同時圖案化通道層與第一摻雜非晶矽層，以形成第一通道層228與第一摻雜非晶矽圖案226a，此時第一通道層228與第一摻雜非晶矽圖案226a具有相同的輪廓，例如同為一矩形圖案。
接著請參照圖2與圖2B，於第一通道層228相對於基板110上形成第一金屬層(未繪示)，例如是以同一道光罩圖案化第一金屬層與第一摻雜非晶矽圖案226a，以暴露出第一通道層228，而於第一通道層228上形成彼此切齊的第一源極222與第一摻雜非晶矽圖案226a、以及彼此切齊的第一汲極224與第一摻雜非晶矽圖案226a。
之後如圖2C~圖2F的後續製程與圖1C~圖1F流程相似，因此不再贅述。值得注意的是，圖2之主動元件陣列基板200中的第一源極222與第一汲極224位於第一閘絕緣層127與第一通道層228之間，其中第一通道層228之材料可為晶矽、非晶矽、多晶矽、金屬氧化物以及透明導電氧化半導體材料等。另外，值得一提的是，在薄膜電晶體的種類中，此種第一源極222與第一汲極224位於第一閘絕緣層127與第一通道層228之間的結構屬於背通道薄膜電晶體。相較於圖1，本實施例因可直接以標準BCE製程來形成通道，製程上較為簡單。然而圖1的通道導通屬於前通道薄膜電晶體，其優異處在於：相較於第二實施例之背通道電晶體，第一實施例之前通道薄膜電晶體的開電流效益較佳。
在第一實施例與第二實施例中，本發明之主動元件陣列基板可包括第一電晶體與第二電晶體電性並聯以增加元件的有效寬度，進而提升開電流。然而，本發明之主動元件陣列基板亦可為電性串聯的方式，藉由垂直結構整合電路佈局，使電路面積更小，更詳細之內容將於以下描述。
圖3為作為本實施例之比較例之主動元件陣列基板中主動元件的上視示意圖，為清楚說明僅繪示部分構件，主動元件陣列基板中的主動元件300包括第一電晶體320、第二電晶體330以及其共用閘極140，如圖3所示，第一電晶體320以及第二電晶體330是以二維之平面結構相互串聯。具體而言，第一電晶體320包括第一源極222、第一汲極224、第一通道層228以及電性連接第一源極224的訊號接收走線370。第二電晶體330包括第二源極132、第二汲極134、第二通道層138以及電性連接第二源極132的訊號輸出走線380。此外，第一電晶體320之第一汲極224與第二電晶體330之第二汲極134相連。此結構明顯可見，主動元件所佔據之電路面積與電晶體串聯之個數或串連數量成正比，也就是說，此種主動元件結構佔據電路中較大之面積。如此一來，藉由縮減電晶體串聯之面積即可縮減總體電路之面積。
圖4A為本發明之第三實施例之主動元件陣列基板中一種主動元件的上視示意圖，其可用來改良如圖3所示之習知主動元件陣列基板中的主動元件的佈局空間，而圖4B為圖4A沿A-A’剖線的剖面示意圖。請參照圖4A與圖4B，相同構件以相同符號表示，本發明可藉由立體之三維結構將圖3之主動元件300中之第一電晶體320以及第二電晶體330相疊，並藉由第一接觸窗W1電性連接第一電晶體320之第一汲極224與第二電晶體330之第二汲極134，以串聯兩電晶體320、330。另外，在第二電晶體330之第二汲極134上的保護層150中形成開口W，使訊號輸出走線380經由開口W與第二電晶體330之第二汲極134電性連接，並於第一電晶體320之第一源極222上的第一閘絕緣層127中形成第三接觸窗W3，使訊號接收走線370經由第三接觸窗W3與第一源極222電性連接。由圖4A與圖3可明顯得知，相較於比較例，本實施例利用垂直結構可顯著地縮小電晶體串聯所佔據之電路面積。此外，此結構亦可降低漏電流的情況發生。
要說明的是，此種主動元件亦可應用於主動區內用以操作畫素電極，以增加開電流。此時，可於第二電晶體330上覆蓋保護層150，且於保護層150中形成暴露出第二汲極134的開口W，使例如是配置於訊號輸出走線380位置的畫素電極經由開口W電性連接第二汲極134。
另外，本發明之主動元件除可應用於如上述主動區內，在其他實施例中，亦可應用於周邊電路之走線佈局。圖5為本發明第三實施例中一種主動元件陣列基板之剖面示意圖。請參照圖5，於製作周邊電路之走線佈局時，製作方法與圖2A~圖2E相似，故不再贅述，圖5之主動元件400與圖4B之主動元件300之間的差異處主要在於：主動元件400中，第一汲極224與第二汲極134之間不形成貫穿第一絕緣層127與第二絕緣層137的接觸窗W1，此時，僅於第一閘絕緣層127形成暴露出第一汲極224的第三接觸窗W3，使第一訊號線310經由第三接觸窗W3電性連接第一汲極222。並於第二電晶體130上覆蓋保護層150，且於保護層150形成開口W使第二訊號線320透過開口W電性連接第二汲極134。利用第三實施例之主動元件陣列基板300可達到縮減主動元件之佈局面積面積的效果。具體而言，將兩個主動元件利用垂直結構做在電路的同一塊面積上，則可有效減少遮光面積，進而縮減元件尺寸並提升開口率。
如上所述，本發明之實施例藉由第一與第二電晶體在垂直結構之串、並聯，可於有效空間內達到提升開電流、降低漏電流與減少元件所佔面積。以下將舉一實施例作更具體之描述。
圖6為作為比較例之周邊線路佈局上視示意圖。圖7為本發明實施例之線路佈局上視示意圖。圖6中之線路佈局包括五個電晶體T1~T5與多條走線，其中走線例如為時脈訊號(clock signal)之閘極610、選擇訊號(selection signal)之閘極620、資料線之閘極630以及放射控制(Emission control)電路之閘極640。在圖6中，第一電晶體T1與第三電晶體T3共用閘極620，而第二電晶體T2因寬長比(W/L)的設計需求而佔據了較大電路面積。利用本發明上述實施例中所提出的主動元件設計，可將圖6之電路整合於如圖7所示。具體來說，利用垂直結構整合第一電晶體T1與第三電晶體T3，將原本佔據兩個電晶體面積縮減成一個電晶體所佔之面積。另外，利用前述並聯之方式可縮減第二電晶體T2所佔電路面積的1/2~1/3。藉此，將可有效增加開口率並增加電路中可利用空間P。此外，電路中共用閘極的元件越多，整合電路的效果也越大。
值得一提的是，本發明之主動元件在OLED的應用上亦有優異的表現。由於本發明之實施例在不增加元件尺寸大小的情況下可達到提升開電流之效果，故可避免習知技術中因元件尺寸大而產生臨界電壓偏移的現象。
綜上所述，本發明之主動元件陣列基板中的主動元件是藉由垂直結構將單一閘極形成於雙通道之間，即利用共用閘極置於兩電晶體所構成的元件中間，使共用閘極位於上下兩主動層之間，因此閘極電壓驅動時可同時在上下兩主動層產生通道，達到雙倍通道之效果，藉此可使元件開電流倍增。此外，利用垂直結構之串、並聯型式整合電路佈局，而達到縮減元件尺寸、可在高電流、高解析度且高畫素開口率之需求下提供一種更可節省空間且具高效能之主動元件的設計方案。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400．．．主動元件陣列基板
110．．．基板
120、220、320．．．第一電晶體
122、222．．．第一源極
124、224．．．第一汲極
126、226．．．第一摻雜非晶矽層
126a、226a．．．第一摻雜非晶矽圖案
127．．．第一閘絕緣層
128、228．．．第一通道層
130、230、330．．．第二電晶體
132．．．第二源極
134．．．第二汲極
136．．．第二摻雜非晶矽層
137．．．第二閘絕緣層
138．．．第二通道層
140．．．共用閘極
150．．．保護層
160．．．畫素電極
310．．．第一訊號線
320．．．第二訊號線
370．．．訊號接收走線
380．．．訊號輸出走線
610、620、630、640．．．閘極
T1、T2、T3、T4、T5．．．電晶體
W1．．．第一接觸窗
W2．．．第二接觸窗
W3．．．第三接觸窗
W．．．開口
P．．．空間
A-A’．．．剖線
圖1為本發明第一實施例之主動元件陣列基板的剖面示意圖。
圖1A~圖1F為本發明第一實施例之主動元件陣列基板製作流程的上視示意圖。
圖2為本發明第二實施例之主動元件陣列基板的剖面示意圖。
圖2A~圖2F為本發明第二實施例之主動元件陣列基板製作流程的上視示意圖。
圖3為作為本實施例之比較例之主動元件陣列基板中一種的上視示意圖。
圖4A為本發明之第三實施例之主動元件陣列基板中一種的上視示意圖。
圖4B為圖4A沿A-A’剖線的剖面示意圖。
圖5為本發明之一實施例之主動元件陣列基板之剖面示意圖。
圖6為一比較例之線路佈局上視示意圖。
圖7為本發明一實施例之線路佈局上視示意圖。
110．．．基板
127．．．第一閘絕緣層
130．．．第二電晶體
132．．．第二源極
134．．．第二汲極
136．．．第二摻雜非晶矽層
137．．．第二閘絕緣層
138．．．第二通道層
140．．．共用閘極
150．．．保護層
160．．．畫素電極
200．．．主動元件陣列基板
220．．．第一電晶體
222．．．第一源極
224．．．第一汲極
226．．．第一摻雜非晶矽層
226a．．．第一摻雜非晶矽圖案
228．．．第一通道層
W．．．開口
W1．．．第一接觸窗
W2．．．第二接觸窗

Claims (14)

  1. 一種主動元件陣列基板，包括：一基板；以及多個主動元件，位於該基板上，其中至少一主動元件包括：一第一電晶體，位於該基板上，其中該第一電晶體具有一第一通道層；以及一第二電晶體，堆疊於該第一電晶體上，其中該第二電晶體具有一第二通道層，該第一電晶體與該第二電晶體共用同一共用閘極，且該共用閘極位於該第一通道層與該第二通道層之間。
  2. 如申請專利範圍第1項所述之主動元件陣列基板，其中該第一電晶體包括：一第一源極與一第一汲極，位於該共用閘極與基板之間；一第一摻雜非晶矽層，位於該第一源極與該第一通道層之間以及該第一汲極與該第一通道層之間；以及一第一閘絕緣層，位於該共用閘極與該第一通道層之間。
  3. 如申請專利範圍第2項所述之主動元件陣列基板，其中該第一通道層位於該第一閘絕緣層與該第一源極以及該第一汲極之間。
  4. 如申請專利範圍第2項所述之主動元件陣列基板，其中該第一源極與該第一汲極位於該第一閘絕緣層與該第一通道層之間。
  5. 如申請專利範圍第2項所述之主動元件陣列基板，其中該第二電晶體包括：一第二閘絕緣層，位於該共用閘極與該第二通道層之間；一第二源極與一第二汲極，位於該第二通道層之兩側；以及一第二摻雜非晶矽層，位於該第二源極與該第二通道層之間以及該第二汲極與該第二通道層之間。
  6. 如申請專利範圍第5項所述之主動元件陣列基板，其中該第二通道層位於該第二閘絕緣層與該第二源極以及該第二汲極之間。
  7. 如申請專利範圍第5項所述之主動元件陣列基板，其中該第一閘絕緣層與該第二閘絕緣層具有一第一接觸窗，該第一接觸窗暴露出該第一汲極，該第二汲極經由該第一接觸窗與該第一汲極電性連接。
  8. 申請專利範圍第7項所述之主動元件陣列基板，更包括一訊號接收走線以及一訊號輸出走線，其中該訊號接收走線與該第一源極電性連接，該訊號輸出走線與該第二源極電性連接。
  9. 如申請專利範圍第5項所述之主動元件陣列基板，其中該第一閘絕緣層與該第二閘絕緣層更包括一第二接觸窗，該第二接觸窗暴露出該第一源極，該第二源極經由該第二接觸窗與該第一源極電性連接。
  10. 申請專利範圍第9項所述之主動元件陣列基板，更包括一保護層以及一畫素電極，其中該保護層具有一暴露出該第二汲極的開口，該畫素電極經由該開口與該第二汲極電性連接。
  11. 如申請專利範圍第5項所述之主動元件陣列基板，更包括一保護層、一第一訊號線以及一第二訊號線，其中該第一閘絕緣層具有一暴露出該第一源極的第三接觸窗，該第一訊號線經由該第三接觸窗與該第一源極電性連接，該保護層具有一暴露出該第二汲極之開口，該第二訊號線經由該開口與該第二汲極電性連接。
  12. 如申請專利範圍第1項所述之主動元件陣列基板，其中該第一電晶體與該第二電晶體電性串聯。
  13. 如申請專利範圍第1項所述之主動元件陣列基板，其中該第一電晶體與該第二電晶體電性並聯。
  14. 一種主動元件，位於一基板上，該主動元件包括：一第一電晶體，位於該基板上，其中該第一電晶體具有一第一通道層；一第二電晶體，堆疊於該第一電晶體上，其中該第二電晶體具有一第二通道層，該第一電晶體與該第二電晶體共用同一共用閘極，且該共用閘極位於該第一通道層與該第二通道層之間。
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