KR20200030751A - Tft 기판 및 이를 포함한 발광표시장치 - Google Patents

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Abstract

본 발명은 기판 상에, 게이트전극 및 이를 사이에 두고 수직한 방향으로 적층되며 다결정 실리콘으로 이루어진 제1,2반도체층을 구비한 TFT를 포함하고, 상기 제1,2반도체층은 전기적으로 직렬 연결되며 각각 제1,2채널부를 포함하고, 상기 제1,2채널부 중 적어도 하나는 평면적으로 절곡된 구조를 갖는 TFT 기판을 제공한다.

Description

TFT 기판 및 이를 포함한 발광표시장치{TFT substrate and light emitting display device including the same}
본 발명은 TFT 기판 및 이를 포함한 발광표시장치에 관한 것이다.
자발광소자로서 유기발광표시장치(OLED)를 포함한 발광표시장치에는 박막트랜지스터(thin film transistor: TFT)가 구비된 TFT기판이 일반적으로 사용된다.
TFT는 액티브층으로서 비정질 실리콘(amorphous silicon)이나 다결정 실리콘(polycrystal silicon)을 사용하게 된다. 다결정 실리콘은 비정질 실리콘에 비해 전하 이동도 특성 등이 우수한바, 고해상도 표시장치와 같이 높은 성능이 요구되는 표시장치에는 다결정 실리콘을 구비한 TFT 기판이 사용된다.
화소 내의 구동 TFT는 발광다이오드에 연결되어 이를 구동하는 소자로서 안정적인 구동 특성 확보를 위해 길이가 긴 채널을 갖도록 구성될 필요가 있다.
그런데, 표시장치의 해상도가 높아짐에 따라 화소 크기 또한 작아지게 됨으로써 구동 TFT는 요구되는 채널 길이를 확보할 수 없는 문제가 발생하게 된다.
본 발명은 다결정 실리콘의 구동 TFT의 채널 길이를 확보하여 안정적인 구동 특성을 구현할 수 있는 방안을 제공하는 것에 과제가 있다.
전술한 바와 같은 과제를 달성하기 위해, 본 발명은 기판 상에, 게이트전극 및 이를 사이에 두고 수직한 방향으로 적층되며 다결정 실리콘으로 이루어진 제1,2반도체층을 구비한 TFT를 포함하고, 상기 제1,2반도체층은 전기적으로 직렬 연결되며 각각 제1,2채널부를 포함하고, 상기 제1,2채널부 중 적어도 하나는 평면적으로 절곡된 구조를 갖는 TFT 기판을 제공한다.
여기서, 상기 제1채널부는 제1방향으로 연장된 제1채널부분과, 상기 제1방향과 상이한 제2방향으로 연장된 제2채널부분을 포함하고, 상기 제2채널부는 상기 제1방향으로 연장되어 상기 제1채널부분과 중첩되는 제3채널부분과, 상기 제2채널부분과 상이한 방향으로 연장된 제4채널부분을 포함하고, 상기 제1,3채널부분은 서로 동일한 채널길이를 가질 수 있다.
상기 제4채널부분은, 상기 제1,2방향과 상이한 제3방향으로 연장될 수 있다.
상기 제4채널부분은, 상기 제1채널부분으로부터 상기 제1방향으로 더 연장될 수 있다.
상기 제2,4채널부분은 서로 동일하거나 상이한 채널길이를 가질 수 있다.
상기 제1,2반도체층 중 하부에 위치하는 하부 반도체층과 상기 게이트전극 사이의 제1게이트절연막과; 상기 제1,2반도체층 중 상부에 위치하는 상부 반도체층과 상기 게이트전극 사이의 제2게이트절연막과; 상기 상부 반도체층 상의 보호막과; 상기 보호막 상의 연결전극을 더 포함하고, 상기 연결전극은, 상기 보호막과 제1,2게이트절연막에 형성된 콘택홀을 통해 상기 상부 반도체층의 소스부 및 드레인부 중 하나와 상기 하부 반도체층의 소스부 및 드레인부 중 다른 하나에 접촉할 수 있다.
상기 상부 반도체층의 소스부 및 드레인부 중 하나는 상기 콘택홀을 가져 내측면에서 상기 연결전극과 접촉할 수 있다.
상기 제1,2반도체층은 각각 제1,2LDD부를 포함하고, 상기 제1,2LDD부는 서로 동일하거나 상이한 길이를 가질 수 있다.
상기 TFT는, 상기 제1,2반도체층 중 상부에 위치하는 반도체층의 채널부 상에 이에 대응하는 전극패턴을 구비하고, 상기 전극패턴은, 상기 TFT의 소스전극, 드레인전극 또는 게이트전극에 연결되거나, 전원회로에서 바이어스 전압을 인가받을 수 있다.
다른 측면에서, 본 발명은 전술한 TFT 기판과; 상기 TFT의 소스전극에 연결되는 제1전극을 포함하는 표시장치를 제공한다.
상기 제1전극을 포함한 발광다이오드를 더 포함할 수 있다.
본 발명에 따르면, 게이트전극을 공유한 수직 2중 적층 구조로 구동 TFT를 구성하고, 평면 상에서 적어도 하나의 채널부가 절곡 구조를 갖도록 형성하게 된다.
이에 따라, 점유 면적 대비 구동 TFT의 채널길이가 증가할 수 있게 되어, 최소한의 면적으로 요구되는 구동 특성을 구현하기 위한 구동 TFT의 채널길이를 확보하여 안정적인 구동 특성을 구현할 수 있고, 또한 화소영역의 공간 활용도가 향상될 수 있다.
또한, 수직 적층된 2개의 채널부는 서로 다른 방향으로 연장된 채널부분을 가져 채널길이를 개별적으로 조절할 수 있게 되어 해당 서브 구동 TFT 각각에 요구되는 다양한 구동 특성을 모두 충족할 수 있게 되며, 이에 따라 요구되는 특성에 적합한 구동 TFT가 효과적으로 제공될 수 있다.
도 1은 본 발명에 따른 유기발광표시장치의 TFT 기판을 개략적으로 도시한 평면도.
도 2의 도 1의 화소영역을 개략적으로 도시한 등가회로도.
도 3은 본 발명의 제1실시예에 따른 화소영역 내의 구동 TFT의 평면 구조를 개략적으로 도시한 도면.
도 4는 도 3의 절단선 IV-IV'를 따라 도시한 단면도.
도 5는 도 3의 절단선 V-V'를 따라 도시한 단면도.
도 6은 본 발명의 제2실시예에 따른 화소영역 내의 구동 TFT의 구조를 개략적으로 도시한 단면도.
도 7 및 8은 각각 본 발명의 제3실시예에 따른 화소영역 내의 구동 TFT의 구조를 개략적으로 도시한 평면도 및 단면도.
도 9는 본 발명의 제4실시예에 따른 화소영역 내의 구동 TFT의 구조를 개략적으로 도시한 평면도.
이하, 도면을 참조하여 본 발명을 상세하게 설명한다. 한편, 이하의 실시예에서는 동일 유사한 구성에 대해서는 동일 유사한 도면번호가 부여되고, 그 구체적인 설명은 생략될 수도 있다.
본 발명의 TFT 기판은, TFT를 이용하는 모든 종류의 전자기기에 적용될 수 있는데, 예를 들면 발광표시장치를 포함한 다양한 표시장치 뿐만 아니라 센서패널 등 다양한 용도의 전자기기에 적용될 수 있다.
이하에는, 설명의 편의를 위해, 표시장치 일예로 유기발광표시장치에 사용되는 TFT 기판을 예로 든다.
도 1은 본 발명에 따른 유기발광표시장치의 TFT 기판을 개략적으로 도시한 평면도이고, 도 2의 도 1의 화소영역을 개략적으로 도시한 등가회로도이다.
도 1 및 2를 참조하면, 본 실시예에 따른 유기발광표시장치의 TFT 기판(10)에는, 액티브영역(active area)으로서 영상을 표시영역(AA)과, 표시영역(AA) 주변의 비액티브영역(non-active region)인 비표시영역(NA)이 정의될 수 있다.
한편, TFT 기판(10)은, 표시장치를 구동하는 어레이소자들이 형성된 기판으로서 어레이기판이라고도 불리워진다.
표시영역(AA)에는 다수의 화소영역(P)이 매트릭스 형태로 배열될 수 있다. 다수의 화소영역(P)은, 예를 들면, 적색,녹색,청색을 각각 표시하는 R,G,B 화소영역(P)을 포함할 수 있다. 이와 같은 R,G,B 화소영역(P)은 일방향을 따라 교대로 배치될 수 있다.
각 화소영역(P)에는 화소영역(P)을 구동하기 위한 여러 구동소자들이 형성될 수 있는데, 예를 들면 다수의 TFT와 발광다이오드(OD)가 형성될 수 있다.
비표시영역(NA)에는, 표시영역(AA)의 화소영역들(P)을 구동하기 위한 구동회로가 배치될 수 있다.
일예로, 비표시영역(NA)에는 게이트신호 등의 스캔신호를 출력하여 화소영역(P)에 공급하는 스캔구동회로(SDC)가 배치될 수 있으며, 이 스캔구동회로(SDC)는 TFT 기판(10)에 직접 형성될 수 있다.
이와 같이 TFT 기판(10)에 직접 형성된 스캔구동회로(SDC)는 소위 GIP(gate in panel) 방식의 구동회로로서, TFT 기판(10)의 제조 과정에서 스캔구동회로(SDC)가 형성될 수 있다. GIP 방식의 스캔구동회로(SDC)는, 화소영역(P)의 TFT와 동일 유사한 구조를 갖는 다수의 구동회로용 TFT를 구비할 수 있다.
도 2를 참조하여, 화소영역(P)의 구조에 대해 보다 상세하게 설명한다. 한편, 도 2에서는, 설명의 편의를 위해, 화소영역(P)에 N 타입의 TFT가 사용되는 경우를 예로 든다.
화소영역(P)에는, 스위칭 TFT(STr)와 구동 TFT(DTr)를 포함하는 다수의 화소용 TFT와, 발광소자로서 발광다이오드(OD)와, 스토리지커패시터(Cst)가 구비될 수 있다.
스위칭 TFT(STr)는, 서로 교차하여 해당 화소영역(P)을 정의하는 게이트배선(GL) 및 데이터배선(DL)에 연결될 수 있다. 예를 들면, 스위칭 TFT(STr)의 게이트전극은 게이트배선(GL)에 연결되고, 드레이전극은 데이터배선(DL)에 연결될 수 있다.
이와 같은 스위칭 TFT(STr)는 해당 행라인의 게이트배선(GL)을 통해 인가된 게이트전압에 응답하여 턴온되고, 이에 따라 데이터배선(DL)을 통해 제공된 데이터전압을 구동 TFT(DTr)에 인가할 수 있게 된다.
구동 TFT(DTr)는 스위칭 TFT(STr)와 발광다이오드(OD)에 연결되도록 구성될 수 있다. 예를 들면, 구동 TFT(DTr)의 게이트전극은 스위칭 TFT(STr)의 소스전극에 전기적으로 연결되고, 구동 TFT(DTr)의 소스전극은 유기발광다이오드(OD)에 전기적으로 연결될 수 있다. 그리고, 구동 TFT(DTr)의 드레인전극은 제1전원전압(Vdd)을 인가받도록 구성될 수 있다. 여기서, 구동 TFT(DTr)가 N 타입으로 구성된 경우에, 제1전원전압(Vdd)은 고전위전압(Vdd)일 수 있다.
이와 같은 구동 TFT(DTr)는 게이트전극에 인가된 전압에 따라 발광다이오드(OD)에 인가되는 발광전류를 제어하게 된다.
발광다이오드(OD)는, 예를 들면 발광물질층을 유기물질로 형성한 유기발광다이오드로 구성될 수 있다. 이와 같은 발광다이오드(OD) 구동 TFT(DTr)로부터 공급되는 발광전류에 의해 발광한다.
이와 같은 발광다이오드(OD)는, 이의 제1전극 예를 들어 애노드가 구동 TFT(DTr)의 소스전극에 접속되고, 이의 제2전극 예를 들어 캐소드가 제2전원전압(Vss)으로서 저전위전압(Vss)을 인가받도록 구성될 수 있다.
스토리지커패시터(Cst)는 구동 TFT(DTr)의 게이트전극에 연결되어 이에 인가된 전압을 다음번 프레임까지 유지하는 기능을 수행할 수 있다.
이와 같은 스토리지커패시터(Cst)는, 이의 제1전극이 구동 TFT(DTr)의 게이트전극에 연결되고, 이의 제2전극은 예를 들면 구동 TFT(DTr)의 드레인전극(또는 소스전극)에 연결되도록 구성될 수 있다.
한편, 본 발명에서는, 구동 TFT(DTr)에 대해 이의 채널 길이를 안정적으로 확보할 수 있도록 기판에 수직한 방향으로 적층된 2개의 서브 구동 TFT(DTr1,DTr2)로 구성할 수 있다.
예를 들면, 구동 TFT(DTr)는, 기판 상에 배치된 제1서브 구동 TFT(DTr1)과, 제1서브 구동 TFT(DTr1) 상에 배치된 제2서브 구동 TFT(DTr2)로 구성될 수 있다. 여기서, 제1,2서브 구동 TFT(DTr1,DTr2)는 서로 직렬 연결되고 게이트전극을 공유할 수 있다. 한편, 제1서브 구동 TFT(DTr1)는 드레인전극에서 제1전원전압(Vdd)을 인가받고, 제2서브 구동 TFT(DTr2)는 소스전극에서 발광다이오드(OD)에 연결되도록 구성될 수 있다.
이처럼, 수직 2중 적층 구조로 구동 TFT(DTr)를 구성함에 따라, 화소영역(P)의 제한된 면적 내에서 구동 TFT(DTr)의 채널 길이를 증가시켜 필요한 정도로 확보할 수 있게 된다. 이에 따라, 짧은 채널 길이에 의해 핫캐리어(hot carrier) 신뢰성이 악화되어 드레인 전류의 안정성이 감소하고 오프(off) 전류가 증가하는 등 구동 특성이 저하되는 문제가 개선될 수 있다.
더욱이, 본 발명에서는, 수직 적층 구조에 의한 채널 길이 증가에 더하여, 적어도 하나의 서브 구동 TFT에 대해 평면 상에서 채널이 2개의 방향으로 연장되도록 형성할 수 있게 되며, 이에 따라 최소한의 면적으로 요구되는 채널 길이를 확보할 수 있는 장점이 발휘될 수 있게 된다.
이와 같은 평면 상에서의 채널 길이 증가를 위해, 적어도 하나의 서브 구동 TFT의 채널이 절곡된 구조를 갖도록 즉 반도체층이 절곡된 구조를 갖도록 구성할 수 있다.
한편, 본 발명의 스위칭 TFT(STr)는 구동 TFT(DTr)와 달리 단일 TFT 구조로 구성될 수 있는데, 예를 들면 제1서브 구동 TFT(DTr1) 또는 제2서브 구동 TFT(DTr2) 중 하나와 동일 유사한 구조로 형성될 수 있다.
다른 예로서, 스위칭 TFT(STr) 또한 구동 TFT(DTr)와 유사하게 2중 TFT 적층 구조로 구성될 수도 있다.
또한, 본 발명의 스캔구동회로(SDC)에 구성된 TFT는 구동 TFT(DTr)와 유사하게 2중 TFT 적층 구조로 구성될 수도 있다.
이하, 본 발명의 구동 TFT(DTr)의 수직 적층 구조와 평면 상 반도체층의 절곡 구조에 관한 여러 실시예들을 설명한다.
도 3은 본 발명의 제1실시예에 따른 화소영역 내의 구동 TFT의 평면 구조를 개략적으로 도시한 도면이고, 도 4는 도 3의 절단선 IV-IV'를 따라 도시한 단면도이고, 도 5는 도 3의 절단선 V-V'를 따라 도시한 단면도이다.
도시한 바와 같이, 본 발명의 제1실시예에 따른 TFT 기판에서, 구동 TFT(DTr)는 단면적으로 볼 때 기판(11) 면에 수직한 방향으로 2중 적층된 구조로 구성될 수 있다.
예를 들면, 기판(11) 상에 하부 구동 TFT에 해당되는 제1서브 구동 TFT(DTr1)이 형성되고, 제1서브 구동 TFT(DTr1) 상에는 상부 구동 TFT에 해당되는 제2서브 구동 TFT(DTr2)이 형성될 수 있다. 이와 반대로, 제1서브 구동 TFT(DTr1)는 상부에 배치되고, 제2서브 구동 TFT(DTr2)가 하부에 배치될 수 있다.
이와 같은 수직 적층 구조에 있어, 게이트전극(45)은 제1,2서브 구동 TFT(DTr1,DTr2) 모두에 공유되는 공통된 게이트전극(45)으로 기능할 수 있다.
그리고, 제1,2서브 구동 TFT(DTr1,DTr2)는 서로 직렬 연결되도록 구성될 수 있다.
이와 같은 제1,2서브 구동 TFT(DTr1,DTr2)의 단면 구조와 관련하여 도 4를 참조하여 보면, 하부에 배치된 제1서브 구동 TFT(DTr1)는 탑 게이트(top gate) 구조로 구성될 수 있으며, 상부에 배치된 제2서브 구동 TFT(DTr2)는 보텀 게이트(bottom gate) 구조로 구성될 수 있다.
이에 대해, 기판(11) 상의 각 화소영역(P)에는, 제1서브 구동 TFT(DTr1)의 반도체층에 해당되는 제1반도체층(21)이 형성될 수 있으며, 이는 다결정 실리콘으로 이루어질 수 있다.
한편, 제1반도체층(21) 하부에는, 실질적으로 기판(11) 전면을 따라 버퍼층이 형성될 수 있다.
제1반도체층(21)은, 상부의 게이트전극(45)에 대응하는 즉 중첩된 부분인 제1채널부(CH1)와, 제1채널부(CH1) 양측에 배치된 제1소스부(S1) 및 제1드레인부(D1)를 포함할 수 있다.
여기서, 제1소스부(S1) 및 제1드레인부(D1)는 불순물이 고농도로 도핑된 부분으로서, 예를 들면 N 타입 또는 P 타입 도펀트로 도핑될 수 있다. 이와 같은 도핑 공정시, 게이트전극(45)이 도핑마스크로 기능할 수 있다.
제1반도체층(21) 상에는 절연막인 제1게이트절연막(31)이 형성될 수 있으며, 이는 실질적으로 기판(11) 전면을 따라 형성될 수 있다. 제1게이트절연막(31)은 무기절연물질로서 예를 들면 산화실리콘(SiO2)이나 질화실리콘(SiNx)으로 형성될 수 있다.
제1게이트절연막(31) 상에는, 제1채널부(CH1)에 대응하는 게이트전극(45)이 형성될 수 있다. 이와 같은 게이트전극(45)은, 제1서브 구동 TFT(DTr1)에 대해 탑 게이트전극으로 기능할 수 있다.
게이트전극(45) 상에는 절연막인 제2게이트절연막(32)이 형성될 수 있으며, 이는 실질적으로 기판(11) 전면을 따라 형성될 수 있다. 제2게이트절연막(32)은 무기절연물질로서 예를 들면 산화실리콘(SiO2)이나 질화실리콘(SiNx)으로 형성될 수 있다.
제2게이트절연막(32) 상에는, 제2서브 구동 TFT(DTr2)의 반도체층에 해당되는 제2반도체층(22)이 형성될 수 있으며, 이는 다결정 실리콘으로 이루어질 수 있다.
제2반도체층(22)은, 하부의 게이트전극(45)에 대응하는 즉 중첩된 부분인 제2채널부(CH2)와, 제2채널부(CH2) 양측에 배치된 제2소스부(S2) 및 제2드레인부(D2)를 포함할 수 있다.
여기서, 제2소스부(S2) 및 제2드레인부(D2)는 불순물이 고농도로 도핑된 부분으로서, 제1소스부(S1) 및 제1드레인부(D1)와 동일한 타입(N 타입 또는 P 타입)의 도펀트로 도핑될 수 있다. 이와 같은 도핑 공정시, 예를 들면 포토레지스트패턴을 도핑마스크로 사용할 수 있다.
위와 같이, 게이트전극(45)은 제2반도체층(22)을 기준으로 할 때 이의 하부에 위치하게 되므로, 이는 제2서브 구동 TFT(DTr2)에 대해서는 보텀 게이트전극으로 기능할 수 있다.
더욱이, 제2반도체층(22) 상에는 절연막인 보호막(50)이 형성될 수 있다. 보호막(50)은 무기절연물질이나 유기절연물질 중 적어도 하나로 형성될 수 있다. 그리고, 단일층 구조나 다층 구조로 형성될 수 있다.
한편, 도 5를 참조하여 보면, 보호막(50) 상의 각 화소영역(P)에는, 드레인전극(71)과 소스전극(73)이 형성될 수 있다.
여기서, 드레인전극(71)은 제1서브 구동 TFT(DTr1)의 제1드레인부(D1)에 접속될 수 있고, 소스전극(73)은 제2서브 구동 TFT(DTr2)의 제2소스부(S2)에 접속될 수 있다.
이에 대해, 제1서브 구동 TFT(DTr1)의 제1드레인부(D1)는 실질적으로 구동 TFT(DTr)의 드레인부로 기능하게 되므로 드레인전극(71)은 제1드레인부(D1)에 연결되도록 형성될 수 있으며, 제2서브 구동 TFT(DTr2)의 제2소스부(S2)는 실질적으로 구동 TFT(DTr)의 소스부로 기능하게 되므로 소스전극(73)은 제2소스부(S2)에 연결되도록 형성될 수 있다.
여기서, 제1드레인부(D1)와 드레인전극(71)의 접속을 위해, 이들 사이에 배치된 절연막으로서 보호막(50)과 제1,2게이트절연막(31,32)에는 제1콘택홀(CT1)이 형성될 수 있고, 제1콘택홀(CT1)을 통해 제1드레인부(D1)와 드레인전극(71)이 접속될 수 있다.
그리고, 제2소스부(S2)와 소스전극(73)의 접속을 위해, 이들 사이에 배치된 절연막으로서 보호막(50)에는 제2콘택홀(CT2)이 형성될 수 있고, 제2콘택홀(CT2)을 통해 제2소스부(S2)와 소스전극(73)이 접속될 수 있다.
또한, 제1,2서브 구동 TFT(DTr1,DTr2)는, 연결전극(75)을 통해 전기적으로 직렬 연결될 수 있다.
이와 관련하여, 보호막(50) 상에, 드레인전극(71) 및 소스전극(73)과 동일한 금속 물질로 동일 공정에서 연결전극(75)을 형성할 수 있다.
이와 같은 연결전극(75)은 제3콘택홀(CT3)을 통해 이 하부에 위치하는 제1소스부(S1) 및 제2드레인부(D2)에 접속될 수 있다.
이를 위해, 제3콘택홀(CT3)은 보호막(50) 및 제1,2게이트절연막(31,32)에 형성될 수 있고, 또한 제2드레인부(D2) 내에도 형성될 수 있다. 즉, 제3콘택홀(CT3)은 제2드레인부(D2)를 관통하도록 형성될 수 있다.
이 경우에, 연결전극(75)은 제3콘택홀(CT3)을 통해, 제2드레인부(D2)의 내측면(즉, 제3콘택홀(CT3)에 의해 노출된 내측면)과 접촉하고, 또한 제1소스부(S1)의 상면에 접촉할 수 있다. 한편, 제1소스부(S1) 또한 제2드레인부(D2)와 유사하게 내부에 제3콘택홀(CT3)을 갖도록 형성될 수 있고, 이 경우에 제3콘택홀(CT3)에 의해 노출된 내측면에서 연결전극(75)과 접촉할 수 있다.
이처럼, 연결전극(75)을 통해 이에 중첩되어 하부에 위치하는 제1소스부(S1) 및 제2드레인부(D2)가 전기적으로 연결될 수 있게 되어, 제1,2서브 구동 TFT(DTr)(또는 제1,2반도체층(21,22))가 직렬 연결될 수 있게 된다.
이와 같이, 금속 물질의 연결전극(75)을 이용하게 됨으로써, 제1,2서브 구동 TFT(DTr) 간에 안정적인 전기적 접속이 이루어질 수 있게 된다.
이와 관련하여, 연결전극(75) 없이 제2드레인부(D2)를 콘택홀을 통해 제1소스부(S1)에 직접 접속하는 것을 고려해 볼 수도 있을 것이나, 이 경우에 제2드레인부(D2)는 물질 특성상 금속물질에 비해 높은 저항을 갖게 되어, 제1,2서브 구동 TFT(DTr) 간의 접속 저항이 증가하게 된다.
반면에, 본 실시예에서는 금속물질로 이루어진 연결전극(75)을 사용하게 되어, 제1,2서브 구동 TFT(DTr) 간의 접속 저항이 감소하여 안정적인 전기적 접속이 이루어질 수 있게 된다.
위와 같이, 본 실시예에서는, 게이트전극(45)을 사이에 두고 이의 하부 및 상부에 제1,2반도체층(21,22)을 배치한 수직 2중 적층 구조로 구동 TFT(DTr)을 구성하게 된다. 이에 따라, 기판에 수직한 방향으로 서로 중첩되는 2중의 채널부(CH1,CH2)가 형성됨으로써, 기존의 단일 반도체층을 사용한 단일 적층 구조와 비교할 때, 채널 길이가 적어도 2배 정도 증가할 수 있다.
한편, 본 실시예에서는, 제1,2반도체층(21,22)이 평면적으로 절곡된 구조를 갖도록 형성되어 이들의 제1,2채널부(CH1,CH2) 또한 평면적으로 절곡된 구조를 갖게 됨으로써, 제한된 면적 내에서 채널 길이를 최대한 확보할 수 있다.
이에 대해 도 3을 참조하여 살펴보면, 평면적으로 볼 때 제1반도체층(21)은 제1방향 예를 들어 x 방향으로 연장된 부분인 제1부분과, 제1부분에서 절곡되어 제1방향과 상이한 제2방향 예를 들어 -y 방향으로 연장된 제2부분을 포함할 수 있다.
이와 같이 제1반도체층(21)은 평면적으로 절곡된 구조를 갖도록 형성될 수 있다.
이와 같은 절곡된 구조는 제1반도체층(21)의 제1채널부(CH1)에도 동일한 형태로 적용될 수 있다. 이에 대해, 제1채널부(CH1)는 제1방향인 x 방향으로 연장된 부분인 제1채널부분(CH1a)과, 제1채널부분(CH1a)에서 절곡되어 제1방향과 상이한 제2방향인 -y 방향으로 연장된 제2채널부분(CH1b)을 포함할 수 있다.
이에 따라, 제1채널부(CH1)는 제1방향의 채널길이로서 제1채널부분(CH1a)에 의해 정의된 제1채널길이(L1)와, 제2방향의 채널길이로서 제2채널부분(CH1b)에 의해 정의된 제2채널길이(L2)를 가질 수 있다. 따라서, 제1채널부(CH1)는 (L1+L2)의 채널길이를 가질 수 있다.
그리고, 제2반도체층(22)은 제1방향인 x 방향으로 연장되어 제1반도체층(21)과 중첩되는 제3부분과, 제3부분에서 절곡되어 제1방향과 상이하고 또한 제2방향과도 상이한 제3방향 예를 들어 y 방향(또는 +y 방향)으로 연장된 제4부분을 포함할 수 있다.
이와 같이 제2반도체층(22) 또한 평면적으로 절곡된 구조를 갖도록 형성될 수 있다.
이와 같은 절곡된 구조는 제2반도체층(22)의 제2채널부(CH2)에도 동일한 형태로 적용될 수 있다. 이에 대해, 제2채널부(CH2)는 제1방향인 x 방향으로 연장되어 제1채널부(CH1)와 중첩되는 부분인 제3채널부분(CH2a)과, 제3채널부분(CH2a)에서 절곡되어 제1,2방향과 상이한 제3방향인 +y 방향으로 연장된 제4채널부분(CH2b)을 포함할 수 있다.
여기서, 제2채널부(CH2)의 제3채널부분(CH2a)은 제1채널부(CH1)의 제1채널부분(CH1a)과 동일한 제1방향으로 연장되고 동일 길이로 서로 중첩되게 구성되므로, 실질적으로 동일한 채널길이(즉, L1=L3)를 가질 수 있다.
이에 따라, 제2채널부(CH2)는 제1방향의 채널길이로서 제3채널부분(CH2a)에 의해 정의된 제3채널길이(L3) 즉 제1채널길이(L1)와, 제3방향의 채널길이로서 제4채널부분(CH2b)에 의해 정의된 제4채널길이(L4)를 가질 수 있다. 따라서, 제2채널부(CH2)는 L3+L4 = L1+L4의 채널길이를 가질 수 있다.
위와 같이, 제1,2반도체층(21,22) 그리고 이들의 제1,2채널부(CH1,CH2)가 평면적으로 절곡된 구조를 갖도록 형성될 수 있으며, 제1,2채널부(CH1,CH2)의 절곡 방향은 서로 상이하게 예를 들어 반대로 형성될 수 있다.
이에 따라, 수직 적층 구조의 제1,2서브 구동 TFT(DTr1,DTr2)로 이루어진 구동 TFT(DTr)의 전체 채널 길이는, 하부에 위치하는 제1채널부(CH1)의 채널길이인 L1+L2 및 상부에 위치하는 제2채널부(CH2)의 채널길이인 L3(=L1)+L4의 합으로서, (L1+L2)+(L3+L4) = 2L1+L2+L4가 된다.
이처럼, 게이트전극(45)을 사이에 두고 수직 적층 구조로 제1,2채널부(CH1,CH2)를 배치하고 또한 평면 상에서 절곡 구조로 구성함으로써, 점유 면적 대비 채널길이가 극대화될 수 있게 된다. 따라서, 최소한의 면적으로 요구되는 구동 특성을 구현하기 위한 구동 TFT(DTr)의 채널길이를 확보할 수 있고, 화소영역(P)의 공간 활용도가 향상될 수 있게 된다.
이에 따라, 해상도가 증가하더라도, 제한된 화소영역(P) 내에서 안정적인 구동 특성을 확보한 구동 TFT(DTr)를 효과적으로 제공할 수 있다.
더욱이, 제1채널부(CH1) 및 제2채널부(CH2)는 서로 다른 방향(즉, -y 방향 및 +y 방향)으로 절곡되어 연장되도록 구성되므로, 서로 다른 방향의 채널길이를 개별적으로 조절할 수 있고, 이에 따라 제1채널부(CH1)의 채널길이와 제2채널부(CH2)의 채널길이를 필요에 따라 자유롭게 조절할 수 있게 된다.
이와 관련하여 예를 들면, 제1채널부(CH1)의 제2방향인 -y 방향으로의 채널길이와 제2채널부(CH2)의 제3방향인 +y 방향으로의 채널 길이를 동일하거나 상이하게 구성할 수 있다. 즉, 제1,2서브 구동 TFT(DTr1,DTr2)를 대칭 형태나 비대칭 형태로 형성할 수 있다.
이처럼, 절곡 방향을 다르게 하여 제1,2채널부(CH1,CH2)의 채널길이를 개별적으로 조절할 수 있게 되며, 이를 통해 제1,2서브 구동 TFT(DTr1,DTr2) 각각에 요구되는 다양한 구동 특성을 모두 충족할 수 있게 되며, 이에 따라 요구되는 특성에 적합한 구동 TFT(DTr)가 효과적으로 제공될 수 있다.
도 6은 본 발명의 제2실시예에 따른 화소영역 내의 구동 TFT의 구조를 개략적으로 도시한 단면도이다.
이하에서는, 제1실시예와 동일 유사한 구성에 대해서는 구체적인 설명을 생략할 수 있다.
도 6을 참조하면, 본 실시예의 구동 TFT(DTr)는 N 타입의 TFT로서 LDD(lightly doped drain) 방식의 TFT를 사용할 수 있다.
이와 관련하여, 제1서브 구동 TFT(DTr1)의 제1반도체층(21)에는, 제1채널부(CH1)와 제1소스영역(S1) 및 제1드레인영역(D1) 각각의 사이에 저농도 도핑부인 제1LDD부(LDD1)가 형성될 수 있다.
이와 마찬가지로, 제2서브 구동 TFT(DTr2)의 제2반도체층(22)에는, 제2채널부(CH2)와 제2소스영역(S2) 및 제2드레인영역(D2) 각각의 사이에 저농도 도핑부인 제2LDD부(LDD2)가 형성될 수 있다.
이와 같이 LDD부(LDD1,LDD2)가 수직 적층 구조 및 절곡 구조의 구동 TFT(DTr)에 적용됨으로써, 짧은 채널 길이에 의해 구동 특성이 저하되는 문제를 보다 더 개선할 수 있게 된다.
더욱이, 본 실시예의 경우에, 제1LDD부(LDD1)와 제2LDD부(LDD2)는 크기 즉 길이를 개별적으로 조절할 수 있다. 이와 관련하여 예를 들면, 제1LDD부(LDD1)의 제1길이(LL1)와 제2LDD부(LDD2)의 제2길이(LL2)는 동일하거나 상이하게 구성할 수 있다.
특히, 제1채널부(CH1)과 제2채널부(CH2)가 서로 상이한 방향(예를 들어, -y 방향과 +y 방향)으로 절곡됨에 따라, 이들 간의 끝단이 서로 이격되어 분리된 상태가 되는데 즉 제1채널부(CH1)의 드레인 측 끝단과 제2채널부(CH2)의 소스 측 끝단이 이격되어 분리된 상태가 된다.
이로 인해, 제1채널부(CH1)의 드레인 측에 위치하는 제1LDD부(LDD1)는, 상부에 위치하는 제2반도체층(22)에 대한 도핑 공정의 영향을 실질적으로 받지 않을 수 있게 되므로, 제1LDD부(LDD1)의 제1길이(LL1)와 제2LDD부(LDD2)의 제2길이(LL2)는 개별적으로 조절될 수 있다.
따라서, 제1,2서브 구동 TFT(DTr1,DTr2) 각각에 요구되는 최적화된 LDD부가 형성될 수 있게 되어, 요구되는 특성에 적합한 구동 TFT(DTr)가 효과적으로 제공될 수 있다.
도 7 및 8은 각각 본 발명의 제3실시예에 따른 화소영역 내의 구동 TFT의 구조를 개략적으로 도시한 평면도 및 단면도이다.
이하에서는, 제1,2실시예와 동일 유사한 구성에 대해서는 구체적인 설명을 생략할 수 있다.
도 7 및 8을 참조하면, 본 실시예의 구동 TFT(DTr)는, 제2서브 구동 TFT(DTr2) 상에 이의 제2채널부(CH2)에 대응하여 중첩되는 전극패턴(60)을 구비할 수 있다.
이와 관련하여 예를 들면, 제2반도체층(22) 상에는 절연막인 제1보호막(51)이 형성될 수 있고, 제1보호막(51) 상에 전극패턴(60)이 형성될 수 있다.
그리고, 전극패턴(60) 상에 제2보호막(52)이 형성되고, 제2보호막(52) 상에 드레인전극(71) 및 소스전극(73)이 형성될 수 있다.
이와 같이 배치된 전극패턴(60)은, 제2채널부(CH2)에 대응하여 중첩되는 형태로 배치되어 제2반도체층(22)의 제2소스부(S2) 및 제2드레인부(D2)의 도핑 공정시 도핑마스크로 기능할 수 있다.
그리고, 전극패턴(60)은 기판 상부에서 제2채널부(CH2)로 유입되는 광을 차단하는 기능을 수행할 수도 있다. 또한, 전극패턴(60)은 제1채널부(CH1)의 적어도 일부와 중첩될 수 있다.
한편, 전극패턴(60)은 백게이트전극으로 기능할 수도 있는데, 이와 관련하여 예를 들면 전원회로로부터 별도의 독립적인 바이어스(bias)전압이 인가되거나 게이트전극(45)와 전기적으로 연결되도록 구성될 수 있다. 다른 예로서, 소스전극(73)과 전기적으로 연결되도록 구성될 수도 있다. 또 다른 예로서, 전극패턴(60)은 드레인전극(71)과 전기적으로 연결되도록 구성되어 스토리지캐패시터(도 2의 Cst 참조)의 일전극으로서 게이트전극에 대향하는 스토리지전극으로 기능할 수도 있다.
도 9는 본 발명의 제4실시예에 따른 화소영역 내의 구동 TFT의 구조를 개략적으로 도시한 평면도이다.
이하에서는, 제1,2,3실시예와 동일 유사한 구성에 대해서는 구체적인 설명을 생략할 수 있다.
도 9를 참조하면, 본 실시예의 구동 TFT(DTr)에서는, 제1,2서브 구동 TFT(DTr1,DTr2) 중 하나를 절곡 구조로 하고, 나머지 하나는 비절곡 구조 즉 선형 구조로 형성할 수 있다.
여기서, 설명의 편의를 위해, 제1서브 구동 TFT(DTr2)를 절곡 구조로 구성하고 제2서브 구동 TFT(DTr2)를 선형 구조로 구성한 경우를 예로 든다.
이와 같은 경우에, 제2서브 구동 TFT(DTr2)의 제2반도체층(22)은 제1방향인 x 방향으로 연장되어 제1반도체층(21)과 중첩되는 제3부분과, 제3부분으로부터 제1방향으로 계속해서 연장된(또는 더 연장된) 제4부분을 포함할 수 있다.
이에 따라, 제2반도체층(22)의 제2채널부(CH2) 또한 선형 구조 형성될 수 있다. 이에 대해, 제2채널부(CH2)는 제1방향인 x 방향으로 연장되어 제1채널부(CH1)와 중첩되는 부분인 제3채널부분(CH2a)과, 제3채널부분(CH2a)에서 제1방향으로 계속해서 연장된 제4채널부분(CH2b)을 포함할 수 있다.
여기서, 제2채널부(CH2)의 제3채널부분(CH2a)은 제1채널부(CH1)의 제1채널부분(CH1a)과 동일한 제1방향으로 연장되고 동일 길이로 서로 중첩되게 구성되므로, 실질적으로 동일한 채널길이를 가질 수 있다.
그리고, 제2채널부(CH2)의 제3채널부분(CH2a)은 제1방향으로 계속해서 연장되어 제1채널부(CH1)의 제2채널부분(CH1b)과 상이한 방향으로 제4채널길이(L4)를 가질 수 있다.
따라서, 제2채널부(CH2)는 제1방향의 채널길이로서 L3+L4 = L1+L4의 채널길이를 가질 수 있다.
이처럼, 제1반도체층(21,22) 및 이의 제1채널부(CH1)가 평면적으로 절곡된 구조를 갖고, 제2반도체층(22) 및 이의 제2채널부(CH2)는 평면적으로 선형 구조를 갖도록 형성될 수 있다.
이와 같은 본 실시예의 선형 및 절곡 혼합 구조와 제1실시예의 절곡 구조는, 화소영역(P)의 소자 배치 등을 고려하여 적절하게 선택될 수 있을 것이다.
그리고, 본 실시예의 선형 및 절곡 혼합 구조에서도, 점유 면적 대비 채널길이가 증가할 수 있게 되어, 최소한의 면적으로 요구되는 구동 특성을 구현하기 위한 구동 TFT(DTr)의 채널길이를 확보할 수 있고, 화소영역(P)의 공간 활용도가 향상될 수 있다.
또한, 실질적으로 제1실시예와 마찬가지로, 제1,2채널부(CH1,CH2)는 서로 다른 방향으로 연장된 채널부분인 제2채널부분(CH1b)과 제4채널부분(CH2b)을 가져, 제1,2채널부(CH1,CH2)의 채널길이를 개별적으로 조절할 수 있게 된다. 이를 통해 제1,2서브 구동 TFT(DTr1,DTr2) 각각에 요구되는 다양한 구동 특성을 모두 충족할 수 있게 되며, 이에 따라 요구되는 특성에 적합한 구동 TFT(DTr)가 효과적으로 제공될 수 있다.
전술한 바와 같이, 본 발명에 따르면, 게이트전극을 공유한 수직 2중 적층 구조로 구동 TFT를 구성하고, 평면 상에서 적어도 하나의 채널부가 절곡 구조를 갖도록 형성하게 된다.
이에 따라, 점유 면적 대비 구동 TFT의 채널길이가 증가할 수 있게 되어, 최소한의 면적으로 요구되는 구동 특성을 구현하기 위한 구동 TFT의 채널길이를 확보하여 안정적인 구동 특성을 구현할 수 있고, 또한 화소영역의 공간 활용도가 향상될 수 있다.
또한, 수직 적층된 2개의 채널부는 서로 다른 방향으로 연장된 채널부분을 가져 채널길이를 개별적으로 조절할 수 있게 되어 해당 서브 구동 TFT 각각에 요구되는 다양한 구동 특성을 모두 충족할 수 있게 되며, 이에 따라 요구되는 특성에 적합한 구동 TFT가 효과적으로 제공될 수 있다.
전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.
10: TFT 기판 11: 기판
21: 제1반도체층 22: 제2반도체층
31: 제1절연막 32: 제2절연막
45: 게이트전극 50: 보호막
51: 제1보호막 52: 제2보호막
60: 전극패턴 71: 드레인전극
73: 소스전극 75: 연결전극
AA: 액티브영역(표시영역)
NA: 비액티브영역(비표시영역)
P: 화소영역
SDC: 스캔구동회로
Cst: 스토리지캐패시터
STr: 스위칭 TFT
DTr: 구동 TFT
DTr1: 제1서브 구동 TFT
DTr2: 제2서브 구동 TFT
CH1: 제1채널부
CH1a,CH1b: 제1,2채널부분
CH2: 제2채널부
CH2a,CH2b: 제3,4채널부분
S1: 제1소스부
S2: 제2소스부
D1: 제1드레인부
D2: 제2드레인부
L1,L2,L3,L4: 제1,2,3,4채널길이
LDD1: 제1LDD부
LDD2: 제2LDD부
LL1,LL2: 제1,2LDD부의 길이

Claims (11)

  1. 기판 상에, 게이트전극 및 이를 사이에 두고 수직한 방향으로 적층되며 다결정 실리콘으로 이루어진 제1,2반도체층을 구비한 TFT를 포함하고,
    상기 제1,2반도체층은 전기적으로 직렬 연결되며 각각 제1,2채널부를 포함하고,
    상기 제1,2채널부 중 적어도 하나는 평면적으로 절곡된 구조를 갖는
    TFT 기판.
  2. 제 1 항에 있어서,
    상기 제1채널부는 제1방향으로 연장된 제1채널부분과, 상기 제1방향과 상이한 제2방향으로 연장된 제2채널부분을 포함하고,
    상기 제2채널부는 상기 제1방향으로 연장되어 상기 제1채널부분과 중첩되는 제3채널부분과, 상기 제2채널부분과 상이한 방향으로 연장된 제4채널부분을 포함하고,
    상기 제1,3채널부분은 서로 동일한 채널길이를 갖는
    TFT 기판.
  3. 제 2 항에 있어서,
    상기 제4채널부분은, 상기 제1,2방향과 상이한 제3방향으로 연장된
    TFT 기판.
  4. 제 2 항에 있어서,
    상기 제4채널부분은, 상기 제1채널부분으로부터 상기 제1방향으로 더 연장된
    TFT 기판.
  5. 제 2 항에 있어서,
    상기 제2,4채널부분은 서로 동일하거나 상이한 채널길이를 갖는
    TFT 기판.
  6. 제 1 항에 있어서,
    상기 제1,2반도체층 중 하부에 위치하는 하부 반도체층과 상기 게이트전극 사이의 제1게이트절연막과;
    상기 제1,2반도체층 중 상부에 위치하는 상부 반도체층과 상기 게이트전극 사이의 제2게이트절연막과;
    상기 상부 반도체층 상의 보호막과;
    상기 보호막 상의 연결전극을 더 포함하고,
    상기 연결전극은, 상기 보호막과 제1,2게이트절연막에 형성된 콘택홀을 통해 상기 상부 반도체층의 소스부 및 드레인부 중 하나와 상기 하부 반도체층의 소스부 및 드레인부 중 다른 하나에 접촉하는
    TFT 기판.
  7. 제 6 항에 있어서,
    상기 상부 반도체층의 소스부 및 드레인부 중 하나는 상기 콘택홀을 가져 내측면에서 상기 연결전극과 접촉하는
    TFT 기판.
  8. 제 1 항에 있어서,
    상기 제1,2반도체층은 각각 제1,2LDD부를 포함하고,
    상기 제1,2LDD부는 서로 동일하거나 상이한 길이를 갖는
    TFT 기판.
  9. 제 1 항에 있어서,
    상기 TFT는, 상기 제1,2반도체층 중 상부에 위치하는 반도체층의 채널부 상에 이에 대응하는 전극패턴을 구비하고,
    상기 전극패턴은, 상기 TFT의 소스전극, 드레인전극 또는 게이트전극에 연결되거나, 전원회로에서 바이어스 전압을 인가받는
    TFT 기판.
  10. 제 1 항 내지 제 9 항 중 어느 하나의 항의 TFT 기판과;
    상기 TFT의 소스전극에 연결되는 제1전극
    을 포함하는 표시장치.
  11. 제 10 항에 있어서,
    상기 제1전극을 포함한 발광다이오드
    를 더 포함하는 표시장치.
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