KR101749265B1 - 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 개구율을 향상시키고 누설 전류를 감소시켜 화질을 개선한 표시 장치의 어레이 기판에 관한 것이다. 본 발명의 일 실시예에 따른 어레이 기판은 채널 영역을 포함하는 액티브층, 상기 채널 영역에 대응하여 위치한 게이트 전극, 및 상기 액티브층과 상기 게이트 전극 사이에 위치한 게이트 절연막을 포함한다. 상기 게이트 전극은 투명 도전막 및 불투명 도전막을 포함하며, 상기 투명 도전막은 상기 불투명 도전막보다 상기 채널 영역에 가깝게 위치한다.

Description

어레이 기판 및 그 제조 방법{ARRAY SUBSTRATE AND FABRICATING METHOD FOR THE SAME}
본 발명은 어레이 기판에 관한 것으로서, 보다 상세하게는 액정 표시장치 및 유기 발광 표시 장치 등의 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display, LCD) 및 유기 발광 표시 장치(Organic Light Emitting Diode, OLED)는 소형화, 경량화 등이 가능한 특징을 지녀, 핸드폰, 개인 정보 단말기(Personal Digital Assistant, PDA) 및 휴대용 멀티미디어 재생장치(Portable Multimedia Player, PMP) 등과 같은 소형 제품에 널리 사용되고 있다.
이와 같은 표시 장치가 소형화됨에 따라 고해상도의 요구가 커지는데, 높은 해상도를 구현하기 위하여 화소 하나의 크기를 작게 형성해야 하고, 하나의 화소의 크기가 작아짐에 따라 일정 수준 이상의 휘도를 만족하기 위하여 화소의 개구율을 증가시켜야 한다.
한편, 액정 표시 장치 및 유기 발광 표시 장치 등의 표시 장치는 어레이 기판(Array Substrate)을 포함하고, 어레이 기판에는 이미지를 구현하기 위하여 화소 전극에 구동 전압을 인가하기 위한 박막 트랜지스터(Thin Film Transistor, TFT) 및 각각의 화소에 전압 신호를 유지하기 위한 저장 커패시터(Storage Capacitor)가 형성된다. 일반적으로 박막 트랜지스터를 구성하는 게이트 전극 및 저장 커패시터를 구성하는 전극 등은 불투명한 금속으로 형성하는데, 이 경우 개구율을 감소시키는 문제가 발생할 수 있다. 또한, 표시 장치의 누설 전류(leakage current)가 형성되어 인접한 박막 트랜지스터 사이에 크로스 토크(cross talk)가 발생함으로써 화질이 불량해지는 문제가 발생할 수 있다.
본 발명은 상술한 배경기술의 문제점을 해결하기 위한 것으로, 개구율을 향상시키고 누설 전류를 감소시켜 화질을 개선한 표시 장치의 어레이 기판을 제공하는 데 그 목적이 있다.
또한, 마스크 공정을 추가하지 않고 개구율을 향상시키는 어레이 기판의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 어레이 기판은 채널 영역을 포함하는 액티브층, 상기 채널 영역에 대응하여 위치한 게이트 전극, 및 상기 액티브층과 상기 게이트 전극 사이에 위치한 게이트 절연막을 포함한다. 상기 게이트 전극은 투명 도전막 및 불투명 도전막을 포함하며, 상기 투명 도전막은 상기 불투명 도전막보다 상기 채널 영역에 가깝게 위치한다.
상기 투명 도전막과 상기 불투명 도전막은 직접 접촉할 수 있다.
상기 투명 도전막은 ITO(Indium Tin Oxide)를 포함하고, 상기 불투명 도전막은 몰리브데넘(molybdenum)을 포함할 수 있다.
상기 투명 도전막 및 상기 불투명 도전막은 동일한 측부 식각면을 가질 수 있다.
상기 액티브층은 다결정 실리콘을 포함하고, 상기 액티브층은 상기 채널 영역의 일측부에 위치하는 소스 영역 및 상기 채널 영역의 타측부에 위치하는 드레인 영역을 더 포함하며, 상기 채널 영역에는 N형 불순물을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 P형 불순물을 포함할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판은 투명 하부 전극, 상기 투명 하부 전극 상에 형성되어 유전막으로 사용되는 제1 절연막, 상기 제1 절연막 상에서 상기 투명 하부 전극에 대응하여 위치한 상부 전극, 및 상기 제1 절연막과 상기 투명 하부 전극 사이에 위치하는 불투명 하부 전극을 더 포함할 수 있고, 상기 투명 하부 전극, 상기 제1 절연막, 상기 상부 전극 및 상기 불투명 하부 전극은 커패시터를 형성할 수 있다.
상기 투명 하부 전극 및 상기 불투명 하부 전극은 각각 상기 투명 도전막 및 상기 불투명 도전막과 동일한 물질을 포함할 수 있다.
상기 투명 하부 전극 및 상기 불투명 하부 전극은 각각 상기 투명 도전막 및 상기 불투명 도전막과 동일층에 위치할 수 있다.
상기 상부 전극은 투명 도전성 물질을 포함할 수 있다.
상기 투명 하부 전극의 폭은 상기 상부 전극의 폭보다 클 수 있다.
본 발명의 일 실시예에 따른 어레이 기판은 상기 제1 절연막 상에 위치하는 제2 절연막을 더 포함하고, 상기 제1 절연막은 상기 게이트 전극, 상기 액티브층 및 상기 게이트 절연막 상에 위치하고, 상기 상부 전극은 상기 제1 절연막과 상기 제2 절연막 사이에 위치할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판은 상기 제1 절연막 및 상기 제2 절연막에 형성된 제1 홀을 통해 상기 소스 영역에 연결되는 소스 전극, 및 상기 제1 절연막 및 상기 제2 절연막에 형성된 제2 홀을 통해 상기 드레인 영역에 연결되고, 상기 제2 절연막에 형성된 제3 홀을 통해 상기 상부 전극에 연결되는 드레인 전극을 더 포함할 수 있다.
상기 제3 홀은 상기 제1 절연막 및 상기 상부 전극을 사이에 두고 상기 불투명 배선에 대응하여 위치할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판은 상기 제2 절연막, 상기 소스 전극 및 상기 드레인 전극 상에 위치한 유기막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판은 상기 제2 절연막, 상기 소스 전극 및 상기 드레인 전극과, 상기 유기막 사이에 위치한 보호막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판은 상기 유기막에 형성된 제4 홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 더 포함할 수 있다.
상기 제4 홀은 상기 제1 절연막, 상기 상부 전극 및 상기 드레인 전극을 사이에 두고 상기 불투명 하부 전극에 대응하여 위치할 수 있다.
본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은 기판 상에 액티브층, 절연층, 투명 도전층, 불투명 도전층 및 포토 레지스트층을 순차적으로 형성하고, 상기 액티브층에 대응하여 위치하고 상기 액티브층보다 작은 폭을 갖는 제1 포토 레지스트막, 및 상기 제1 포토 레지스트막과 이격되어 위치하는 제2 포토 레지스트막을 형성하는 단계를 포함한다. 또한, 제1 식각 공정을 통해 상기 불투명 도전층을 식각하여 상기 제1 포토 레지스트막 및 상기 제2 포토 레지스트막의 하부에 각각 제1 불투명 도전막 및 제2 불투명 도전막을 형성하고, 제2 식각 공정을 통해 상기 투명 도전층을 식각하여 상기 제1 불투명 도전막 및 상기 제2 불투명 도전막의 하부에 각각 제1 투명 도전막 및 제2 투명 도전막을 형성하는 단계를 포함하고, 애싱 공정을 통해 상기 제2 포토 레지스트막의 폭을 경감시킨 후, 제3 식각 공정을 통해 상기 제1 불투명 도전막 및 상기 제2 불투명 도전막의 폭을 상기 제1 포토 레지스트막 및 상기 제2 포토 레지스트막의 폭 이하로 형성하며, 상기 제1 포토 레지스트막 및 상기 제2 포토레지스트막을 제거하는 단계를 포함한다.
상기 제2 식각 공정 이후에 상기 액티브층의 양측부에 P+를 도핑하고, 상기 제1 포토 레지스트막 및 상기 제2 포토 레지스트막을 제거하는 단계 이후에 액티브층에 P-를 도핑할 수 있다.
상기 제1 불투명 도전막 및 상기 제1 투명 도전막은 게이트 전극을 형성하고, 상기 제2 불투명 도전막 및 상기 제2 투명 도전막은 커패시터의 하부 전극을 형성할 수 있다.
상기 제1 불투명 도전막 및 상기 제1 투명 도전막은 동일한 측부 식각면을 갖고, 상기 제2 투명 도전막의 폭은 상기 제2 불투명 도전막의 폭보다 크게 형성될 수 있다.
상기 제1 식각 공정은 건식 식각 공정이거나, 습식 식각 공정일 수 있다.
상기 제2 식각 공정 및 상기 제3 식각 공정은 습식 식각 공정일 수 있다.
상기 불투명 도전막은 상기 투명 도전막보다 낮은 전기적 저항을 가질 수 있다.
상기 불투명 도전막은 몰리브데넘을 포함할 수 있고, 상기 투명 도전막은 ITO를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 화소의 개구율을 높여 고해상도의 표시 장치를 구현할 수 있다.
또한, 누설 전류를 감소시켜 크로스 토크를 방지함으로써 표시 장치의 화질을 개선할 수 있다.
또한, 고해상도의 표시 장치의 어레이 기판의 제조에 있어서, 마스크 공정을 추가하지 않아 공정을 단순화할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 어레이 기판의 평면 배치도이다.
도 2는 도 1의 Ⅱ-Ⅱ 선을 따라 절취한 어레이 기판의 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 어레이 기판의 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 어레이 기판의 평면 배치도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 어레이 기판의 제조 공정을 순차적으로 나타낸 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세하게 설명한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 도면에서 나타난 각 구성의 크기 및 두께 등은 설명의 편의를 위해 임의로 나타내었으므로 본 발명이 반드시 도시된 바에 한정되지 않는다. 즉, 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대, 과장하여 나타내었다. 한편, 층, 막 등의 부분이 다른 부분 "상에" 또는 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 제1 실시예에 따른 어레이 기판의 평면 배치도이고, 도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절취한 어레이 기판의 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 어레이 기판(100)은 액티브층(121), 게이트 전극, 소스 전극(172) 및 드레인 전극(175)을 포함하는 박막 트랜지스터, 상부 전극(161) 및 하부 전극(152, 153)을 포함하는 저장 커패시터, 및 화소 전극(181)을 포함한다.
도 1의 좌측 하부 및 도 2의 좌측을 참조하여 박막 트랜지스터가 형성된 영역을 먼저 살펴본다. 액티브층(121)은 절연 기판(110) 상에서 다결정 실리콘(polysilicon)으로 형성되고, 중앙부에 형성된 채널 영역(124)을 중심으로, 소스 영역(122), 드레인 영역(123) 및 저농도 도핑 영역(Lightly Doped Drain, LDD)(125, 126)을 포함한다.
액티브층(121) 상에는 액티브층(121)과 게이트 배선(141)을 절연시키기 위한 게이트 절연막(131)이 형성되고, 게이트 절연막(131) 상에는 게이트 배선(141)이 형성된다. 게이트 배선(141) 중 액티브층(121)의 채널 영역(124)에 대응하는 부분은 박막 트랜지스터의 게이트 전극으로 작용하고, 이러한 게이트 배선(141)을 통하여 게이트 신호가 전달된다.
본 실시예에서는 게이트 배선(141)이 불투명 도전막(142) 및 투명 도전막(143)을 포함하는 이중막 구조로 형성된다. 본 실시예에서는 불투명 도전막(142) 및 투명 도전막(143)의 폭은 대략 동일하게 형성되어, 대략 동일한 측부 식각면을 갖고, 불투명 도전막(142) 및 투명 도전막(143)은 각각 몰리브데넘(molybdenum) 및 인듐-주석 산화물(Indium Tin Oxide, 이하 'ITO'라 함)을 포함한다. 하지만, 본 발명이 이에 한정되는 것은 아니고, 불투명 도전막(142) 및 투명 도전막(143)은 각각 다양한 저저항 도전성 물질 및 투명 도전성 물질을 포함하여 형성될 수 있다.
투명 도전막(143)을 형성하는 ITO 등의 투명 도전성 물질은 상대적으로 전기 저항이 높게 형성되므로, 개구율을 확보하기 위하여 투명 도전막(143)으로만 게이트 배선(141)을 구성하는 경우에는 신호 지연의 문제가 발생할 수 있다. 하지만, 본 실시예에서는 전기 저항이 낮은 몰리브데넘을 포함하는 불투명 도전막(142)과 투명 도전막(143)이 함께 게이트 배선(141)을 형성함으로써 신호 지연의 문제를 억제할 수 있다.
한편, 게이트 배선(141)을 몰리브데넘을 포함하는 불투명 도전막(142) 만으로 구성하는 경우에는, 누설 전류(off-leakage current)가 약 10-7A 내지 10-8A 정도로 크게 발생하게 된다. 누설 전류가 큰 경우에는 인접한 박막 트랜지스터 사이에 크로스 토크(cross talk)가 발생하여, 결과적으로 화질이 저하되는 문제가 발생할 수 있다. 하지만, 본 실시예에서와 같이 몰리브데넘을 포함하는 불투명 도전막(142)과 ITO를 포함하는 투명 도전막(143)이 함께 게이트 배선(141)을 형성함으로써 문턱 전압(threshold voltage)의 네거티브 시프트(negative shift)가 일어나 누설 전류를 약 10-12A 수준까지 낮출 수 있게 된다. 구체적으로, ITO를 포함하는 투명 도전막(143)은 게이트 절연막(131)과 인접하여 형성되어, 투명 도전막(143)이 게이트 절연막(131)과 함께 유전막의 역할을 하게 되는데, ITO는 전기 저항이 상대적으로 높은 특성을 갖고 있어 ITO에서의 전압 강하가 일어남으로써 문턱 전압이 음의 방향으로 이동하게 된다. 이와 같이, 문턱 전압이 음의 방향으로 이동하는 네거티브 시프트가 일어남에 따라 누설전류를 약 10-12A 수준까지 감소시킬 수 있게 되고, 그에 따라 크로스 토크의 발생을 억제하여 화질을 개선시킬 수 있게 된다.
게이트 배선(141) 상에는 제1 층간 절연막(133) 및 제2 층간 절연막(135)이 형성되고, 제2 층간 절연막(135) 상에는 데이터 신호를 전달하기 위한 데이터 배선(171)이 형성된다. 본 실시예에서 데이터 배선(171)은 티타늄-알루미늄-티타늄의 적층 구조로 형성되나, 이는 예시적인 것으로서 다양한 금속으로 데이터 배선을 형성할 수 있다. 데이터 배선(171)은 액티브층(121)의 일측에 대응하는 위치에서 소스 전극(172)과 연결되고, 소스 전극(172)과 이격되어 액티브층(121)의 타측에 대응하는 위치에 드레인 전극(173)이 형성된다. 게이트 절연막(131), 제1 층간 절연막(133) 및 제2 층간 절연막(135)에는 각각 액티브층(121)의 소스 영역(122) 및 드레인 영역(123)까지 관통하여 제1 컨택홀(174) 및 제2 컨택홀(175)이 형성되고, 이들을 통해 제2 층간 절연막(135) 상에 형성된 소스 전극(174) 및 드레인 전극(173)이 각각 소스 영역(122) 및 드레인 영역(123)과 연결된다.
상기와 같은 액티브층(121), 게이트 배선(141), 소스 전극(172) 및 드레인 전극(173)을 포함하는 박막 트랜지스터의 구성에 의하여 후술할 화소 전극(181)에 구동 전압을 인가하게 된다. 한편, 본 실시예에서의 박막 트랜지스터의 구성은 예시적인 것으로서, 박막 트랜지스터의 구조는 당업자에 의하여 다양한 변경이 가능할 것이다.
이어서, 도 1의 중앙부 및 도 2의 우측부를 참조하여, 저장 커패시터가 형성된 영역을 살펴본다. 게이트 절연막(131) 상의 게이트 배선(141)과 동일한 층에 유지 전압선(151)이 형성되는데, 유지 전압선(151)은 화소의 중앙부에서 불투명 하부 전극(152)을 형성한다. 한편, 본 실시예에서는 게이트 절연막(131)과 유지 전압선(151)의 사이에 투명 하부 전극(153)이 더 형성되어, 불투명 하부 전극(152)과 함께 저장 커패시터의 하부 전극을 형성하게 된다. 본 실시예에서는 유지 전압선(151) 및 불투명 하부 전극(152)은 불투명 도전막(142)과, 투명 하부 전극(153)은 투명 도전막(143)과 동일한 물질로 형성된다. 즉, 유지 전압선(151) 및 불투명 하부 전극(152)은 몰리브데넘을 포함하고, 투명 하부 전극(153)은 ITO를 포함한다. 하지만, 이들 재질은 예시적인 것으로서, 당업자에 의하여 다양하게 변경이 가능할 것이다.
본 실시예에서, 투명 하부 전극(153)은 불투명 하부 전극(152)보다 넓게 형성된다. 즉, 유지 전압선(151)을 통하여 불투명 하부 전극(152)에 전압이 인가되므로 불투명 하부 전극(152)은 저저항 물질로 형성되어 신호 지연을 방지하고, 유지 전압선(151) 및 불투명 하부 전극(152)에 의하여 개구율이 저하될 수 있으므로 이를 작게 형성하고, 상대적으로 투명 하부 전극(153)을 크게 형성하여 저장 커패시터의 용량을 충분히 확보함과 동시에 개구율을 향상시킬 수 있게 된다.
불투명 하부 전극(152) 및 투명 하부 전극(153) 상에는 제1 층간 절연막(133)을 사이에 두고, 상부 전극(161)이 형성된다. 상부 전극(161)은 불투명 하부 전극(152) 및 투명 하부 전극(153)을 포함하는 하부 전극과 함께 저장 커패시터를 구성하고, 이 때 제1 층간 절연막(133)이 유전막의 역할을 하게 된다. 본 실시예에서는 상부 전극(161)에 의한 개구율을 향상시키기 위하여 상부 전극(161)을 투명 도전성 물질인 ITO로 형성한다. 상부 전극(161)은 제2 층간 절연막(135)으로 덮이고, 제2 층간 절연막(135)에 형성된 제3 컨택홀(176)을 통하여 드레인 전극(173)과 연결된다.
상기와 같은 불투명 하부 전극(152), 투명 하부 전극(153), 상부 전극(161) 및 유전막의 역할을 하는 제1 층간 절연막(133)을 포함하는 저장 커패시터의 구성에 의하여 후술할 화소 전극(181)에 인가되는 전압 신호를 유지할 수 있게 된다.
전술한 박막 트랜지스터 및 저장 커패시터 상에는 보호막(137)이 형성되고, 보호막(137) 상에 유기막(139)이 더 형성된다. 보호막(137) 및 유기막(139)에는 드레인 전극(173)까지 관통하는 비아홀(182)이 형성되어, 유기막(139) 상에 형성되는 화소 전극(181)이 비아홀(182)을 통해 드레인 전극(173)과 연결된다. 이와 같은 구성에 의하여 화소 전극(181)은 구동 전압을 인가받을 수 있게 되고, 화소 전극(181)에 대향하는 공통 전극과 사이에서 전계를 인가하여 화소 전극(181)과 공통 전극 사이에 개재된 액정 또는 유기 발광층을 구동함으로써 이미지를 구현하게 된다.
한편, 본 실시예에서는 비아홀(182) 및 제3 컨택홀(176)은 불투명 하부 전극(152)에 대응하는 위치에 형성되는데, 이와 같은 구성에 의하여 비아홀(182) 및 제3 컨택홀(176) 각각에 의한 개구율 저하를 효과적으로 억제할 수 있게 된다. 하지만, 본 발명이 이러한 구성에 한정되는 것은 아니고, 비아홀(182) 및 제3 컨택홀(176)의 위치는 공정 조건 등에 따라 다양하게 변경할 수 있을 것이다.
이와 같이, 본 실시예에 따른 어레이 기판(100)은 게이트 배선(141)을 불투명 도전막(142) 및 투명 도전막(143)의 이중막으로 형성하고, 저장 커패시터의 하부 전극을 불투명 하부 전극(152) 및 투명 하부 전극(153)의 이중막으로 형성하여, 개구율을 향상시키면서 신호 지연 문제 및 누설 전류 발생에 따른 화질 불량을 억제할 수 있게 된다.
이하에서는 본 발명의 다른 실시예들에 대하여 설명한다. 다른 실시예들을 설명함에 있어서 제1 실시예와 동일한 구성에 대하여는 간단하게 설명하거나, 이에 대한 설명을 생략하기로 한다.
도 3은 본 발명의 제2 실시예에 따른 어레이 기판의 단면도로서, 이를 참조하면 본 실시예에 따른 어레이 기판(101)은 박막 트랜지스터, 저장 커패시터 및 화소 전극(181)을 포함하고, 박막 트랜지스터 및 화소 전극(181)은 제1 실시예에서와 동일한 형태로 형성된다.
본 실시예에서의 저장 커패시터는, 불투명 하부 전극(152) 및 투명 하부 전극(153')을 포함하는 하부 전극, 상부 전극(161') 및 그 사이에 개재되어 유전막의 역할을 하는 제1 층간 절연막(133)을 포함한다. 본 실시예에서는 투명 하부 전극(153')의 크기를 상대적으로 상부 전극(161')보다 크게 형성한다. 즉, 제1 실시예에서와 비교할 때 투명 하부 전극(153')의 크기를 더욱 크게 형성한다. 이와 같은 구성에 의하여 상부 전극(161')과의 사이에서 축전 용량을 더욱 크게 할 수 있고, 따라서 개구율에 향상시킴과 동시에 저장 커패시터의 성능을 향상시킬 수 있다.
또한, 본 실시예에서는 박막 트랜지스터와 저장 커패시터 상에 유기막(139 )만을 형성하여 보호막을 별도로 형성하지 않는다. 보호막이 형성되는 경우 이에 의한 개구율 감소가 일어날 수 있는데, 본 실시예에서는 이를 제거함으로써 개구율 향상을 꾀할 수 있다.
도 4는 본 발명의 제3 실시예에 따른 어레이 기판의 평면 배치도로서, 이를 참조하면 본 실시예에 따른 어레이 기판(102)은 박막 트랜지스터, 저장 커패시터 및 화소 전극(181)을 포함하고, 저장 커패시터 및 화소 전극(181)은 제1 실시예에서와 동일한 형태로 형성된다.
본 실시예에서의 박막 트랜지스터는, 액티브층(121'), 게이트 배선(141'), 데이터 배선(171)과 연결된 소스 전극(172') 및 이와 이격된 드레인 전극(173')을 포함한다. 또한, 액티브층(121')과 게이트 배선(141') 사이에 게이트 절연막이 형성되고, 게이트 배선(141')과 소스 전극(172') 및 드레인 전극(173') 사이에는 제1 층간 절연막 및 제2 층간 절연막이 형성되고, 게이트 절연막, 제1 층간 절연막 및 제2 층간 절연막에는 제1 컨택홀(174') 및 제2 컨택홀(175')이 형성되어, 이들을 통해 소스 전극(172') 및 드레인 전극(173')이 각각 액티브층(121')의 소스 영역 및 드레인 영역과 연결된다.
본 실시예의 드레인 전극(173')은, 제1 실시예의 드레인 전극(173)과 비교할 때 보다 짧게 형성된다. 이에 따라, 도 4에 도시한 바와 같이, 제1 실시예와 비교할 때 박막 트랜지스터가 전체적으로 화소의 중앙부로 이동한 형태를 갖는다. 드레인 전극은 일반적으로 메탈로 형성되어 이에 의하여 개구율이 저하될 수 있는데, 본 실시예에서는 드레인 전극(173')에 의한 개구율 저하를 최소화하여, 전체적인 화소의 개구율을 향상시킬 수 있게 된다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 어레이 기판의 제조 공정을순차적으로 나타낸 도면으로서, 이하에서는 이들을 참조하여 본 발명의 일 실시예에 따른 어레이 기판의 제조 방법에 대하여 설명한다.
도 5a를 참조하면, 절연 기판(210) 상에 다결정 실리콘층(220)을 적층한 후 제1 마스크 공정을 통해 액티브층(221)을 형성한다. 이 후, 게이트 절연막(230), 투명 도전층(240), 불투명 도전층(250)을 순차적으로 적층하고, 포토 레지스트층을 형성한 후 제2 마스크 공정을 통해 제1 포토 레지스트 막(261) 및 제2 포토 레지스트막(262)을 형성한다. 포토 레지스트 막(261, 262)을 형성하는 제2 마스크 공정에서는 하프톤 마스크(half-tone mask)를 사용하여, 제2 포토 레지스트막(262)이 상부보다 넓은 밑단을 포함하도록 형성한다. 한편, 본 실시예에서는 투명 도전층(240) 및 불투명 도전층(250)이 각각 ITO 및 몰리브데넘을 포함하는데, 이는 예시적인 것으로 투명 도전층(240) 및 불투명 도전층(250)의 재질이 이에 한정되는 것은 아니다.
도 5b를 참조하면, 불투명 도전층(250)에 대하여 제1 식각 공정을 수행하고, 이 후, 투명 도전층(240)에 대하여 제2 식각 공정을 수행한다. 여기서, 제1 식각 공정은 기체 플라즈마에 의한 반응을 이용한 건식 식각 공정으로서, 이를 통하여 제1 포토 레지스트막(261) 및 제2 포토 레지스트막(262) 하부에 각각 이들과 동일한 폭을 갖는 불투명 도전막(251) 및 불투명 하부 전극(252)을 형성한다. 또한, 제2 식각 공정은 특정 재질만을 부식시키는 성질의 에천트(etchant)를 이용한 습식 식각 공정으로서, 불투명 도전막(251) 및 불투명 하부 전극(252)의 하부에 각각 이들보다 작은 폭을 갖는 투명 도전막(241) 및 투명 하부 전극(242)을 형성한다. 습식 식각 공정에 의할 때에는 단면 방향으로의 부식도 진행되는데, 실제 제2 식각 공정에서는 단면 방향으로 미세하게 약 0.2㎛ 정도의 부식이 일어나게 된다.
한편, 제1 식각 공정을 습식 식각 공정으로 수행할 수도 있다. 제1 식각 공정을 습식 식각 공정으로 수행하는 경우에는 불투명 도전막(251) 및 불투명 하부 전극(252)이 제1 포토 레지스트막(261) 및 제2 포토 레지스트막(262) 하부에서 단면 방향으로 미세하게 부식이 일어난 형상으로 형성되어, 투명 도전막(241) 및 투명 하부 전극(242)과 대략 동일한 폭으로 형성되게 된다.
도 5c를 참조하면, 절연 기판(210)의 상부에서 액티브층(221)에 보론(boron) 등의 p+을 도핑하여 소스 영역(222) 및 드레인 영역(223)을 형성한다. 이 후, 애싱(ashing) 공정을 통해 제2 포토 레지스트막(262)의 밑단을 제거하여 제2 포토 레지스트막(262)의 하부에서 불투명 하부 전극(252)을 노출시킨다.
도 5d를 참조하면, 불투명 하부 전극(252)의 폭을 줄이기 위하여 불투명 도전층 재질에 대한 제3 식각 공정을 수행한다. 제3 식각 공정은 습식 식각 공정으로 수행되어, 불투명 도전막(251) 및 불투명 하부 전극(252)의 폭을 각각 제1 포토 레지스트막(261) 및 제2 포토 레지스트막(262)의 폭보다 작게 형성하게 된다. 이를 통하여, 도 5d에 도시한 바와 같이, 불투명 도전막(251)의 폭은 투명 도전막(241)의 폭과 대략 동일하게 형성할 수 있고, 불투명 하부 전극(252)의 폭은 투명 하부 전극(242)의 폭보다 작게 형성하여 화소의 개구율을 확보할 수 있게 된다.
제3 식각 공정 이후, 절연 기판(210)의 상부에서 p-를 저농도로 도핑하여 저농도 도핑 영역(225, 226)을 형성하고, 이에 따라 액티브층(221)의 중앙부에 채널 영역(224)이 형성된다.
이와 같이, 불투명 도전막(251) 및 투명 도전막(241)을 포함하는 박막 트랜지스터의 게이트 전극, 박막 트랜지스터의 액티브층(221) 및 불투명 하부 전극(252) 및 투명 하부 전극(242)을 포함하는 저장 커패시터의 하부 전극을 형성한 후에는 일반적인 공정에 따라 나머지 구성요소를 형성한다. 즉, 제1 층간 절연막, 저장 커패시터의 상부 전극, 제2 층간 절연막, 제1 내지 제3 컨택홀, 소스 전극 및 드레인 전극을 순차적으로 형성하여 박막 트랜지스터 및 저장 커패시터를 형성하고, 박막 트랜지스터 및 저장 커패시터를 덮도록 보호막 및 유기막을 적층한다. 보호막 및 유기막에는 비아홀을 형성한 후 상부에 화소 전극을 형성함으로써 어레이 기판을 완성하게 된다. 한편, 전술한 바와 같이, 보호막은 개구율 향상을 위하여 이를 형성하지 않을 수도 있다.
상기와 같은 공정을 통하여 게이트 배선 및 게이트 전극을 불투명 도전막(251) 및 투명 도전막(241)을 포함하는 이중막 형태로 형성할 수 있고, 저장 커패시터의 하부 전극 역시 불투명 하부 전극(252) 및 투명 하부 전극(242)을 포함하는 이중막 형태로 형성할 수 있어, 신호 지연 문제를 억제하고, 개구율을 향상시킴과 동시에 누설 전류를 감소시켜 화질을 개선할 수 있게 된다. 또한, 상기 공정에 의하면 불투명 도전막(251)과 투명 도전막(241), 및 불투명 하부 전극(252)과 투명 하부 전극(242)을 형성함에 있어서 마스크가 추가로 필요하지 않게 되어, 마스크 공정을 추가하지 않아 공정을 단순화할 수 있게 된다.
이상에서, 본 발명을 바람직한 실시예들을 통하여 설명하였지만, 본 발명이 이 실시예들에 한정되지는 않는다. 이와 같이 본 발명의 범위는 다음에 기재하는 특허청구범위의 기재에 의하여 결정되는 것으로, 특허청구범위의 개념과 범위를 벗어나지 않는 한 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
100, 101, 102: 어레이 기판
110, 210: 절연 기판 121, 121' 221: 액티브층
122, 222: 소스 영역 123, 223: 드레인 영역
124, 224: 채널 영역 125, 126, 225, 226: 저농도 도핑 영역
131, 230: 게이트 절연막 133: 제1 층간 절연막
135: 제2 층간 절연막 137: 보호막
139, 139' 유기막 141, 141' 게이트 배선
142, 251: 불투명 도전막 143, 241: 투명 도전막
151: 유지 전압선 152, 252: 불투명 하부 전극
153, 153' 242: 투명 하부 전극 161, 161' 상부 전극
162: 제3 컨택홀 171: 데이터 배선
172, 172' 소스 전극 173, 173' 드레인 전극
174, 174' 제1 컨택홀 175, 175' 제2 컨택홀
181: 화소 전극 182: 비아홀
220: 다결정 실리콘층 240: 투명 도전층
250: 불투명 도전층 261, 262: 포토 레지스트막

Claims (27)

  1. 채널 영역, 상기 채널 영역의 일측부에 위치하는 소스 영역 및 상기 채널 영역의 타측부에 위치하는 드레인 영역을 포함하는 액티브층;
    상기 채널 영역에 대응하여 위치한 게이트 전극;
    상기 액티브층과 상기 게이트 전극 사이에 위치한 게이트 절연막; 및
    커패시터를 포함하고,
    상기 게이트 전극은 투명 도전막 및 불투명 도전막을 포함하며,
    상기 투명 도전막은 상기 불투명 도전막보다 상기 채널 영역에 가깝게 위치하고,
    상기 커패시터는,
    투명 하부 전극;
    상기 투명 하부 전극, 상기 게이트 전극, 상기 액티브층 및 상기 게이트 절연막 상에 형성되어 유전막으로 사용되는 제1 절연막;
    상기 제1 절연막 상에 위치하는 제2 절연막;
    상기 제1 절연막과 상기 제2 절연막 사이에 위치하며 상기 투명 하부 전극에 대응하여 위치한 상부 전극; 및
    상기 제1 절연막과 상기 투명 하부 전극 사이에 위치하는 불투명 하부 전극을 포함하며,
    상기 제1 절연막 및 상기 제2 절연막에 형성된 제1 홀을 통해 상기 소스 영역에 연결되는 소스 전극;
    상기 제1 절연막 및 상기 제2 절연막에 형성된 제2 홀을 통해 상기 드레인 영역에 연결되고, 상기 제2 절연막에 형성된 제3 홀을 통해 상기 상부 전극에 연결되는 드레인 전극;
    상기 제2 절연막, 상기 소스 전극 및 상기 드레인 전극 상에 위치한 유기막; 그리고
    상기 유기막에 형성된 제4 홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 포함하고,
    상기 제4 홀은 상기 불투명 하부 전극에 대응하여 위치한, 어레이 기판.
  2. 제1항에 있어서,
    상기 투명 도전막과 상기 불투명 도전막은 직접 접촉하는, 어레이 기판.
  3. 제1항에 있어서,
    상기 투명 도전막은 ITO(Indium Tin Oxide)를 포함하고,
    상기 불투명 도전막은 몰리브데넘(molybdenum)을 포함하는, 어레이 기판.
  4. 제1항에 있어서,
    상기 투명 도전막 및 상기 불투명 도전막은 동일한 측부 식각면을 갖는, 어레이 기판.
  5. 제1항에 있어서,
    상기 액티브층은 다결정 실리콘을 포함하고,
    상기 채널 영역에는 N형 불순물을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 P형 불순물을 포함하는, 어레이 기판.
  6. 삭제
  7. 제1항에 있어서,
    상기 투명 하부 전극 및 상기 불투명 하부 전극은 각각 상기 투명 도전막 및 상기 불투명 도전막과 동일한 물질을 포함하는, 어레이 기판.
  8. 제1항에 있어서,
    상기 투명 하부 전극 및 상기 불투명 하부 전극은 각각 상기 투명 도전막 및 상기 불투명 도전막과 동일층에 위치하는, 어레이 기판.
  9. 제1항에 있어서,
    상기 상부 전극은 투명 도전성 물질을 포함하는, 어레이 기판.
  10. 제1항에 있어서,
    상기 투명 하부 전극의 폭은 상기 상부 전극의 폭보다 큰, 어레이 기판.
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    상기 제3 홀은 상기 제1 절연막 및 상기 상부 전극을 사이에 두고 상기 불투명 하부 전극에 대응하여 위치한, 어레이 기판.
  14. 삭제
  15. 제1항에 있어서,
    상기 제2 절연막 상에 위치하는, 상기 소스 전극 및 상기 드레인 전극과, 상기 유기막 사이에 위치한 보호막을 더 포함하는 어레이 기판.
  16. 삭제
  17. 삭제
  18. 기판 상에 액티브층, 절연층, 투명 도전층, 불투명 도전층 및 포토 레지스트층을 순차적으로 형성하고,
    상기 액티브층에 대응하여 위치하고 상기 액티브층보다 작은 폭을 갖는 제1 포토 레지스트막, 및 상기 제1 포토 레지스트막과 이격되어 위치하는 제2 포토 레지스트막을 형성하고,
    제1 식각 공정을 통해 상기 불투명 도전층을 식각하여 상기 제1 포토 레지스트막 및 상기 제2 포토 레지스트막의 하부에 각각 제1 불투명 도전막 및 제2 불투명 도전막을 형성하고,
    제2 식각 공정을 통해 상기 투명 도전층을 식각하여 상기 제1 불투명 도전막 및 상기 제2 불투명 도전막의 하부에 각각 제1 투명 도전막 및 제2 투명 도전막을 형성하고,
    애싱 공정을 통해 상기 제2 포토 레지스트막의 폭을 경감시킨 후, 제3 식각 공정을 통해 상기 제1 불투명 도전막 및 상기 제2 불투명 도전막의 폭을 상기 제1 포토 레지스트막 및 상기 제2 포토 레지스트막의 폭 이하로 형성하고,
    상기 제1 포토 레지스트막 및 상기 제2 포토레지스트막을 제거하는 단계를 포함하는, 어레이 기판의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 식각 공정 이후에 상기 액티브층의 양측부에 P+를 도핑하고, 상기 제1 포토 레지스트막 및 상기 제2 포토 레지스트막을 제거하는 단계 이후에 액티브층에 P-를 도핑하는, 어레이 기판의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 불투명 도전막 및 상기 제1 투명 도전막은 게이트 전극을 형성하고,
    상기 제2 불투명 도전막 및 상기 제2 투명 도전막은 커패시터의 하부 전극을 형성하는, 어레이 기판의 제조 방법.
  21. 제20항에 있어서,
    상기 제1 불투명 도전막 및 상기 제1 투명 도전막은 동일한 측부 식각면을 갖고,
    상기 제2 투명 도전막의 폭은 상기 제2 불투명 도전막의 폭보다 크게 형성되는, 어레이 기판의 제조 방법.
  22. 제18항에 있어서,
    상기 제1 식각 공정은 건식 식각 공정인, 어레이 기판의 제조 방법.
  23. 제18항에 있어서,
    상기 제1 식각 공정은 습식 식각 공정인, 어레이 기판의 제조 방법.
  24. 제18항에 있어서,
    상기 제2 식각 공정 및 상기 제3 식각 공정은 습식 식각 공정인, 어레이 기판의 제조 방법.
  25. 제18항에 있어서,
    상기 불투명 도전막은 상기 투명 도전막보다 낮은 전기적 저항을 갖는, 어레이 기판의 제조 방법.
  26. 제25항에 있어서,
    상기 불투명 도전막은 몰리브데넘을 포함하는, 어레이 기판의 제조 방법.
  27. 제25항에 있어서,
    상기 투명 도전막은 ITO를 포함하는, 어레이 기판의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101210146B1 (ko) * 2010-04-05 2012-12-07 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
CN103219341B (zh) * 2013-04-03 2016-08-31 北京京东方光电科技有限公司 一种阵列基板及制备方法、显示装置
KR102157762B1 (ko) * 2014-01-10 2020-09-21 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102193886B1 (ko) * 2014-11-12 2020-12-23 엘지디스플레이 주식회사 고 개구율 유기발광 다이오드 표시장치 및 그 제조 방법
CN110660813A (zh) * 2019-08-21 2020-01-07 福建华佳彩有限公司 一种oled面板及制作方法
JP7367414B2 (ja) * 2019-09-10 2023-10-24 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法および電子機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003712A (ko) 1997-06-26 1999-01-15 김영환 초고개구율 액정 표시 소자 및 그의 제조방법
JP3520396B2 (ja) * 1997-07-02 2004-04-19 セイコーエプソン株式会社 アクティブマトリクス基板と表示装置
KR100732877B1 (ko) 2001-08-21 2007-06-27 엘지.필립스 엘시디 주식회사 엑스레이 영상 감지소자 및 그의 제조 방법
KR100488948B1 (ko) 2001-12-26 2005-05-11 비오이 하이디스 테크놀로지 주식회사 디지털 엑스레이 검출기에 사용하는 박막트랜지스터어레이 제조방법
KR101086477B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
KR101119196B1 (ko) * 2005-02-16 2012-03-22 삼성전자주식회사 표시장치 및 이의 제조 방법
TWI275182B (en) * 2005-11-07 2007-03-01 Wintek Corp TFT array panel and method of manufacturing the same thereof
KR100754128B1 (ko) 2005-11-23 2007-08-30 삼성에스디아이 주식회사 액정표시장치 어레이 기판 및 그 제조방법
TWI334228B (en) * 2007-09-27 2010-12-01 Au Optronics Corp Array substrate for liquid crystal display and method for fabricating thereof

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