KR100488948B1 - 디지털 엑스레이 검출기에 사용하는 박막트랜지스터어레이 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 76
- 239000003990 capacitor Substances 0.000 claims abstract description 59
- 238000003860 storage Methods 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000002161 passivation Methods 0.000 claims abstract description 14
- 230000001681 protective effect Effects 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 239000004925 Acrylic resin Substances 0.000 claims description 6
- 229920000178 Acrylic resin Polymers 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 6
- 239000011368 organic material Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 239000010408 film Substances 0.000 abstract description 99
- 239000010409 thin film Substances 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14665—Imagers using a photoconductor layer
- H01L27/14676—X-ray, gamma-ray or corpuscular radiation imagers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- Power Engineering (AREA)
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- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Ceramic Engineering (AREA)
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- Toxicology (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 스토리지 커패시터의 용량을 증가시킬 수 있는 디지털 엑스레이 검출기에 사용하는 박막트랜지스터 어레이 제조방법에 관한 것으로, 패드영역과 TFT 영역 그리고 스토리지 커패시터 영역을 갖는 하부기판상에 정의한 후, 상기 TFT 영역에 제 1 마스크로 게이트 전극을 형성하는 단계와, 상기 스토리지 커패시터 영역에 제 2 마스크로 제 1 투명 금속막을 형성하는 단계와, 상기 결과물 상부에 게이트 절연막을 형성하고, 제 3 마스크로 에치 스톱층을 형성하는 단계와;
상기 TFT 영역에 제 4 마스크로 액티브층을 형성하는 단계와, 상기 제 1 투명 금속막이 노출되도록 제 5 마스크로 콘택홀을 형성하는 단계와, 상기 에치 스톱층이 소정부분 노출되도록 제 6 마스크로 소오스/드레인 전극을 형성함과 동시에 스토리지 커패시터 영역에 제 1 금속막을 형성하는 단계와, 상기 제 1 금속막상에 제 7 마스크로 제 2 투명 금속막을 형성함과 동시에 패드영역에 제 3 투명 금속막을 형성하는 단계와, 상기 결과물 상부에 보호막을 형성하고, 상기 소오스/드레인 전극이 노출되도록 제 8 마스크로 비아홀을 형성하는 단계와, 상기 비아홀을 통해 제 9 마스크로 상기 소오스/드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 디지털 엑스레이 검출기(Digital X-ray Detector)에 사용하는 박막트랜지스터 어레이 제조방법에 관한 것으로, 특히 스토리지 커패시터의 용량을 증가시킬 수 있는 디지털 엑스레이 검출기에 사용하는 박막트랜지스터 어레이 제조방법에 관한 것이다.
현재 의학용, 공학용 등으로 널리 사용되고 있는 X-ray 검사방법은 X-ray 감지필름을 사용하여 촬영하고, 그 결과를 알기 위하여 소정의 필름 인화단계를 거치게 된다.
그러나 근래에 들어서 TFT-LCD기술의 발달과 함께 TFT 어레이를 이용한 디지털 X-ray 검출기(이하 DXD라 칭함)가 연구/개발되었다. 상기 DXD는 TFT를 스위칭 소자로 사용하고 X-ray의 촬영 즉시 실시간으로 결과를 진단할 수 있는 장점이 있다.
한편, DXD의 경우 기존의 디스플레이용 TFT-LCD와 비교하여 검출기는 데이터 출력(readout)부의 오피-앰프(op-amp) 특성에 의해서 스위칭 소자인 TFT이 누설전류를 줄여 DXD의 오프(off)상태 전류의 레벨이 낮추어야 한다.
또한, 데이터 출력 신호(readout signal)의 노이즈(noise)를 작게 하기 위해서 액티브 영역(active area)내부의 로드 커패시터(load capacitor)값이 작아야하며, 작은 RC 지연을 구현하기 위해서 배선의 커패시터와 저항도 낮아야한다.
특히 S/N(Signal to Noise Ratio)를 증가시키기 위해서는 화소내의 스토리지 커패시터의 용량을 크게 하는 것이 중요하다. 더욱이 화소의 크기가 작아지는 고정세 TFT 어레이 패널의 경우에는 화소내의 스토리지 커패시터값을 크게 하는 것이 더욱 중요하다.
이하, 첨부된 도면을 참조하여 종래의 DXD에 사용하는 TFT 어레이 제조방법에 대하여 설명하기로 한다.
DXD에 사용하는 TFT 어레이는 상부 도전전극, 광도전막 그리고 하부기판으로 구성되며, 상기 하부기판은 TFT 영역, 스토리지 커패시터 영역 그리고 패드 영역을 갖는다.
여기서, 하부기판의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래의 DXD에 사용하는 TFT 어레이 하부기판 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 하부 절연기판 예컨대 유리기판(11)상에 게이트용 금속막을 증착하고, 제 1 마스크를 이용한 식각 공정으로 상기 게이트용 금속막을 패터닝하여 TFT 영역에 게이트 전극(12)을 형성한다.
도 1b에 도시한 바와 같이 상기 게이트 전극(12)을 포함한 전면에 게이트 절연막(13)을 형성하고, 상기 게이트 절연막(13)상에 비정질 실리콘층(14)과 에치 스토퍼층(15)을 증착한 후, 제 2 마스크를 이용한 식각공정을 통해 상기 에치 스토퍼층(15)을 선택적으로 제거하여 상기 TFT 영역 에치 스토퍼 패턴(15a)을 형성한다.
도 1c에 도시한 바와 같이 상기 에치 스토퍼 패턴(15a)을 포함한 게이트 절연막(13)상에 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(16)을 증착한 후, 제 3 마스크를 이용한 식각공정을 통해 상기 비정질 실리콘(14)과 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(16)을 제거하여 액티브층(17) 형성한다.
도면에는 도시하지 않았지만 외부 주변회로에서 ESD 방지회로를 구현하기 위해 상기 게이트 전극(12)과 후속 공정에서 형성될 소오스/드레인 전극과 연결되도록 제 4 마스크를 이용하여 콘택홀을 형성한다.
도 1d에 도시한 바와 같이 상기 결과물 상부에 소오스/드레인 전극용 금속막을 증착한 후, 제 5 마스크를 이용한 식각공정을 통해 상기 금속막을 선택적으로 식각하여 상기 스토리지 커패시터 영역에 공통라인(18a)을 형성함과 동시에 상기 에치 스토퍼 패턴(15a)이 소정부분 노출되도록 상기 금속막을 선택적으로 식각하여 소오스/드레인 전극(18b)을 형성한다.
도 1e에 도시한 바와 같이 상기 결과물 상부에 제 1 투명 금속막을 증착한 후, 제 6 마스크를 이용한 식각공정을 통해 상기 스토리지 커패시터 영역에 제 1 금속막(19a)을 형성함과 동시에 패드영역에 제 2 금속막(19b)을 형성한다.
도 1f에 도시한 바와 같이 상기 결과물 상부에 보호막(20)을 증착한 후, 제 7 마스크를 이용한 식각공정을 통해 상기 소오스/드레인 전극(18b)중 어느 하나가 노출되도록 비아홀(21)을 형성한다.
도 1g에 도시한 바와 같이 상기 비아홀(21)을 포함한 보호막(20)상에 제 2 투명 금속막을 증착한 후, 제 8 마스크를 이용한 식각공정을 통해 화소전극(22)을 형성한다.
이때, 상기 스토리지 커패시터 영역에 "A"와 같이 커패시터가 형성된다.
여기서, 상기와 같은 종래의 DXD에 사용하는 TFT 어레이 동작은 다음과 같다.
상기 광도전막은 입사되는 전자기파의 신호강도에 비례하여 내부적으로 전기신호 즉, 전자-정공쌍을 형성한다. 여기서, 상기 광도전막은 외부의 전자기판 신호 즉, X-ray를 전기적인 신호로 변환하는 역할을 한다.
X-ray에 의해서 형성된 전자-정공쌍은 광도전막 상부의 도전전극에 고압 직류전원에서 인가되는 전압에 의해 광도전막 하부에 위치한 화소전극에 전하의 형태로 모이게 되고, 외부에서 접지된 공통전극과 함께 형성된 스토리지 커패시터에 저장된다. 이때, 스토리지 커패시터에 저장된 전하는 외부에서 제어하는 TFT에 의해 외부의 영상처리 회로로 보내지고 X-ray 영상을 만들어 낸다.
그런데 DXD에서 약한 X-ray라도 이를 탐지하여 외부의 영상처리 회로로 보내기 위해서는 어레이 기판에서 발생하는 S/N비가 커야한다. 즉, 스토리지 커패시터의 용량이 커서 외부의 영상처리 회로로 보내는 전하의 양이 많아야 한다.
그러나 종래와 같은 DXD에 사용하는 TFT 어레이는 한 화소내에서 스토리지 커패시터의 용량을 늘리기에는 한계가 있다. 즉, 보호막(혹은 게이트 절연막)의 두께를 줄이거나 커패시터의 면적을 크게하여 스토리지 커패시터의 용량을 크게할 수 있는 있지만 스토리지 커패시터 전극간의 숏트(short)나 화소크기의 제한으로 인해 스토리지 커패시터의 용량을 늘리지 못하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 2중층으로 스토리지 커패시터를 형성함으로써 단위 화소내의 스토리지 커패시터 값을 증가시켜 검출기의 검출능력을 향상시킬 수 있는 DXD에 사용하는 TFT 어레이 제조방법를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 DXD에 사용하는 TFT 어레이 제조방법은 패드영역과 TFT 영역 그리고 스토리지 커패시터 영역을 갖는 하부기판상에 정의한 후, 상기 TFT 영역에 제 1 마스크로 게이트 전극을 형성하는 단계와, 상기 스토리지 커패시터 영역에 제 2 마스크로 제 1 투명 금속막을 형성하는 단계와, 상기 결과물 상부에 게이트 절연막을 형성하고, 제 3 마스크로 에치 스톱층을 형성하는 단계와, 상기 TFT 영역에 제 4 마스크로 액티브층을 형성하는 단계와, 상기 제 1 투명 금속막이 노출되도록 제 5 마스크로 콘택홀을 형성하는 단계와, 상기 에치 스톱층이 소정부분 노출되도록 제 6 마스크로 소오스/드레인 전극을 형성함과 동시에 스토리지 커패시터 영역에 제 1 금속막을 형성하는 단계와, 상기 제 1 금속막상에 제 7 마스크로 제 2 투명 금속막을 형성함과 동시에 패드영역에 제 3 투명 금속막을 형성하는 단계와, 상기 결과물 상부에 보호막을 형성하고, 상기 소오스/드레인 전극이 노출되도록 제 8 마스크로 비아홀을 형성하는 단계와, 상기 비아홀을 통해 제 9 마스크로 상기 소오스/드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
또한, 상기 제 1 투명 금속막, 게이트 절연막 그리고 제 1 금속막으로 제 1 스토리지 커패시터가 완성되고, 상기 제 2 투명전도막, 보호막 그리고 화소전극으로 제 2 스토리지 커패시터가 완성되는 것이 바람직하다.
삭제
또한, 상기 게이트 절연막과 보호막은 유전체막인 것이 바람직하다.
또한, 상기 게이트 절연막과 보호막은 SiNx, SiON, SiOx 및 아크릴 레진 및 유기물 중 어느 하나 혹은 이들의 복합층인 것이 바람직하다.
또한, 상기 제 1, 제 2 투명 금속막과 화소전극은 ITO, IZO 및 투명한 실리사이드층 중 어느 하나인 것이 바람직하다.
한편, 본 발명의 DXD에 사용하는 TFT 어레이 패널 제조방법은 패드영역과 TFT 영역 그리고 스토리지 커패시터 영역을 갖는 하부기판을 제공한다. 이어, 제 1 마스크(미도시)를 이용하여 상기 기판의 TFT 영역에 게이트 전극을 형성하는 단계와, 상기 스토리지 커패시터 영역에 제 2 마스크로 제 1 투명 금속막을 형성하는 단계와, 상기 결과물 상부에 게이트 절연막을 형성하고, 제 3 마스크로 에치 스톱층을 형성하는 단계와, 상기 TFT 영역에 제 4 마스크로 액티브층을 형성하는 단계와, 상기 제 1 투명 금속막이 노출되도록 제 5 마스크로 콘택홀을 형성하는 단계와, 상기 에치 스톱층이 소정부분 노출되도록 제 6 마스크로 소오스/드레인 전극을 형성함과 동시에 스토리지 커패시터 영역에 제 1 금속막을 형성하는 단계와, 상기 결과물 상부에 보호막을 형성하고, 상기 소오스/드레인 전극이 노출되도록 제 7 마스크로 비아홀을 형성하는 단계와, 상기 비아홀을 통해 제 8 마스크로 상기 소오스/드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
또한, 상기 제 1 투명 금속막, 게이트 절연막 그리고 제 1 금속막으로 제 1 스토리지 커패시터를 완성하고, 상기 제 1 금속막, 보호막 그리고 화소전극으로 제 2 스토리지 커패시터를 완성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 DXD에 사용하는 TFT 어레이 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 DXD에 사용하는 TFT 어레이 하부기판의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 패드영역과 TFT 영역 그리고 스토리지 커패시터 영역을 갖는 하부 절연기판(101)을 제공한다. 여기서, 하부 절연기판(101)으로는 유리기판을 이용한다. 이어, 상기 절연기판(101) 상에 게이트용 금속막을 증착하고, 제 1 마스크(미도시)에 의해 상기 게이트용 금속막을 패터닝하여 TFT 영역에 게이트 전극(102)을 형성한다.
그런다음, 도 2b에 도시한 바와 같이, 상기 게이트 전극(102)을 포함한 전면에 제 1 투명 금속막(미도시)을 증착한 후, 제 2 마스크(미도시)를 이용한 식각공정을 통해 상기 스토리지 캐패시터 영역에 제 1 투명 금속막 패턴(103)을 형성한다. 이때, 상기 제 1 투명 금속막(103)의 재질로는 ITO, IZO 및 투명한 실리사이드층 중 어느 하나를 이용한다.
이후, 도 2c에 도시한 바와 같이, 상기 결과물 상부에 게이트 절연막(104)을 형성하고, 상기 게이트 절연막(104)상에 비정질 실리콘층(105)과 에치 스토퍼용 절연층(미도시)을 차례로 증착한 후, 제 3 마스크를 이용한 식각공정을 통해 상기 에치 스토퍼용 절연층을 선택적으로 제거하여 상기 TFT 영역 에치 스토퍼층(106a)을 형성한다. 이때, 상기 게이트 절연막(104)의 재질로는 SiNx, SiON, SiOx, 아크릴 레진 및 BCB 등 유기물 중 어느 하나 혹은 이들의 복합층으로 사용한다.
이어, 도 2d에 도시한 바와 같이 상기 에치 스토퍼층(106a)을 포함한 게이트 절연막(104) 상에 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(107)을 증착한 후, 제 4 마스크를 이용한 식각공정을 통해 상기 비정질 실리콘(105)과 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(107)을 제거하여 액티브층(108) 형성한다.
도 2e에 도시한 바와 같이 제 5 마스크 공정을 이용한 식각공정을 통해 상기 제 1 투명 금속막(103)이 소정부분 노출되도록 콘택홀(109)을 형성한다.
도 2f에 도시한 바와 같이 상기 결과물 상부에 소오스/드레인 전극용 금속막을 증착한 후, 제 6 마스크를 이용한 식각공정을 통해 상기 금속막을 선택적으로 식각하여 상기 스토리지 커패시터 영역에 공통라인(110a)을 형성함과 동시에 상기 에치 스토퍼 패턴(106a)이 소정부분 노출되도록 상기 금속막을 선택적으로 식각하여 소오스/드레인 전극(110b)을 형성한다.
여기서, 상기 소오스/드레인 전극(110b)은 상기 콘택홀(109)을 통해 상기 제 1 투명 전도막(103)과 연결된다. 즉, 외부 주변회로에 ESD 방지회로를 구현하기 위함이다.
도 2g에 도시한 바와 같이 상기 결과물 상부에 제 2 투명 금속막을 증착한 후, 제 7 마스크를 이용한 식각공정을 통해 상기 스토리지 커패시터 영역에 제 1 금속막(111a)을 형성함과 동시에 패드영역에 제 2 금속막(111b)을 형성한다. 이때, 상기 제 1, 제 2 금속막(111a)(111b)은 ITO, IZO 및 투명한 실리사이드층 중 어느 하나를 이용한다.
도 2h에 도시한 바와 같이 상기 결과물 상부에 보호막(112)을 증착한 후, 제 8 마스크를 이용한 식각공정을 통해 상기 소오스/드레인 전극(110b)중 어느 하나가 노출되도록 비아홀(113)을 형성한다. 이때, 상기 보호막(112)은 SiNx, SiON, SiOx, 아크릴 레진 및 BCB 등의 유기물 중 어느 하나 혹은 이들의 복합층을 이용한다.
도 2i에 도시한 바와 같이 상기 비아홀(113)을 포함한 보호막(112)상에 제 3 투명 금속막을 증착한 후, 제 9 마스크를 이용한 식각공정을 통해 화소전극(114)을 형성한다. 이때, 상기 화소전극(114)은 ITO, IZO 및 투명한 실리사이드층 중 어느 하나를 이용한다.
즉, 상기 제 1 투명 금속막(103), 게이트 절연막(104) 그리고 공통라인(110a)으로 제 1 스토리지 커패시터(115)를 완성하고, 상기 제 1 금속막(111a), 보호막(112) 그리고 화소전극(114)으로 제 2 스토리지 커패시터(116)를 완성한다. 이때, 상기 게이트 절연막(104)과 보호막(112)은 유전체막으로 사용된다.
도 3a 내지 도 3h는 본 발명의 다른 실시예에 따른 DXD에 사용하는 TFT 어레이 하부기판의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이 하부 절연기판 예컨대 유리기판(101)상에 게이트용 금속막을 증착하고, 제 1 마스크를 이용한 식각 공정으로 상기 게이트용 금속막을 패터닝하여 TFT 영역에 게이트 전극(102)을 형성한다.
도 3b에 도시한 바와 같이 상기 게이트 전극(102)을 포함한 전면에 제 1 투명 금속막(103)을 증착한 후, 제 2 마스크를 이용한 식각공정을 통해 상기 제 1 투명 금속막(103)을 패터닝한다. 이때, 상기 제 1 투명 금속막(103)은 ITO, IZO 및 투명한 실리사이드층 중 어느 하나를 이용한다.
도 3c에 도시한 바와 같이 상기 결과물 상부에 게이트 절연막(104)을 형성하고, 상기 게이트 절연막(104)상에 비정질 실리콘층(105)과 에치 스토퍼층(106)을 증착한 후, 제 3 마스크를 이용한 식각공정을 통해 상기 에치 스토퍼층(106)을 선택적으로 제거하여 상기 TFT 영역 에치 스토퍼 패턴(106a)을 형성한다. 이때, 상기 게이트 절연막(104)은 SiNx, SiON, SiOx, 아크릴 레진 및 BCB 등의 유기물 중 어느 하나 혹은 이들의 복합층을 사용한다.
도 3d에 도시한 바와 같이 상기 에치 스토퍼 패턴(106a)을 포함한 게이트 절연막(104)상에 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(107)을 증착한 후, 제 4 마스크를 이용한 식각공정을 통해 상기 비정질 실리콘(105)과 n+ 비정질 실리콘층이나 미세 결정질 실리콘층(107)을 제거하여 액티브층(108) 형성한다.
도 3e에 도시한 바와 같이 제 5 마스크 공정을 이용한 식각공정을 통해 상기 제 1 투명 금속막(103)이 소정부분 노출되도록 콘택홀(109)을 형성한다.
도 3f에 도시한 바와 같이 상기 결과물 상부에 소오스/드레인 전극용 금속막을 증착한 후, 제 6 마스크를 이용한 식각공정을 통해 상기 소오스/드레인 전극용 금속막을 선택적으로 식각하여 상기 스토리지 커패시터 영역에 공통라인(110a)을 형성함과 동시에 상기 에치 스토퍼 패턴(106a)이 소정부분 노출되도록 상기 금속막을 선택적으로 식각하여 소오스/드레인 전극(110b)을 형성한다. 여기서, 상기 공통라인(110a)은 후 공정에서 스토리지 커패시퍼를 2중층으로 형성하기 때문에 원하는 커패시터 용량 및 개구부를 확보할 수 있기 때문에 불투명 금속막을 사용할 수 있다.
또한, 상기 소오스/드레인 전극(110b)은 상기 콘택홀(109)을 통해 상기 제 1 투명 전도막(103)과 연결된다. 즉, 외부 주변회로에 ESD 방지회로를 구현하기 위함이다.
도 3g에 도시한 바와 같이 상기 결과물 상부에 보호막(112)을 증착한 후, 제 7 마스크를 이용한 식각공정을 통해 상기 소오스/드레인 전극(110b)중 어느 하나가 노출되도록 비아홀(113)을 형성한다. 이때, 상기 보호막(112)은 SiNx, SiON, SiOx, 아크릴 레진 및 BCB 등의 유기물 중 어느 하나 혹은 이들의 복합층을 사용한다.
도 3h에 도시한 바와 같이 상기 비아홀(113)을 포함한 보호막(112)상에 제 3 투명 금속막을 증착한 후, 제 8 마스크를 이용한 식각공정을 통해 화소전극(114)을 형성한다. 이때, 상기 화소전극(114)은 ITO, IZO 및 투명한 실리사이드층 중 어느 하나를 이용한다.
즉, 상기 제 1 투명 금속막(103), 게이트 절연막(104) 그리고 공통라인(110a)으로 제 1 스토리지 커패시터(115)를 완성하고, 상기 제 1 금속막(111a), 보호막(112) 그리고 화소전극(114)으로 제 2 스토리지 커패시터(116)를 완성한다. 이때, 상기 게이트 절연막(104)과 보호막(112)은 유전체막으로 사용된다.
이상에서 설명한 바와 같이 본 발명의 DXD에 사용하는 TFT 어레이 제조방법에 의하면, 게이트 절연막에 의한 커패시터와 보호막에 의한 커패시터의 2중층으로 스토리지 커패시터가 형성되어 한 화소내의 스토리지 커패시터 용량을 늘릴 수 있다.
따라서, 화소에 저장되는 전하의 양을 증가시킬 수 있어 노이즈 대비 신호의 비를 크게 할 수 있으므로 우수한 특성을 갖는 DXD을 제작할 수 있는 효과가 있다.
도 1a 내지 도 1g는 종래의 DXD에 사용하는 TFT 어레이 하부기판 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 DXD에 사용하는 TFT 어레이 하부기판의 제조방법을 나타낸 공정 단면도
도 3a 내지 도 3h는 본 발명의 다른 실시예에 따른 DXD에 사용하는 TFT 어레이 하부기판의 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 : 기판 102 : 게이트 전극
103 : 제 1 투명 금속막 104 : 게이트 절연막
105 : 비정질 실리콘 106 : 에치 스톱층
107 : n+ 비정질 실리콘 108 : 액티브층
109 : 콘택홀 110a : 공통라인
110b: 소오스/드레인 전극 111a : 제 1 금속막
111b : 제 2 금속막 112 : 보호막
113 : 비아홀 114 : 화소전극
115 : 제 1 스토리지 커패시터 116 : 제 2 스토리지 커패시터
Claims (8)
- 패드영역과 TFT 영역 그리고 스토리지 커패시터 영역을 갖는 하부기판상에 정의한 후, 상기 TFT 영역에 제 1 마스크로 게이트 전극을 형성하는 단계와;상기 스토리지 커패시터 영역에 제 2 마스크로 제 1 투명 금속막을 형성하는 단계와;상기 결과물 상부에 게이트 절연막을 형성하고, 제 3 마스크로 에치 스톱층을 형성하는 단계와;상기 TFT 영역에 제 4 마스크로 액티브층을 형성하는 단계와;상기 제 1 투명 금속막이 노출되도록 제 5 마스크로 콘택홀을 형성하는 단계와;상기 에치 스톱층이 소정부분 노출되도록 제 6 마스크로 소오스/드레인 전극을 형성함과 동시에 스토리지 커패시터 영역에 제 1 금속막을 형성하는 단계와;상기 제 1 금속막상에 제 7 마스크로 제 2 투명 금속막을 형성함과 동시에 패드영역에 제 3 투명 금속막을 형성하는 단계와;상기 결과물 상부에 보호막을 형성하고, 상기 소오스/드레인 전극이 노출되도록 제 8 마스크로 비아홀을 형성하는 단계와;상기 비아홀을 통해 제 9 마스크로 상기 소오스/드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 DXD에 사용하는 TFT 어레이 제조방법.
- 삭제
- 제 1 항에 있어서,상기 제 1 투명 금속막, 게이트 절연막 그리고 제 1금속막으로 제 1 스토리지 커패시터가 완성되고, 상기 제 2 투명전도막, 보호막 그리고 화소전극으로 제 2 스토리지 커패시터가 완성되는 것을 특징으로 하는 DXD에 사용하는 TFT 어레이 제조방법.
- 제 1 항에 있어서,상기 게이트 절연막과 보호막의 재질로는 유전체막을 이용하는 것을 특징으로 하는 DXD에 사용하는 TFT 어레이 제조방법.
- 제 1 항에 있어서,상기 게이트 절연막과 보호막의 재질로는 SiNx, SiON, SiOx, 아크릴 레진 및 유기물 중 어느 하나 혹은 이들의 복합층을 이용하는 것을 특징으로 하는 DXD에 사용하는 TFT 어레이 제조방법.
- 제 1 항에 있어서,상기 제 1, 제 2 투명 금속막과 화소전극은 ITO, IZO 및 투명한 실리사이드층 중 어느 하나를 이용하는 것을 특징으로 하는 DXD에 사용하는 TFT 어레이 제조방법.
- 패드영역과 TFT 영역 그리고 스토리지 커패시터 영역을 갖는 하부기판상에 정의한 후, 상기 TFT 영역에 제 1 마스크로 게이트 전극을 형성하는 단계와;상기 스토리지 커패시터 영역에 제 2 마스크로 제 1 투명 금속막을 형성하는 단계와;상기 결과물 상부에 게이트 절연막을 형성하고, 제 3 마스크로 에치 스톱층을 형성하는 단계와;상기 TFT 영역에 제 4 마스크로 액티브층을 형성하는 단계와;상기 제 1 투명 금속막이 노출되도록 제 5 마스크로 콘택홀을 형성하는 단계와;상기 에치 스톱층이 소정부분 노출되도록 제 6 마스크로 소오스/드레인 전극을 형성함과 동시에 스토리지 커패시터 영역에 제 1 금속막을 형성하는 단계와;상기 결과물 상부에 보호막을 형성하고, 상기 소오스/드레인 전극이 노출되도록 제 7 마스크로 비아홀을 형성하는 단계와;상기 비아홀을 통해 제 8 마스크로 상기 소오스/드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 DXD에 사용하는 TFT 어레이 제조방법.
- 제 7 항에 있어서,상기 제 1 투명 금속막, 게이트 절연막 그리고 제 1 금속막으로 제 1 스토리지 커패시터를 완성하고, 상기 제 1 금속막, 보호막 그리고 화소전극으로 제 2 스토리지 커패시터를 완성하는 것을 특징으로 하는 DXD에 사용하는 TFT 어레이 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085065A KR100488948B1 (ko) | 2001-12-26 | 2001-12-26 | 디지털 엑스레이 검출기에 사용하는 박막트랜지스터어레이 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085065A KR100488948B1 (ko) | 2001-12-26 | 2001-12-26 | 디지털 엑스레이 검출기에 사용하는 박막트랜지스터어레이 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030055502A KR20030055502A (ko) | 2003-07-04 |
| KR100488948B1 true KR100488948B1 (ko) | 2005-05-11 |
Family
ID=32213414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0085065A KR100488948B1 (ko) | 2001-12-26 | 2001-12-26 | 디지털 엑스레이 검출기에 사용하는 박막트랜지스터어레이 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100488948B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101073403B1 (ko) * | 2004-09-09 | 2011-10-17 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR101749265B1 (ko) | 2010-04-30 | 2017-06-21 | 삼성디스플레이 주식회사 | 어레이 기판 및 그 제조 방법 |
-
2001
- 2001-12-26 KR KR10-2001-0085065A patent/KR100488948B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030055502A (ko) | 2003-07-04 |
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