TWI424531B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法。
近年來，平面顯示器如液晶顯示裝置、電致發光(EL)顯示裝置等引人注目。
作為這種平面顯示器的驅動方式，存在有無源矩陣方式和有源矩陣方式。與無源矩陣方式相比，有源矩陣方式具有優點，即可以實現低耗電量化、高精細化、基體的大型化等。
此外，通過採用有源矩陣方式，可以將像素TFT和用來驅動該像素TFT的驅動電路形成在相同的基體上。注意，TFT是指薄膜電晶體。
在此，與只使用n型薄膜電晶體(NTFT)及p型薄膜電晶體(PTFT)中的任何一方形成電路的情況相比，在使用n型薄膜電晶體及p型薄膜電晶體中的雙方形成電路的情況下具有更優良的特性(低耗電量、高速回應等)。
例如，專利文獻1公開通過採用離子注入法進行雜質摻雜形成n型薄膜電晶體及p型薄膜電晶體的方法。
[專利文獻1]日本專利申請公開H6-37313號公報
通過離子注入法的雜質摻雜是指以高電壓使離子化的雜質(摻雜劑)加速並注入到半導體中的方法。
因此，由於在採用離子注入法的情況下半導體層的源 區域及汲區域受到離子注入所引起的損壞，所以電阻值升高。且當半導體層的源區域及汲區域的電阻值升高時，TFT的工作延遲。或者，TFT不工作。
於是，為了通過恢復該損壞使源區域及汲區域低電阻化，需要進行退火。但是，當進行退火處理時具有如下傾向，即在每個TFT中半導體層的溝道形成區域的晶性不規則地變化。
這是因為如下緣故：當溝道形成區域的晶性低時，因如退火的高溫加熱處理而溝道形成區域無秩序地晶化(特別是，當將非晶半導體用於溝道形成區域時，這種傾向很強)。因此，由於退火而在每個TFT中產生電特性的不均勻。
此外，因進行退火而引起製造步驟數量的增加及製造步驟期間的長期化等。
另外，在需要如退火的高溫加熱處理的TFT技術中，不能將TFT直接形成在耐熱性低的基體(例如，由樹脂材料構成的基體)上。
此外，離子注入法容易受到起因於裝置的離子注入量的不均勻的影響。作為起因於裝置的離子注入量的不均勻，存在有如下例子：因燈絲的退化的製造批量之間的離子注入量的不均勻；因處理室內的污染(隨著反覆處理，摻雜劑本身成為碎屑而附著到處理室的內壁、電極等)的基體面內的離子注入量的不均勻等。
另一方面，作為離子注入法的代替方法，存在有熱擴 散法。
熱擴散法是指如下方法：使用耐熱性材料(氧化矽等)形成掩模，在包含賦予導電性的雜質元素的氣氛中進行高溫加熱處理(800℃以上)，然後去除耐熱性的掩模。
從而，因為熱擴散法以比離子注入法高的溫度進行加熱處理，所以不能解決離子注入法所具有的問題。
此外，離子注入法需要用來分別摻雜n型摻雜劑和p型摻雜劑的掩模。
熱擴散法需要將用來選擇性地擴散n型摻雜劑的耐熱性掩模和用來擴散p型摻雜劑的耐熱性掩模成為不同。
再者，在熱擴散法中使用不能耐800℃以上的處理的掩模(抗蝕劑等)，以形成可耐800℃以上的處理的掩模。因此，發生製造步驟數量的增加和製造步驟期間的長期化的問題。
本發明的目的如下：當製造具有n型薄膜電晶體和p型薄膜電晶體的半導體裝置時，減少TFT的不均勻。此外，本發明的目的還在於掩模數量的縮減、製造步驟數量的減少、以及製造步驟期間的縮短。
將n型薄膜電晶體及p型薄膜電晶體中的任何一方用作第一薄膜電晶體。將所述n型薄膜電晶體及所述p型薄膜電晶體中的任何另一方用作第二薄膜電晶體。所述第一及第二薄膜電晶體具有反交錯結構。
反交錯結構是指如下結構：包括具有溝道形成區域、源區域和汲區域的半導體層，在所述溝道形成區域下通過閘絕緣膜形成有閘電極，並且在所述源區域及汲區域上形成有佈線。此外，所述溝道形成區域配置在源區域和汲區域之間。
而且，本發明的半導體裝置的特徵在於將n型及p型雙方的薄膜電晶體的半導體層的結構成為具有按順序層疊有無摻雜半導體層和摻雜半導體層的部分的結構。
在本說明書中，無摻雜半導體層是指蝕刻無摻雜半導體膜並將它加工為所希望的形狀的層。摻雜半導體層是指蝕刻摻雜半導體膜並將它加工為所希望的形狀的層。
無摻雜半導體膜是指不將包含對半導體賦予導電性的雜質元素的氣體用作成膜氣體而形成的半導體膜。另一方面，摻雜半導體膜是指將包含對半導體賦予導電性的雜質元素的氣體用作成膜氣體而形成的半導體膜。
對半導體賦予導電性的雜質元素是施體元素(磷、砷等)或受體元素(硼等)。當形成n型薄膜電晶體的摻雜半導體膜時，將包含施體元素的氣體用作成膜氣體。此外，使用包含受體元素的氣體形成p型薄膜電晶體的摻雜半導體膜。
本發明是一種在形成第一薄膜電晶體的島狀半導體層之後形成第二薄膜電晶體的島狀半導體層的半導體裝置的製造方法，其中當形成所述第二薄膜電晶體的島狀半導體層之際，將與所述第二薄膜電晶體的島狀半導體層接觸的 閘絕緣膜兼用作所述第一薄膜電晶體的島狀半導體層的保護膜(蝕刻停止膜)。
所述島狀半導體層具有按順序層疊無摻雜半導體層和摻雜半導體層的結構。
而且，本發明是一種半導體裝置的製造方法，其中在形成所述第二薄膜電晶體的島狀半導體層之後去除所述第一薄膜電晶體的島狀半導體層上的所述保護膜(所述蝕刻停止膜)。
再者，本發明是一種半導體裝置的製造方法，其中在去除所述保護膜之後，通過形成佈線並將所述佈線用作掩模來去除所述摻雜半導體層的一部分，形成具有溝道形成區域、源區域、及汲區域的半導體層。
此外，本發明是一種半導體裝置的製造方法，其中連續形成閘絕緣膜、無摻雜半導體膜、及摻雜半導體膜。
膜的連續形成是指如下步驟：在相同的裝置內不將基體暴露於大氣氣氛，而將多個膜連續層疊在基體上。也就是說，在相同的裝置內連續層疊多個膜之際，不將所有的所述多個膜暴露於大氣氣氛，而連續層疊所述多個膜。
本發明的半導體裝置包括：第一薄膜電晶體，該第一薄膜電晶體包括形成在第一閘電極上的第一閘絕緣膜、及具有按順序層疊形成在所述第一閘絕緣膜上的第一無摻雜半導體層和n型及p型中的任何一方的第一摻雜半導體層的結構的半導體層；以及第二薄膜電晶體，該第二薄膜電晶體包括形成在第二閘電極上的第二閘絕緣膜、及具有按 順序層疊形成在所述第二絕緣膜上的第二無摻雜半導體層和n型及p型中的任何另一方的第二摻雜半導體層的結構的半導體層，其中所述第一閘絕緣膜的膜厚度和所述第二閘絕緣膜的膜厚度不同。
本發明是一種半導體裝置，其中所述第一及第二薄膜電晶體是溝道蝕刻型。
溝道蝕刻型是指一種反交錯結構的薄膜電晶體，並且通過如下方法形成：通過在層疊無摻雜半導體層和摻雜半導體層的半導體層上形成佈線，且將所述佈線用作掩模來去除所述摻雜半導體層的一部分(與溝道形成區域重疊的部分)。
由於通過所述去除，成為溝道形成區域的無摻雜半導體層多少被去除，因此通過這種方法形成的薄膜電晶體稱為溝道蝕刻型薄膜電晶體。
本發明的半導體裝置包括：第一薄膜電晶體，該第一薄膜電晶體包括形成在第一閘電極上的第一閘絕緣膜、及具有按順序層疊形成在所述第一閘絕緣膜上的第一無摻雜半導體層和n型及p型中的任何一方的第一摻雜半導體層的結構的半導體層；以及第二薄膜電晶體，該第二薄膜電晶體包括形成在第二閘電極上的所述第一閘絕緣膜、形成在所述第一閘絕緣膜上的第二閘絕緣膜、及具有按順序層疊形成在所述第二閘絕緣膜上的第二無摻雜半導體層和n型及p型中的任何另一方的第二摻雜半導體層的結構的半導體層。
本發明的半導體裝置包括：第一薄膜電晶體，該第一薄膜電晶體包括形成在第一閘電極上的第一閘絕緣膜、及具有按順序層疊形成在所述第一閘絕緣膜上的第一無摻雜半導體層和n型及p型中的任何一方的第一摻雜半導體層的結構的半導體層；第二薄膜電晶體，該第二薄膜電晶體包括形成在第二閘電極上的第二閘絕緣膜、及具有按順序層疊形成在所述第二閘絕緣膜上的第二無摻雜半導體層和n型及p型中的任何另一方的第二摻雜半導體層的結構的半導體層；第三薄膜電晶體，該第三薄膜電晶體包括形成在第三閘電極上的所述第一閘絕緣膜、及具有按順序層疊形成在所述第一閘絕緣膜上的第三無摻雜半導體層和n型及p型中的任何一方的第三摻雜半導體層的結構的半導體層；以及儲存電容器，該儲存電容器包括形成在下部電極上的所述第二閘絕緣膜、及具有按順序層疊形成在所述第二閘絕緣膜上的第四無摻雜半導體層和n型及p型中的任何另一方的第四摻雜半導體層的結構的半導體層。
本發明是一種半導體裝置，其中所述第二閘絕緣膜的膜厚度比所述第一閘絕緣膜的膜厚度薄。
本發明是一種半導體裝置，其中所述n型及p型中的任何一方是n型，而所述n型及p型中的任何另一方是p型。
本發明是一種半導體裝置，其中所述第三薄膜電晶體和所述儲存電容器電連接。
本發明的半導體裝置包括電連接到周邊電路部的像素 部，所述周邊電路部配置有所述第一及第二薄膜電晶體，所述像素部配置有所述第三薄膜電晶體及所述儲存電容器，所述第二閘絕緣膜的膜厚度比所述第一閘絕緣膜的膜厚度薄，所述n型及p型中的任何一方是n型，所述n型及p型中的任何另一方是p型，並且所述第三薄膜電晶體和所述儲存電容器電連接。
本發明的半導體裝置包括：第一薄膜電晶體，該第一薄膜電晶體包括形成在第一閘電極上的第一閘絕緣膜、及具有按順序層疊形成在所述第一閘絕緣膜上的第一無摻雜半導體層和n型及p型中的任何一方的第一摻雜半導體層的結構的半導體層；第二薄膜電晶體，該第二薄膜電晶體包括形成在第二閘電極上的所述第一閘絕緣膜、形成在所述第一閘絕緣膜上的第二閘絕緣膜、及具有按順序層疊形成在所述第二閘絕緣膜上的第二無摻雜半導體層和n型及p型中的任何另一方的第二摻雜半導體層的結構的半導體層；第三薄膜電晶體，該第三薄膜電晶體包括形成在第三閘電極上的所述第一閘絕緣膜、形成在所述第一閘絕緣膜上的第二閘絕緣膜、及具有按順序層疊形成在所述第二閘絕緣膜上的第三無摻雜半導體層和n型及p型中的任何另一方的第三摻雜半導體層的結構的半導體層；以及儲存電容器，該儲存電容器包括形成在下部電極上的所述第一閘絕緣膜、及具有按順序層疊形成在所述第一閘絕緣膜上的第四無摻雜半導體層和n型及p型中的任何一方的第四摻雜半導體層的結構的半導體層。
本發明是一種半導體裝置，其中所述n型及p型中的任何一方是p型，而所述n型及p型中的任何另一方是n型。
本發明是一種半導體裝置，其中所述第三薄膜電晶體和所述儲存電容器電連接。
本發明的半導體裝置包括電連接到周邊電路部的像素部，所述周邊電路部配置有所述第一及第二薄膜電晶體，所述像素部配置有所述第三薄膜電晶體及所述儲存電容器，所述n型及p型中的任何一方是p型，所述n型及p型中的任何另一方是n型，且所述第三薄膜電晶體和所述儲存電容器電連接。
本發明是一種半導體裝置，其中所述第一至第三薄膜電晶體是溝道蝕刻型。
本發明的半導體裝置的製造方法包括如下步驟：在基體上形成第一及第二閘電極；在所述第一及第二閘電極上按順序形成第一閘絕緣膜、第一無摻雜半導體膜、以及n型及p型中的任何一方的第一摻雜半導體膜；去除形成在所述第二閘電極上的所述第一無摻雜半導體膜和所述第一摻雜半導體膜；去除形成在所述第二閘電極上的所述第一閘絕緣膜；在形成在所述第一閘電極上的所述第一摻雜半導體膜和所述第二閘電極之上按順序形成第二閘絕緣膜、第二無摻雜半導體膜、以及n型及p型中的任何另一方的第二摻雜半導體膜；去除形成在所述第一閘電極上的所述第二無摻雜半導體膜和所述第二摻雜半導體膜；去除所述 第二閘絕緣膜；在所述第一及第二摻雜半導體膜上形成佈線；以及將所述佈線用作掩模來去除所述第一摻雜半導體膜的一部分及所述第二摻雜半導體膜的一部分。
本發明的半導體裝置的製造方法包括如下步驟：在基體上形成第一及第二閘電極；在所述第一及第二閘電極上按順序形成第一閘絕緣膜、第一無摻雜半導體膜、以及n型及p型中的任何一方的第一摻雜半導體膜；去除形成在所述第二閘電極上的所述第一無摻雜半導體膜和所述第一摻雜半導體膜；在形成在所述第一閘電極上的所述第一摻雜半導體膜和形成在所述第二閘電極上的所述第一閘絕緣膜上按順序形成第二閘絕緣膜、第二無摻雜半導體膜、以及n型及p型中的任何另一方的第二摻雜半導體膜；去除形成在所述第一閘電極上的所述第二無摻雜半導體膜和所述第二摻雜半導體膜；去除所述第二閘絕緣膜；在所述第一及第二摻雜半導體膜上形成佈線；以及將所述佈線用作掩模來去除所述第一摻雜半導體膜的一部分及所述第二摻雜半導體膜的一部分。
本發明的半導體裝置的製造方法包括如下步驟：在基體上形成第一及第二閘電極；在所述第一及第二閘電極上按順序形成第一閘絕緣膜、第一無摻雜半導體膜、n型及p型中的任何一方的第一摻雜半導體膜；去除形成在所述第二閘電極上的所述第一無摻雜半導體膜和所述第一摻雜半導體膜；去除形成在所述第二閘電極上的所述第一閘絕緣膜；在形成在所述第一閘電極上的所述第一摻雜半導體 膜和所述第二閘電極上按順序形成第二閘絕緣膜、第二無摻雜半導體膜、以及n型及p型中的任何另一方的第二摻雜半導體膜；在將所述第二閘絕緣膜用作蝕刻停止膜來去除形成在所述第一閘電極上的所述第二無摻雜半導體膜和所述第二摻雜半導體膜之後，去除所述第二閘絕緣膜；在所述第一及第二摻雜半導體膜上形成佈線；以及將所述佈線用作掩模來去除所述第一摻雜半導體膜的一部分及所述第二摻雜半導體膜的一部分。
本發明的半導體裝置的製造方法包括如下步驟：在基體上形成第一及第二閘電極；在所述第一及第二閘電極上按順序形成第一閘絕緣膜、第一無摻雜半導體膜、以及n型及p型中的任何一方的第一摻雜半導體膜；去除形成在所述第二閘電極上的所述第一無摻雜半導體膜和所述第一摻雜半導體膜；在形成在所述第一閘電極上的所述第一摻雜半導體膜和形成在所述第二閘電極上的所述第一閘絕緣膜上按順序形成第二閘絕緣膜、第二無摻雜半導體膜、以及n型及p型中的任何另一方的第二摻雜半導體膜；在將所述第二閘絕緣膜用作蝕刻停止膜來去除形成在所述第一閘電極上的所述第二無摻雜半導體膜和所述第二摻雜半導體膜之後，去除所述第二閘絕緣膜；在所述第一及第二摻雜半導體膜上形成佈線；以及將所述佈線用作掩模來去除所述第一摻雜半導體膜的一部分及所述第二摻雜半導體膜的一部分。
本發明的半導體裝置的製造方法包括如下步驟：在基 體上形成第一及第二閘電極；在所述第一及第二閘電極上按順序形成第一閘絕緣膜、第一無摻雜半導體膜、以及n型及p型中的任何一方的第一摻雜半導體膜；去除形成在所述第二閘電極上的所述第一無摻雜半導體膜和所述第一摻雜半導體膜；去除形成在所述第二閘電極上的所述第一閘絕緣膜；在形成在所述第一閘電極上的所述第一摻雜半導體膜和所述第二閘電極上按順序形成第二閘絕緣膜、第二無摻雜半導體膜、以及n型及p型中的任何另一方的第二摻雜半導體膜；在所述第二閘絕緣膜的蝕刻速度比所述第二無摻雜半導體膜的蝕刻速度慢的條件下，去除形成在所述第一閘電極上的所述第二無摻雜半導體膜和所述第二摻雜半導體膜；在所述第一摻雜半導體膜的蝕刻速度比所述第二閘絕緣膜的蝕刻速度慢的條件下，去除所述第二閘絕緣膜；在所述第一及第二摻雜半導體膜上形成佈線；以及將所述佈線用作掩模來去除所述第一摻雜半導體膜的一部分及所述第二摻雜半導體膜的一部分。
本發明的半導體裝置的製造方法包括如下步驟：在基體上形成第一及第二閘電極；在所述第一及第二閘電極上按順序形成第一閘絕緣膜、第一無摻雜半導體膜、以及n型及p型中的任何一方的第一摻雜半導體膜；去除形成在所述第二閘電極上的所述第一無摻雜半導體膜和所述第一摻雜半導體膜；在形成在所述第一閘電極上的所述第一摻雜半導體膜和形成在所述第二閘電極上的所述第一閘絕緣膜上按順序形成第二閘絕緣膜、第二無摻雜半導體膜、以 及n型及p型中的任何另一方的第二摻雜半導體膜；在所述第二閘絕緣膜的蝕刻速度比所述第二無摻雜半導體膜的蝕刻速度慢的條件下，去除形成在所述第一閘電極上的所述第二無摻雜半導體膜和所述第二摻雜半導體膜；在所述第一摻雜半導體膜的蝕刻速度比所述第二閘絕緣膜的蝕刻速度慢的條件下，去除所述第二閘絕緣膜；在所述第一及第二摻雜半導體膜上形成佈線；以及將所述佈線用作掩模來去除所述第一摻雜半導體膜的一部分及所述第二摻雜半導體膜的一部分。
本發明是一種半導體裝置的製造方法，其中所述第一閘絕緣膜、所述第一無摻雜半導體膜、以及n型及p型中的任何一方的所述第一摻雜半導體膜連續地形成。
本發明是一種半導體裝置的製造方法，其中所述第二閘絕緣膜、所述第二無摻雜半導體膜、以及n型及p型中的任何另一方的所述第二摻雜半導體膜連續地形成。
本發明是一種半導體裝置的製造方法，其中所述第一閘絕緣膜、所述第一無摻雜半導體膜、以及n型及p型中的任何一方的所述第一摻雜半導體膜連續地形成，並且所述第二閘絕緣膜、所述第二無摻雜半導體膜、以及n型及p型中的任何另一方的所述第二摻雜半導體膜連續地形成。
本發明是一種半導體裝置的製造方法，其中所述第一摻雜半導體膜的一部分是與所述第一閘電極重疊的區域，而所述第二摻雜半導體膜的一部分是與所述第二閘電極重 疊的區域。
本發明是一種半導體裝置的製造方法，其中所述基體是由樹脂材料構成的基體。
本發明是一種半導體裝置的製造方法，其中所述第一及第二無摻雜半導體膜是非晶半導體膜或包含微晶的非晶半導體膜。
此外，本發明的半導體裝置包括：第一薄膜電晶體，該第一薄膜電晶體包括形成在第一閘電極上的第一閘絕緣膜、形成在所述第一閘絕緣膜上的第一無摻雜半導體層、及形成在所述第一無摻雜半導體層上的第一摻雜半導體層；以及第二薄膜電晶體，該第二薄膜電晶體包括形成在第二閘電極上的第二閘絕緣膜、形成在所述第二閘絕緣膜上的第二無摻雜半導體層、及形成在所述第二無摻雜半導體層上的第二摻雜半導體層，其中所述第一薄膜電晶體具有與所述第二薄膜電晶體相反的導電性，並且所述第一閘絕緣膜的膜厚度和所述第二閘絕緣膜的膜厚度不同。
此外，本發明是一種半導體裝置，其中所述第一薄膜電晶體是n型薄膜電晶體，而所述第二薄膜電晶體是p型薄膜電晶體，並且所述第一閘絕緣膜的膜厚度比所述第二閘絕緣膜的膜厚度厚。
此外，本發明是一種半導體裝置，其中所述第一薄膜電晶體配置在像素部中，而所述第二薄膜電晶體配置在周邊電路部中。
此外，本發明的半導體裝置包括：第一薄膜電晶體， 該第一薄膜電晶體包括形成在第一閘電極上的第一閘絕緣膜、形成在所述第一閘絕緣膜上的第一無摻雜半導體層、及形成在所述第一無摻雜半導體層上的第一摻雜半導體層；第二薄膜電晶體，該第二薄膜電晶體包括形成在第二閘電極上的第二閘絕緣膜、形成在所述第二閘絕緣膜上的第二無摻雜半導體層、及形成在所述第二無摻雜半導體層上的第二摻雜半導體層；以及第三薄膜電晶體，該第三薄膜電晶體包括形成在第三閘電極上的第三閘絕緣膜、形成在所述第三閘絕緣膜上的第三無摻雜半導體層、及形成在所述第三無摻雜半導體層上的第三摻雜半導體層，其中所述第一薄膜電晶體和所述第二薄膜電晶體是n型薄膜電晶體，所述第三薄膜電晶體是p型薄膜電晶體，並且所述第一閘絕緣膜的膜厚度及所述第二閘絕緣膜的膜厚度比所述第三閘絕緣膜的膜厚度厚。
此外，本發明是一種半導體裝置，其中所述第一薄膜電晶體配置在像素部，而所述第二薄膜電晶體和所述第三薄膜電晶體配置在周邊電路部。
此外，本發明的半導體裝置包括：第一薄膜電晶體，該第一薄膜電晶體包括形成在第一閘電極上的第一閘絕緣膜、形成在所述第一閘絕緣膜上的第一無摻雜半導體層、及形成在所述第一無摻雜半導體層上的第一摻雜半導體層；第二薄膜電晶體，該第二薄膜電晶體包括形成在第二閘電極上的第二閘絕緣膜、形成在所述第二閘絕緣膜上的第二無摻雜半導體層、及形成在所述第二無摻雜半導體層上 的第二摻雜半導體層；第三薄膜電晶體，該第三薄膜電晶體包括形成在第三閘電極上的第三閘絕緣膜、形成在所述第三閘絕緣膜上的第三無摻雜半導體層、及形成在所述第三無摻雜半導體層上的第三摻雜半導體層；以及儲存電容器，該儲存電容器形成在包括第四閘電極上的第四閘絕緣膜、形成在所述第四閘絕緣膜上的第四無摻雜半導體層、及形成在所述第四無摻雜半導體層上的第四摻雜半導體層，其中所述第一薄膜電晶體和所述第二薄膜電晶體是n型薄膜電晶體，所述第三薄膜電晶體是p型薄膜電晶體，所述第一閘絕緣膜的膜厚度及所述第二閘絕緣膜的膜厚度比所述第三閘絕緣膜的膜厚度及所述第四閘絕緣膜的膜厚度厚。
此外，本發明是一種半導體裝置，其中所述第一薄膜電晶體和所述儲存電容器配置在像素部，所述第二薄膜電晶體和所述第三薄膜電晶體配置在周邊電路部，並且所述儲存電容器電連接到所述第一薄膜電晶體。
此外，本發明的半導體裝置的製造方法包括如下步驟：形成第一及第二閘電極；在所述第一及第二閘電極上按順序形成第一閘絕緣膜、第一無摻雜半導體膜、以及具有n型及p型中的任何一方導電性的第一摻雜半導體膜；通過去除所述第一無摻雜半導體膜和所述第一摻雜半導體膜，在所述第一閘電極上形成按順序層疊第一無摻雜半導體層和第一摻雜半導體層的第一島狀半導體層，且使第二閘電極上的所述第一閘絕緣膜露出；通過去除露出了的所述 第一閘絕緣膜，使所述第二閘電極露出；在露出了的所述第二閘電極和所述第一島狀半導體層上按順序形成第二閘絕緣膜、第二無摻雜半導體膜、以及具有n型及p型中的任何另一方導電性的第二摻雜半導體膜；通過採用第一蝕刻去除所述第二無摻雜半導體膜和所述第二摻雜半導體膜，在所述第二閘電極上形成按順序層疊第二無摻雜半導體層和第二摻雜半導體層的第二島狀半導體層，且使第一島狀半導體層上的所述第二閘絕緣膜露出；通過採用第二蝕刻去除露出了的所述第二閘絕緣膜，使所述第一島狀半導體層露出；在所述第一及第二島狀半導體層上形成佈線；以及將所述佈線用作掩模來去除所述第一摻雜半導體膜的一部分及所述第二摻雜半導體膜的一部分。
此外，本發明的半導體裝置的製造方法包括如下步驟：形成第一及第二閘電極；在所述第一及第二閘電極上按順序形成第一閘絕緣膜、第一無摻雜半導體膜、以及具有n型及p型中的任何一方導電性的第一摻雜半導體膜；通過去除所述第一無摻雜半導體膜和所述第一摻雜半導體膜，形成第一無摻雜半導體層和第一摻雜半導體層按順序層疊在所述第一閘電極上的第一島狀半導體層，且使第二閘電極上的所述第一閘絕緣膜露出；在露出了的所述第一閘絕緣膜和所述第一島狀半導體層上按順序形成第二閘絕緣膜、第二無摻雜半導體膜、以及具有n型及p型中的任何另一方導電性的第二摻雜半導體膜；通過採用第一蝕刻去除所述第二無摻雜半導體膜和所述第二摻雜半導體膜，第 二無摻雜半導體層和第二摻雜半導體層按順序層疊在所述第二閘電極上的第二島狀半導體層，且使第一島狀半導體層上的所述第二閘絕緣膜露出；通過採用第二蝕刻去除露出了的所述第二閘絕緣膜，使所述第一島狀半導體層露出；在所述第一及第二島狀半導體層上形成佈線；以及將所述佈線用作掩模來去除所述第一摻雜半導體膜的一部分及所述第二摻雜半導體膜的一部分。
此外，本發明是一種半導體裝置的製造方法，其中在所述第二閘絕緣膜的蝕刻速度比所述第二無摻雜半導體膜的蝕刻速度慢的條件下，進行所述第一蝕刻，且在所述第一摻雜半導體層的蝕刻速度比所述第二閘絕緣膜的蝕刻速度慢的條件下，進行所述第二蝕刻。
此外，本發明是一種半導體裝置的製造方法，其中連續形成所述第一閘絕緣膜、所述第一無摻雜半導體膜、以及所述第一摻雜半導體膜，且連續形成所述第二閘絕緣膜、所述第二無摻雜半導體膜、以及所述第二摻雜半導體膜。
此外，本發明是一種半導體裝置的製造方法，其中所述第一及第二無摻雜半導體膜是非晶半導體膜或包含微晶的非晶半導體膜。
由於通過n型及p型雙方的薄膜電晶體的半導體層採用具有按順序層疊無摻雜半導體層和摻雜半導體層的部分的結構，可以實現能夠省略加熱處理的步驟的結構，因此可以減少具有NTFT及PTFT的半導體裝置中的不均勻。 此外，可以實現掩模數量的縮減、製造步驟數量的減少、以及製造步驟期間的縮短。
通過將NTFT及PTFT中的任何一方的閘絕緣膜兼用作相對於NTFT及PTFT中的任何另一方的半導體層的保護膜(蝕刻停止膜)，可以進一步提高如下作用效果，即不均勻的減少、掩模數量的縮減、製造步驟數量的減少、以及製造步驟期間的縮短。
在n型薄膜電晶體及p型薄膜電晶體雙方中，通過連續形成閘絕緣膜、無摻雜半導體層、摻雜半導體層，可以進一步提高如下作用效果，即不均勻的減少、掩模數量的縮減、製造步驟數量的減少、以及製造步驟期間的縮短。
下面，將參照附圖說明本發明的實施方式。但是，本發明可以通過多種不同的方式來實施，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下的實施方式所記載的內容中。
注意，以下實施方式1至10可以適當地組合。此外，當沒有特別指明時，在附圖中，以相同標記來表示的部分可以通過相同材料、方法等形成。
實施方式1：
在本實施方式中，將說明本發明的半導體裝置的製造方法。注意，雖然有源矩陣方式的顯示裝置、中央處理單元(CPU)、無線晶片(RFID晶片)等的半導體裝置在基體上形成多個NTFT和多個PTFT，但是在本實施方式中，為方便起見僅圖示NTFT和PTFT的兩個TFT進行說明。
在具有絕緣表面的基體1000上，形成第一閘電極101和第二閘電極201(圖1A)。通過形成導電膜，形成掩模，進行蝕刻，然後去除掩模，以形成第一閘電極101和第二電極201。
第一閘電極101成為NTFT及PTFT中的任何一方的閘電極。此外，第二閘電極201成為NTFT及PTFT中的任何另一方的閘電極。
在本實施方式中，第一閘電極101為NTFT的閘電極，第二閘電極201為PTFT的閘電極。
接著，在第一閘電極101和第二閘電極201上按順序形成第一閘絕緣膜102、第一無摻雜半導體膜103、以及第一摻雜半導體膜104(圖1B)。
無摻雜半導體膜是指不將包含賦予導電性的雜質元素的氣體用作成膜氣體而形成的半導體膜。另一方面，摻雜半導體膜是指將包含賦予導電性的雜質元素的氣體用作成膜氣體而形成的半導體膜。
第一摻雜半導體膜104是n型雜質半導體膜及p型雜質半導體膜中的任何一方。在本實施方式中，第一摻雜半 導體膜104為n型雜質半導體膜。
在此，非常優選連續形成第一閘絕緣膜、第一無摻雜半導體膜、以及第一摻雜半導體膜。
膜的連續形成是指如下步驟：在相同的裝置內不將基體暴露於大氣氣氛，而將多個膜連續層疊在基體上。就是說，在相同的裝置內連續層疊多個膜之際，不將所有的所述多個膜暴露於大氣氣氛，而連續層疊所述多個膜。由於因連續形成膜而不需要用來去除碎屑等的形成膜之前的處理，可以實現製造步驟數量的減少、製造步驟期間的縮短。
此外，通過連續形成膜，可以實現TFT的電特性的提高、TFT的電特性的穩定化、TFT之間的不均勻的減少。下面將說明這一點。
首先，將說明閘絕緣膜和無摻雜半導體膜的連續形成的技術意義。
通過連續形成閘絕緣膜和無摻雜半導體膜，可以防止塵粒(微粒、磷、硼、鈉等)附著到閘絕緣膜和半導體膜的介面上。
從而，可以防止微粒、磷、硼等所引起的閘絕緣膜和半導體膜之間的介面陷阱電荷的產生、鈉等的塵粒的混入等。就是說，可以使介面狀態成為良好。
而且，通過使介面狀態為良好，可以實現TFT的電特性的提高及電特性的穩定化。
此外，因為這種塵粒不均勻地混入在每個TFT中，所 以在TFT之間的電特性上產生不均勻。
因此，通過減少這種塵粒，可以減少TFT之間的電特性的不均勻。
特別是，當將非晶半導體用作半導體時，優選連續形成閘絕緣膜和無摻雜半導體膜。
這是因為如下緣故：由於與多晶半導體及單晶半導體相比，非晶半導體的遷移度低，因此當閘絕緣膜和無摻雜半導體膜的介面產生缺陷如塵粒的混入等時，TFT不工作的機率升高。
注意，在本說明書中，包含微晶的半導體也包括在非晶半導體。
接著，將說明無摻雜半導體膜和摻雜半導體膜的連續形成的技術意義。
通過連續形成無摻雜半導體膜和摻雜半導體膜，既可以防止在無摻雜半導體膜和摻雜半導體膜的介面上形成自然氧化膜，又可以防止塵粒附著到半導體層表面上，等等。
當在無摻雜半導體膜和摻雜半導體膜的介面上存在有自然氧化膜或絕緣塵粒時，無摻雜半導體膜和摻雜半導體膜的介面上的接觸電阻升高。
另一方面，當雜質是導電性時產生洩漏電流。
而且，由於自然氧化膜的形成和雜質的混入不均勻地產生，因此在TFT之間的電特性上產生不均勻。
從而，通過防止自然氧化膜的形成及雜質的混入，可 以實現減少每個TFT的電特性上的不均勻。
回到製造方法的說明。接著，在形成在第一閘電極101上的第一摻雜半導體膜104上形成掩模301(圖1C)。
在形成掩模301之後，進行第一蝕刻8001，以形成NTFT的島狀半導體層。通過第一蝕刻，完全去除形成在第二閘電極201上的第一無摻雜半導體膜103及第一摻雜半導體膜104(圖2A)。
因此，通過第一蝕刻使第一閘絕緣膜102露出，並且層疊有無摻雜半導體層和摻雜半導體層的第一島狀半導體層105形成(圖2A)。
如上所述那樣，當進行第一蝕刻時，第一閘絕緣膜102用作蝕刻停止膜(圖2A)。
接著，在與第一蝕刻不同的條件下進行第二蝕刻8002。通過第二蝕刻去除第二閘電極201上的第一閘絕緣膜(圖2B)。
進行兩個階段的蝕刻的緣故是如下：通過將第二閘電極201上的第一閘絕緣膜102用作蝕刻停止膜，防止第二閘電極201受到損壞。
在此所述的損壞是指如下情況：因為第二閘電極201的蝕刻，第二閘電極的厚度減薄、第二閘電極的尺寸變小、以及在閘電極表面上形成臺階高度大的凹凸等。當進行乾蝕刻時，受到因等離子體所導致的電損壞。
因此，在相對於第一閘絕緣膜的蝕刻速度比相對於無 摻雜半導體膜的蝕刻速度慢的條件下，進行第一蝕刻。另一方面，在相對於第二閘電極的蝕刻速度比相對於第一閘絕緣膜的蝕刻速度慢的條件下，進行第二蝕刻。
就是說，在相對於下層的膜的蝕刻速度比相對於上層的膜的蝕刻速度慢的條件下，進行第一及第二蝕刻。注意，相對於下層的膜的蝕刻速度越慢越優選。
因為在相對於無摻雜半導體膜的蝕刻速度快的條件下，相對於摻雜半導體膜的蝕刻速度也變快，所以可以一起蝕刻由無摻雜半導體膜和摻雜半導體膜構成的疊層結構。
注意，對該疊層結構的蝕刻(第一蝕刻)也可以是具有多個階段的蝕刻。
而且，在第二蝕刻之後，去除掩模(圖2C)。
接著，在第一島狀半導體層105和第二閘電極201上按順序形成第二閘絕緣膜202、第二無摻雜半導體膜203、及第二摻雜半導體膜204(圖3A)。
此外，如上所述那樣，非常優選連續形成第二閘絕緣膜、第二無摻雜半導體膜、以及第二摻雜半導體膜。
接著，在形成在第二閘電極201上的第二摻雜半導體膜204上形成掩模302(圖3B)。
在形成掩模之後，進行第三蝕刻8003以形成PTFT的島狀半導體層。通過第三蝕刻，完全去除形成在第一閘電極101上的第二無摻雜半導體膜203及第二摻雜半導體膜204(圖3C)。
因此，通過第三蝕刻，使第二閘絕緣膜202露出，並 且形成層疊有無摻雜半導體層和摻雜半導體層的第二島狀半導體層205(圖3C)。
如上所述，當進行第三蝕刻時，第二閘絕緣膜202用作蝕刻停止膜。
接著，在不去除掩模的情況下，以與第三蝕刻不同的條件來進行第四蝕刻8004。通過第四蝕刻，去除第一島狀半導體層105上的第二閘絕緣膜202(圖4A)。
進行兩個階段的蝕刻的緣故是如下：通過將第一島狀半導體層105上的第二閘絕緣膜202用作蝕刻停止膜，防止第一島狀半導體層105受到損壞。
在此，損壞是指如下情況：因為第一島狀半導體層被蝕刻，第一島狀半導體層的厚度減薄、以及第一島狀半導體層的尺寸變小等。當進行乾蝕刻時，受到等離子體所導致的電損壞。
因此，在相對於第二閘絕緣膜的蝕刻速度比相對於無摻雜半導體膜的蝕刻速度慢的條件下進行第三蝕刻。而且，在相對於摻雜半導體膜的蝕刻速度比相對於第二閘絕緣膜的蝕刻速度慢的條件下進行第四蝕刻。
就是說，在相對於下層的膜的蝕刻速度比相對於上層的膜的蝕刻速度慢的條件下進行第三及第四蝕刻。注意，相對於下層的膜的蝕刻速度越慢越優選。
因為在相對於無摻雜半導體膜的蝕刻速度快的條件下，相對於摻雜半導體膜的蝕刻速度也變快，所以可以一起蝕刻由無摻雜半導體膜和摻雜半導體膜構成的疊層結構。
注意，對該疊層結構的蝕刻(第三蝕刻)也可以是具有多個階段的蝕刻。
而且，在第四蝕刻之後去除掩模(圖4B)。
像這樣，通過將NTFT及PTFT中的任何另一方的閘絕緣膜兼用作NTFT及PTFT中的任何一方的島狀半導體層的保護膜(蝕刻停止膜)，可以減少在形成NTFT和PTFT雙方時形成掩模的次數。再者，因為可以防止NTFT及PTFT中的任何一方的島狀半導體層受到損壞，所以可以減少TFT之間的電特性的不均勻。
此外，通過兼用作保護膜(蝕刻停止膜)，可以在NTFT及PTFT雙方中澱積來形成包含賦予導電性的雜質元素的半導體層。就是說，在NTFT及PTFT雙方中可以使用摻雜半導體膜。
再者，通過在NTFT及PTFT雙方中使用摻雜半導體膜，可以在NTFT及PTFT雙方中連續形成閘絕緣膜、無摻雜半導體膜以及摻雜半導體膜。
當將不連續形成NTFT及PTFT中的任何一方的情況與連續形成NTFT和PTFT雙方的情況比較時，在連續形成NTFT及PTFT雙方的情況下，作用效果，即不均勻的減少特別明顯，所以很優選。
接著，在第一島狀半導體層105上形成第一佈線106，同時在第二島狀半導體層205上形成第二佈線206(圖4C)。通過形成導電膜，形成掩模，進行蝕刻，然後去除掩模，以形成第一佈線106和第二佈線206。
接著，將第一佈線106和第二佈線206用作掩模來蝕刻第一島狀半導體層105中的上層的摻雜半導體膜以及第二島狀半導體層205上層的摻雜半導體膜(圖5A)。通過該步驟，第一島狀半導體層105及第二島狀半導體層205的溝道形成區域、源區域以及汲區域確定(形成)。
因為通過該蝕刻成為溝道形成區域的無摻雜半導體層多少被蝕刻，所以這樣形成的TFT稱為溝道蝕刻型TFT(薄膜電晶體)。
圖5B是圖5A的NTFT的放大圖。
在圖5B中，第一島狀半導體層105的溝道形成區域是附圖標記105c所示的區域。
此外，第一島狀半導體層105的第一源區域及第一汲區域中的任何一方是附圖標記105a所示的區域(圖5B)。
此外，第一島狀半導體層105的第一源區域及第一汲區域中的任何另一方是附圖標記105b所示的區域(圖5B)。
此外，第一島狀半導體層105具有在無摻雜島狀半導體層103a上層疊有摻雜半導體層104a和摻雜半導體層104b的結構。該摻雜半導體層104a形成在第一源區域及第一汲區域中的任何一方105a所示的區域中，而該摻雜半導體層104b形成在第一源區域及第一汲區域中的任何另一方105b所示的區域中(圖5B)。
圖5C是圖5A的PTFT的放大圖。
在圖5C中，第二島狀半導體層205的溝道形成區域是附圖標記205c所示的區域。
此外，第二島狀半導體層205的第二源區域及汲區域中的任何一方是附圖標記205a所示的區域(圖5C)。
此外，第二島狀半導體層205的第二源區域及汲區域中的任何另一方是附圖標記205b所示的區域(圖5C)。
此外，第二島狀半導體層205具有在無摻雜島狀半導體層203a上層疊有摻雜半導體層204a和摻雜半導體層204b的結構。該摻雜半導體層204a形成在第二源區域及第二汲區域中的任何一方205a所示的區域中，而該摻雜半導體層204b形成在第二源區域及第二汲區域中的任何另一方205b所示的區域中(圖5C)。
然後，形成電連接到NTFT及PTFT中的任何一方的像素電極。所屬技術領域的普通人員可以根據顯示裝置的種類、電路結構等來適當地選擇將像素電極電連接到NTFT和PTFT中的哪一方。例如，在液晶顯示裝置中優選將像素電極電連接到NTFT。在EL顯示裝置中優選將像素電極電連接到PTFT。在本實施方式中，與第一佈線106電連接。
注意，在製造反射型顯示裝置的情況下，也可以當形成第一佈線106和第二佈線206的同時，形成像素電極。
接著，在形成層間絕緣膜之後形成顯示元件。
例如，當是液晶顯示裝置時，準備形成有相對電極、彩色濾光片等的相對基體。然後，將取向膜形成在相對基 體和形成有TFT的基體。在使用密封劑貼合形成有TFT的基體和相對基體之後，將液晶注入在形成有TFT的基體和相對基體之間。在此情況下，像素電極、液晶、以及相對電極重疊的部分是顯示元件。
例如，當是EL顯示裝置時，在像素電極上形成包括發光層的層，且在包括發光層的層上形成電極。然後，準備相對電極。而且，使用密封劑貼合相對基體和形成有TFT的基體。在此情況下，像素電極、包括發光層的層、以及電極重疊的部分是顯示元件。
通過本實施方式的半導體裝置的製造方法，可以在步驟數量少，掩模數量少，且步驟期間短的條件下提供每個TFT的電特性穩定且不均勻少的半導體裝置。
此外，在本實施方式中，通過使當形成第一閘絕緣膜102時的膜厚度和當形成第二閘絕緣膜202時的膜厚度成為互不相同，可以使NTFT的膜厚度和PTFT的膜厚度成為互不相同。
實施方式2：
如實施方式1所述那樣，當進行第三及第四蝕刻之際，將第二閘絕緣膜202兼用作第一島狀半導體層105的保護膜(蝕刻停止膜)非常重要。在本實施方式中，詳細地說明這一點。
首先，在進行濕蝕刻的情況下，幾乎沒有無摻雜半導體膜的蝕刻速度和摻雜半導體膜的蝕刻速度的差異。
接著，將說明當進行乾蝕刻時的無摻雜半導體膜和摻雜半導體膜的蝕刻速度的差異。作為當對半導體膜進行乾蝕刻之際的蝕刻氣體，優選使用包含鹵素元素(F、Cl等)的氣體。
在使用包含鹵素元素的氣體進行乾蝕刻的情況下，n型摻雜半導體膜的蝕刻速度比無摻雜半導體膜的蝕刻速度快得多。另一方面，p型摻雜半導體膜的蝕刻速度比無摻雜半導體膜的蝕刻速度慢一點兒。
起因於半導體膜的電性質，當包含在摻雜半導體膜的雜質不同時蝕刻速度改變。n型半導體的蝕刻速度變快的理由是因為半導體晶格中的多個電子有關於蝕刻反應。
根據上述記載，將蝕刻種類以及第一島狀半導體層105中的上層的摻雜半導體膜的導電型分為各個情況而說明如下情況：當進行第三及第四蝕刻之際不將第二閘絕緣膜202兼用作第一島狀半導體層105的保護膜(蝕刻停止膜)。
在進行濕蝕刻的情況下，若是在第一摻雜半導體膜104和第二無摻雜半導體膜203之間不存在有第二閘絕緣膜202(蝕刻停止膜)，就不容易在第一摻雜半導體膜104上的介面停止蝕刻，這是因為雙方的蝕刻速度沒有差異。
在使用包含鹵素元素的氣體進行乾蝕刻且第一摻雜半導體膜104是n型半導體膜的情況下，若是在第一摻雜半導體膜104和第二無摻雜半導體膜203之間不存在有第二 閘絕緣膜202(蝕刻停止膜)，就不容易在第一摻雜半導體膜104上的介面停止蝕刻，這是因為下層的第一摻雜半導體膜104的蝕刻速度比上層的第二無摻雜半導體膜203快得多。
在使用包含鹵素元素的氣體進行乾蝕刻且第一摻雜半導體膜104是p型半導體膜的情況下，若是在第一摻雜半導體膜104和第二無摻雜半導體膜203之間不存在有第二閘絕緣膜202(蝕刻停止膜)，不容易在第一摻雜半導體膜104上的介面停止蝕刻。
如上所述，為防止第一島狀半導體層105受到蝕刻損壞而將第二閘絕緣膜202兼用作第一島狀半導體層105的保護膜(蝕刻停止膜)非常重要。
實施方式3：
在本實施方式中，將說明實施方式1、2所示的半導體裝置的材料。
作為具有絕緣表面的基體1000，可以利用玻璃基體、石英基體、由PET(聚對苯二甲酸乙二醇酯)構成的樹脂基體、由PEN(聚萘二甲酸乙二醇酯)構成的樹脂基體、由PES(聚醚碸)構成的樹脂基體、由聚醯亞胺構成的樹脂基體等的絕緣性基體(圖1A)。
注意，當使用實施方式1、2所述的半導體裝置的製造方法時，不需要為形成源區域及汲區域而採用需要在高溫(600℃以上)下的活化的離子注入法、在高溫(800℃ 以上)下進行的熱擴散法等。因此，可以在低溫(300℃以下)下進行所有步驟。從而可以在耐熱性低的基體上直接形成TFT。
因此，可以在耐熱性低的樹脂基體上直接形成TFT。特別是，可以通過使用具有撓性的樹脂基體，製造具有柔性的半導體裝置。
此外，可以與基體的導電性無關地將其表面上形成有絕緣性的基底膜的基體用作具有絕緣表面的基體1000。例如，可以利用其表面上形成有絕緣性的基底膜的絕緣性基體、以及其表面上形成有絕緣性的基底膜的矽片或金屬基體。
作為絕緣性的基底膜，可以利用氧化矽膜、氮化矽膜、樹脂膜等的單層或疊層。
將說明第一閘電極101及第二閘電極201的形成方法。
首先，採用濺射法等形成由Mo、Cr、Cu、Nd、Al、Al-Nd、Al-Si、Al-Ti等的單層或疊層構成的導電膜。然後，使用抗蝕劑掩模進行構圖。然後，通過蝕刻該導電膜形成第一閘電極101及第二閘電極201。在蝕刻之後，去除抗蝕劑掩模。
此外，當採用液滴噴出法時，可以在具有絕緣表面的基體1000上直接形成第一閘電極101及第二閘電極201。注意，當採用濺射法或液滴噴出法時，可以在低溫(200℃以下的溫度)下形成電極。閘電極的膜厚度優選為 100nm至300nm(圖1A)。
將說明第一閘絕緣膜102及第二閘絕緣膜202的形成方法。作為閘絕緣膜的材料，可以使用氮化矽膜、氧化矽膜、氮濃度高於氧濃度的氮氧化矽膜、氧濃度高於氮濃度的氧氮化矽膜等。作為形成方法，可以採用CVD法、濺射法等。閘絕緣膜可以是疊層結構。
注意，可以通過以不同的膜的疊層結構來形成閘絕緣膜，提高作為蝕刻停止膜的作用。
在使用以矽為主要成分的材料並採用等離子體CVD法形成無摻雜半導體膜及摻雜半導體膜的情況下，優選閘絕緣膜也使用以矽為主要成分的材料並採用等離子體CVD法形成。這是因為，通過上述步驟能夠在相同的等離子體CVD裝置中連續地形成閘絕緣膜、無摻雜半導體膜以及摻雜半導體膜(膜的連續形成)的緣故。閘絕緣膜的膜厚度優選為200nm至500nm(圖1B、圖3A)。
將說明第一無摻雜半導體膜103及第二無摻雜半導體膜203的形成方法。
作為無摻雜半導體膜的材料，使用矽、矽鍺等。作為形成方法，可以採用CVD法、濺射法等。此時，不使用成為賦予n型或p型的導電性的摻雜源的成膜氣體。當採用CVD法時，作為成為半導體源的成膜氣體使用甲矽烷(SiH4 )、四氯矽(SiCl4 )、三氯矽烷(SiHCl3 )、二氯矽烷(SiH2 Cl2 )來形成第一無摻雜半導體膜103及第二無摻雜半導體膜203。以100nm至300nm的膜厚度形成(圖 1B、圖3A)。
特別是，非晶半導體及包含微晶的半導體可以在300℃以下的低溫下形成，所以很優選。此外，非晶半導體及包含微晶的半導體的生產率優良且它們適合於大量供應，所以很優選。再者，即使在大面積的基體上，非晶半導體及包含微晶的半導體也可以均勻地形成膜，所以很優選。注意，無摻雜半導體膜也可以採用層疊有多個半導體膜的結構，而不局限于以單層構成的半導體膜。
將說明第一摻雜半導體膜104及第二摻雜半導體膜204的形成方法。
第一摻雜半導體膜104或第二摻雜半導體膜204中的一方是n型摻雜半導體膜。第一摻雜半導體膜104或第二摻雜半導體膜204中的另一方是p型摻雜半導體膜(圖1B、圖3A)。
通過採用CVD法等並使用成為半導體源的成膜氣體和成為賦予n型的導電性的摻雜源的成膜氣體，以形成n型摻雜半導體膜。作為成為半導體源的成膜氣體，可以使用甲矽烷(SiH4 )、乙矽烷(Si2 H6 )等。作為成為賦予n型的導電性的摻雜源的成膜氣體，可以使用磷化氫(PH3 )、砷化氫(AsH3 )等。通過使用成為摻雜源的成膜氣體形成，可以在低溫的形成條件下形成電阻低的n型半導體膜。以100nm至200nm的膜厚度來形成。
通過採用CVD法等膜氣體，以形成p型摻雜半導體膜。作為成為半導體源的成膜氣體，可以使用甲矽烷( SiH4 )、乙矽烷(Si2 H6 )等。作為成為賦予p型的導電性的摻雜源的成膜氣體，可以使用乙硼烷(B2 H6 )等。通過使用成為摻雜源的成膜氣體形成，可以在低溫的形成條件下形成電阻低的p型半導體膜。以100nm至200nm的膜厚度來形成。
將說明第一佈線106及第二佈線206的形成方法。
首先，採用濺射法等形成由Mo、Cr、Cu、Nd、Al、Al-Nd、Al-Si、Al-Ti等的單層或疊層構成的導電膜。然後，使用抗蝕劑掩模進行構圖。然後，通過蝕刻該導電膜形成第一佈線106及第二佈線206。在蝕刻之後，去除抗蝕劑掩模。佈線的膜厚度優選為100nm至300nm(圖4C)。
將說明電連接到NTFT及PTFT中的任何一方的像素電極的形成方法。首先，通過濺射法等形成氧化銦錫(下面稱為ITO)、包含Si元素的氧化銦錫(下面稱為ITSO)、氧化銦混合有2wt%至20wt%的氧化鋅(ZnO)的IZO(氧化銦鋅)等的透明導電膜。然後，使用抗蝕劑掩模進行構圖。然後通過蝕刻該導電膜形成第一佈線106及第二佈線206。在蝕刻之後，去除抗蝕劑掩模。像素電極的膜厚度優選為50nm至200nm。
將說明層間絕緣膜的形成方法。
作為層間絕緣膜，可以使用氮化矽膜、氧化矽膜、氮濃度高於氧濃度的氮氧化矽膜、氧濃度高於氮濃度的氧氮化矽膜等。此外，可以使用丙烯、聚醯亞胺、矽氧烷聚合 物等的有機樹脂膜。
將說明當使用本實施方式所記載的材料作為閘絕緣膜、無摻雜半導體膜、以及摻雜半導體膜時的第一蝕刻的條件。
第一蝕刻是為去除形成在第一閘絕緣膜102上的第一無摻雜半導體膜103及第一摻雜半導體膜104而進行的蝕刻(圖2A)。因此，在第一無摻雜半導體膜及第一摻雜半導體膜的蝕刻速度快且第一閘絕緣膜的蝕刻速度慢的條件下進行第一蝕刻。在進行乾蝕刻的情況下，可以使用氯(Cl2 )、氯(Cl2 )和氧(O2 )的混合氣體等作為蝕刻氣體。注意，CF4 能夠蝕刻半導體膜(摻雜半導體、無摻雜半導體)，但是閘絕緣膜和半導體膜的蝕刻選擇比低，從而不優選。在進行濕蝕刻時，可以使用鹼溶液。
將說明當使用本實施方式所記載的材料作為閘絕緣膜、無摻雜半導體膜、以及摻雜半導體膜時的第二蝕刻的條件。
第二蝕刻是為去除形成在第二閘電極201上的閘絕緣膜(蝕刻停止膜)而進行的蝕刻(圖2B)。因此，在第二閘絕緣膜的蝕刻速度快且第一閘電極的蝕刻速度慢的條件下進行第二蝕刻。在進行乾蝕刻的情況下，可以使用CF4 、CHF3 、CF4 及CHF3 中的任何一種和氧(O2 )的混合氣體等作為蝕刻氣體。在進行濕蝕刻時，可以使用氟氫酸(HF)等。
將說明當使用本實施方式所記載的材料作為閘絕緣膜 、無摻雜半導體膜、以及摻雜半導體膜時的第三蝕刻的條件。
第三蝕刻是為去除形成在第二閘絕緣膜202上的第二無摻雜半導體膜203及第二摻雜半導體膜204而進行的蝕刻(圖3C)。因此，在第二無摻雜半導體膜及第二摻雜半導體膜的蝕刻速度快且第二閘絕緣膜的蝕刻速度慢的條件下進行第三蝕刻。在進行乾蝕刻的情況下，可以使用氯(Cl2 )、氯(Cl2 )和氧(O2 )的混合氣體等作為蝕刻氣體。注意，CF4 能夠蝕刻半導體膜(摻雜半導體、無摻雜半導體)，但是閘絕緣膜和半導體膜的蝕刻選擇比例低，從而不優選。在進行濕蝕刻時，可以使用鹼溶液。
將說明當使用本實施方式所記載的材料作為閘絕緣膜、無摻雜半導體膜、以及摻雜半導體膜時的第四蝕刻的條件。
第四蝕刻是為去除形成在第一摻雜半導體膜104上的第二閘絕緣膜(蝕刻停止膜)而進行的蝕刻(圖4A)。因此，在第二閘絕緣膜的蝕刻速度快且第一無摻雜半導體膜及第一摻雜半導體膜的蝕刻速度慢的條件下進行第四蝕刻。在進行乾蝕刻的情況下，若是只使用CF4 ，閘絕緣膜和半導體膜(摻雜半導體、無摻雜半導體)的蝕刻的選擇比低，從而不優選。但是通過混合氫，蝕刻的選擇比提高。因此，作為蝕刻氣體，可以使用CF4 和氫(H2 )的混合氣體、CHF3 等。在進行濕蝕刻時，可以使用氟氫酸(HF)等。
實施方式4：
在本實施方式中，將說明實施方式1至3的變形例子。雖然在實施方式1中完全去除第二閘電極201上的第一閘絕緣膜102，但是在本實施方式中，將說明不完全去除第二閘電極201上的第一閘絕緣膜102的結構。
通過採用該結構，可以完全防止第二閘電極201受到損壞。此外，能夠意圖性地改變NTFT的閘絕緣膜的膜厚度和PTFT的閘絕緣膜的膜厚度。另外，第二閘電極201上的閘絕緣膜為由第一閘絕緣膜和第二閘絕緣膜構成的疊層結構。
此外，對於附加與實施方式1至3相同的附圖標記的部分，可以使用實施方式3所記載的材料。
注意，雖然有源矩陣方式的顯示裝置、中央處理單元(CPU)、以及無線晶片(RFID晶片)等的半導體裝置在基體上形成有多個NTFT和多個PTFT，但是在本實施方式中，為方便起見只圖示NTFT和PTFT的兩個TFT而說明。注意，在本實施方式中，將說明半導體裝置之中的顯示裝置。
在具有絕緣表面的基體1000上，形成第一閘電極101和第二閘電極201(圖6A)。形成導電膜，形成掩模，並進行蝕刻，然後去除掩模，以形成第一閘電極101和第二閘電極201。
第一閘電極101成為NTFT及PTFT中的任何一方的 閘電極。此外，第二閘電極201成為NTFT及PTFT中的任何另一方的閘電極。
在本實施方式中，第一閘電極101為NTFT的閘電極，而第二閘電極201為PTFT的閘電極。
接著，在第一閘電極101和第二閘電極201上，按順序形成第一閘絕緣膜102、第一無摻雜半導體膜103、以及第一摻雜半導體膜104(圖6B)。此時，優選連續形成第一閘絕緣膜、第一無摻雜半導體膜、以及第一摻雜半導體膜。
接著，在形成在第一閘電極101上的第一摻雜半導體膜104上形成掩模301(圖6C)。
在形成掩模301之後，進行第五蝕刻8005，以便形成NTFT的島狀半導體層(圖7A)。
通過第五蝕刻，完全去除形成在第二閘電極201上的第一無摻雜半導體膜103及第一摻雜半導體膜104。因此，通過第五蝕刻，第一閘絕緣膜102露出，並且層疊有無摻雜半導體層和摻雜半導體層的第一島狀半導體層105形成(圖7A)。
第五蝕刻是為去除形成在第一閘絕緣膜102上的第一無摻雜半導體膜103及第一摻雜半導體膜104而進行的蝕刻。
因此，在閘絕緣膜的蝕刻速度比無摻雜半導體膜及摻雜半導體膜的蝕刻速度慢的條件下進行第五蝕刻。在進行乾蝕刻時，作為蝕刻氣體，可以使用氯(Cl2 )、氯(Cl2 )和氧(O2 )的混合氣體等。注意，CF4 能夠蝕刻半導體膜(摻雜半導體、無摻雜半導體)，但是閘絕緣膜和半導體膜的蝕刻選擇比低，所以不優選。在進行濕蝕刻時，可以使用鹼溶液。
雖然在實施方式1中進行第一蝕刻和第二蝕刻的兩個階段的蝕刻，但是在本實施方式中，通過只進行第五蝕刻，留下第二閘電極201上的第一閘絕緣膜102。
通過留下第一閘絕緣膜，可以大幅度地防止第二閘電極201受到的損壞。
而且，在進行第五蝕刻之後去除掩模(圖7B)。
接著，在第一島狀半導體層105和第一閘絕緣膜102上，按順序形成第二閘絕緣膜202、第二無摻雜半導體膜203、以及第二摻雜半導體膜204(圖7C)。此時，優選連續形成第二閘絕緣膜、第二無摻雜半導體膜、以及第二摻雜半導體膜。
接著，形成在第二閘電極201上的第二摻雜半導體膜204上形成掩模302(圖8A)。
在形成掩模302之後，進行第六蝕刻8006，以便形成PTFT的島狀半導體層(圖8B)。
通過第六蝕刻，完全去除形成在第一閘電極101上的第二無摻雜半導體膜203及第二摻雜半導體膜204。因此，通過第六蝕刻，第二閘絕緣膜202露出，並且層疊有無摻雜半導體層和摻雜半導體層的第二島狀半導體層205形成(圖8B)。
接著，不去除掩模並採用與第六蝕刻不同的條件進行第七蝕刻8007。通過第七蝕刻，去除第一島狀半導體層105上的第二閘絕緣膜202(圖8C)。
進行兩個階段的蝕刻是因為如下緣故：通過將第一島狀半導體層105上的第二閘絕緣膜202用作蝕刻停止膜，防止第一島狀半導體層105受到損壞。
在此，損壞是指如下情況：因為島狀半導體層被蝕刻，島狀半導體層的膜厚度減薄、以及島狀半導體層的尺寸變小等。在進行乾蝕刻時，會受到因等離子體所引起的電損壞。
因此，在相對於第二閘絕緣膜的蝕刻速度比相對於半導體層的蝕刻速度慢的條件下進行第六蝕刻。而且，在相對於第一島狀半導體層的蝕刻速度比相對於第二閘絕緣膜的蝕刻速度慢的條件下進行第七蝕刻。
就是說，在相對於下層的膜的蝕刻速度比相對於上層的膜的蝕刻速度慢的條件下進行第六蝕刻。注意，相對於下層的膜的蝕刻速度越慢越優選。
就是說，第六蝕刻是為去除形成在第二閘絕緣膜202上的第二無摻雜半導體膜203及第二摻雜半導體膜204而進行的蝕刻。因此，在第二閘絕緣膜的蝕刻速度比第二無摻雜半導體膜及第二摻雜半導體膜的蝕刻速度慢的條件下進行第六蝕刻。在進行乾蝕刻時，可以使用氯(Cl2 )、氯(Cl2 )和氧(O2 )的混合氣體等作為蝕刻氣體。
注意，雖然CF4 能夠蝕刻半導體膜(摻雜半導體膜、 無摻雜半導體膜)，但是第二閘絕緣膜和半導體膜的蝕刻的選擇比低，所以不優選。
若是作為第六蝕刻進行濕蝕刻，可以使用鹼溶液。
此外，第七蝕刻是為去除在第一島狀半導體層105上的第二閘絕緣膜(蝕刻停止膜)而進行的蝕刻。
因此，在第二閘絕緣膜的蝕刻速度快且第一閘電極的105的蝕刻速度慢的條件下進行第七蝕刻。
在進行乾蝕刻時，若是只使用CF4 ，第二閘絕緣膜和半導體膜(摻雜半導體膜、無摻雜半導體膜)的蝕刻的選擇比低，所以不優選。
然而，因為通過混合氫，提高蝕刻的選擇比，所以作為蝕刻氣體，可以使用CF4 和氫(H2 )的混合氣體、CHF3 等。
在進行濕蝕刻時，可以使用氟氫酸溶液(HF)等。
而且，在進行第七蝕刻之後，去除掩模(圖9A)。
像這樣，可以通過將NTFT及PTFT中的任何另一方的閘絕緣膜用作NTFT及PTFT中的任何一方的島狀半導體層的保護膜(蝕刻停止膜)，減少當形成NTFT和PTFT的雙方之際形成掩模的次數。
此外，在NTFT和PTFT的雙方中，可以通過澱積形成包含賦予導電性的雜質元素的半導體層。
另外，通過採用該結構，可以在NTFT和PTFT雙方中連續形成閘絕緣膜、無摻雜半導體膜以及摻雜半導體膜。
當比較不連續形成NTFT及PTFT中的任何一方的情況和連續形成NTFT和PTFT的雙方的情況時，連續形成NTFT和PTFT的雙方的情況的作用效果，即不均勻的減少更明顯，所以特別優選。
接著，在第一島狀半導體層105上形成第一佈線106，同時在第二島狀半導體層205上形成第二佈線206(圖9B)。通過形成導電膜，形成掩模，進行蝕刻，然後去除掩模，以形成第一佈線106和第二佈線206。
接著，將第一佈線106和第二佈線206用作掩模，蝕刻第一島狀半導體層105中的上層的摻雜半導體膜、以及第二島狀半導體層205中的上層的摻雜半導體膜(圖9C)。通過該步驟，第一島狀半導體層105及第二島狀半導體層205的溝道形成區域、源區域、以及汲區域確定(形成)。
圖10A是圖9C的NTFT的放大圖。
在圖10A中，第一島狀半導體層105的溝道形成區域是附圖標記105c所示的區域。
第一島狀半導體層105的第一源區域及第一汲區域中的任何一方是附圖標記105a所示的區域(圖10A)。
第一島狀半導體層105的第一源區域及第一汲區域中的任何另一方是附圖標記105b所示的區域(圖10A)。
此外，第一島狀半導體層105具有在無摻雜島狀半導體層103a上層疊有摻雜半導體層104a和摻雜半導體層104b的結構。該摻雜半導體層104a形成在第一源區域及 第一汲區域中的任何一方105a所示的區域中，而該摻雜半導體層104b形成在第一源區域及第一汲區域中的任何另一方105b所示的區域中(圖10A)。
圖10B是圖9C的PTFT的放大圖。
在圖10B中，第二島狀半導體層205的溝道形成區域是附圖標記205c所示的區域。
第二島狀半導體層205的第二源區域及第二汲區域中的任何一方是附圖標記205a所示的區域(圖10B)。
第二島狀半導體層205的第二源區域及第二汲區域中的任何另一方是附圖標記205b所示的區域(圖10B)。
第二島狀半導體層205具有層疊有摻雜半導體層204a和摻雜半導體層204b的結構。該摻雜半導體層204a形成在第二源區域及第二汲區域中的任何一方205a所示的區域中，而該摻雜半導體層204b形成在第二源區域及第二汲區域中的任何另一方205b所示的區域中(圖10B)。
然後，形成電連接到NTFT及PTFT中的任何一方的像素電極。所屬技術領域的普通人員可以根據顯示裝置的種類、電路結構等來適當地選擇將像素電極電連接到NTFT和PTFT中的哪一方。例如，在液晶顯示裝置中優選將像素電極電連接到NTFT。在EL顯示裝置中優選將像素電極電連接到PTFT。在本實施方式中，與第一佈線106電連接。
注意，在製造反射型顯示裝置的情況下，也可以當形成第一佈線106和第二佈線206的同時形成像素電極。
接著，在形成層間絕緣膜之後，形成顯示元件。
例如，當是液晶顯示裝置時，準備形成有相對電極、彩色濾光片等的相對基體。然後，將取向膜形成在相對基體和形成有TFT的基體。在使用密封劑貼合形成有TFT的基體和相對基體之後，將液晶注入在形成有TFT的基體和相對基體之間。在此情況下，像素電極、液晶、以及相對電極重疊的部分是顯示元件。
例如，當是EL顯示裝置時，在像素電極上形成包括發光層的層，且在包括發光層的層上形成電極。然後，準備相對基體。而且，使用密封劑貼合相對基體和形成有TFT的基體。在此情況下，像素電極、包括發光層的層、以及電極重疊的部分是顯示元件。
注意，通過採用本實施方式，可以使NTFT的閘絕緣膜的膜厚度和PTFT的閘絕緣膜的膜厚度成為互不相同。
在此情況下，NTFT及PTFT中的任何一方的閘絕緣膜的膜厚度成為第一閘絕緣膜102的膜厚度。在這種情況下，NTFT及PTFT中的任何另一方的閘絕緣膜的膜厚度成為第一閘絕緣膜102的膜厚度和第二閘絕緣膜202的膜厚度的總和。
此外，也可以通過當進行第五蝕刻時對第二閘電極201上的第一閘絕緣膜102進行過蝕刻來使第一閘絕緣膜102的膜厚度減薄，以調節NTFT及PTFT中的任何另一方的閘絕緣膜的膜厚度。
注意，通過調節該過蝕刻時和形成第一閘絕緣膜102 及第二閘絕緣膜202時的膜厚度，即使採用本實施方式的方法也可以使NTFT及PTFT的閘絕緣膜的膜厚度成為相同。
實施方式5：
在本實施方式中，將參照圖11A至11C說明實施方式1至4的摻雜半導體膜和無摻雜半導體膜的雜質濃度輪廓。注意，在本實施方式中的雜質濃度是指賦予導電性的雜質元素的濃度。
圖11A示出層疊形成有無摻雜半導體膜501和摻雜半導體膜502的半導體膜的雜質濃度輪廓。示出線500，其中縱軸示出雜質濃度(atom/cm3 )，而橫軸示出距離無摻雜半導體膜501表面的深度(nm)。
如圖11A所示那樣，通過層疊無摻雜半導體膜和摻雜半導體膜，可以使在無摻雜半導體膜和摻雜半導體膜的介面上的賦予導電性的雜質元素的濃度輪廓成為不連續(在無摻雜半導體膜和摻雜半導體膜的介面上雜質濃度的差異大。)。
因此，可以根據雜質元素的濃度輪廓明確地判斷介面的位置。像這樣，通過使雜質濃度的輪廓為不連續，可以在介面上使帶隙具有差異，從而可以減少電流的洩漏。通過減少電流的洩漏，可以實現當將TFT處於截止狀態時的電流不均勻的減少和TFT的可靠性的提高(截止特性良好)。此外，因為摻雜半導體膜的電阻率低，所以當將TFT 處於導通狀態時的電流值也不會降低(導通特性也良好)。
圖11B是在如下情況下的雜質濃度輪廓：在形成半導體膜511之後通過離子注入法摻雜雜質，然後進行退火。
注意，在600℃以上的溫度下進行用來使注入雜質的區域低電阻化的退火。示出線510，其中縱軸示出雜質濃度(atom/cm3 )，而橫軸示出距離半導體膜511表面的深度(nm)。
圖11C是在如下情況下的雜質濃度輪廓的模式圖：在形成半導體膜521之後，通過熱擴散法摻雜雜質。注意，在800℃以上的溫度下進行熱擴散。示出線520，其中縱軸示出雜質濃度(atom/cm3 )，而橫軸示出距離半導體膜521表面的深度(nm)。
如圖11B、11C所示那樣，在採用離子注入法或熱擴散法的情況下，表示濃度越接近基體一側越低的梯度，不能根據雜質元素的濃度輪廓明確地判斷介面的位置。
就是說，在不含有雜質元素的半導體膜和含有雜質元素的半導體膜的介面上，雜質濃度沒有大的差異。
因此，在採用離子注入法或熱擴散法的情況下，在介面上不能使帶隙具有大的差異(本來，相當於介面的部分不清楚)。
再者，由於在採用離子注入法或熱擴散法的情況下，需要進行至少600℃以上的熱處理，因此不能使用耐熱溫度低的基體。
另一方面，當在層疊形成無摻雜半導體膜和摻雜半導體膜時，可以在當形成無摻雜半導體膜或摻雜半導體膜時的溫度以下的溫度(例如，在實施方式1至4中採用300℃以下的溫度)下製造半導體裝置。因此，由於不需要用於雜質的活化的退火，所以可以提供具有能夠減少薄膜電晶體的電特性不均勻的結構的半導體裝置。此外，通過能夠省略退火的步驟，可以縮減步驟數量。再者，由於不進行高溫的退火步驟，可以使用耐熱溫度低的基體(例如，由樹脂構成的基體)。
實施方式6：
在本實施方式中，將說明實施方式1至5所述的使用薄膜電晶體的半導體裝置的整體結構。
圖12是本發明的半導體裝置的電路圖的一個例子。
信號供應電路610通過多個源匯流排611電連接到像素部600。
此外，掃描電路620通過多個閘匯流排621電連接到像素部600(圖12)。
在像素部600中，矩陣狀地配置有多個像素TFT601、多個儲存電容器602、以及多個顯示元件603(圖12)。
閘匯流排621電連接到像素TFT601的閘端子(圖12)。
此外，源匯流排611電連接到像素TFT601的閘端子 及汲端子中的任何一方(圖12)。
另外，儲存電容器602及顯示元件603電連接到像素TFT601的源端子及汲端子中的任何另一方(圖12)。
使用NTFT和PTFT的雙方形成周邊電路(信號供應電路610及掃描電路620)。與使用NTFT及PTFT中的任何一方形成周邊電路的情況相比，可以通過使用NTFT和PTFT的雙方形成，大幅度地減少耗電量。
像素TFT601是NTFT及PTFT中的任何一方。
實施方式7：
將參照圖13A至16C說明實施方式6所述的半導體裝置的製造方法。
注意，對於附加與實施方式1至6相同的符號的部分，可以應用實施方式3所述的材料。
此外，在本實施方式中的NTFT及PTFT的形成方法與實施方式1所述的方法相同，但是也可以應用於其他實施方式的方法(特別是，如實施方式4那樣，NTFT的閘絕緣膜及PTFT的閘絕緣膜中的任何一方為單層，而NTFT的閘絕緣膜及PTFT的閘絕緣膜中的任何另一方為疊層的方法)。
此外，像素TFT601是NTFT及PTFT中的任何一方。在本實施方式中使用NTFT。
首先，在基體上形成像素TFT的閘電極403、周邊電路部的NTFT的閘電極401、周邊電路部的PTFT的閘電 極402、閘匯流排621、儲存電容器602的下部電極404(閘電極)(圖13A)。
可以使用與其他實施方式所述的第一閘電極101及第二閘電極201相同的材料及方法形成像素TFT的閘電極403、周邊電路的NTFT的閘電極401、以及周邊電路的PTFT的閘電極402。
接著，按順序形成第一閘絕緣膜102、第一無摻雜半導體膜103、以及第一摻雜半導體膜104(圖13B)。此時，優選連續形成閘絕緣膜、無摻雜半導體膜、以及摻雜半導體膜。
接著，在形成在像素TFT的閘電極403、周邊電路部的NTFT的閘電極401上的第一摻雜半導體膜104上形成掩模301(圖13C)。
接著，與實施方式1同樣地，通過進行第一及第二蝕刻(兩個階段蝕刻)，去除形成在掩模301形成的部分之外的部分的第一閘絕緣膜102、第一無摻雜半導體膜103、以及第一摻雜半導體膜104。接著，去除掩模301(圖14A)。
可以通過進行第一蝕刻及第二蝕刻(兩個階段蝕刻)，減少周邊電路部的PTFT的閘電極402、閘匯流排621、以及儲存電容器602的下部電極404受到的蝕刻損壞。
特別是，若是閘匯流排621受到損壞，閘匯流排621的電阻值提高，從而發生半導體裝置的工作延遲。因此，優選進行第一及第二蝕刻(兩個階段蝕刻)。
接著，按順序形成第二閘絕緣膜202、第二無摻雜半導體膜203、以及第二摻雜半導體膜204(圖14B)。此時，優選連續形成閘絕緣膜、無摻雜半導體膜、以及摻雜半導體膜。
接著，在形成在儲存電容器602的下部電極404、周邊電路部的PTFT的閘電極402上的第二摻雜半導體膜204上形成掩模302(圖14C)。
注意，若是儲存電容器602的下部電極404上不形成掩模302，當後面的第三及第四蝕刻時，儲存電容器602的下部電極404上的絕緣膜也被去除。
由此，為形成儲存電容器而需要添加形成新的絕緣膜，在絕緣膜上形成掩模，並進行蝕刻的步驟。從而增加掩模的數量。
因此，為了減少掩模數量，在儲存電容器602的下部電極404上形成掩模302很重要。
接著，與實施方式1同樣地，通過進行第三蝕刻及第四蝕刻(兩個階段蝕刻)，去除形成在掩模302形成的部分以外的部分的第二閘絕緣膜202、第二無摻雜半導體膜203、以及第二摻雜半導體膜204。然後去除掩模(圖15A)。
接著，在像素TFT的閘電極403、周邊電路部的NTFT的閘電極401、周邊電路部的PTFT的閘電極402、儲存電容器602的下部電極404上形成佈線606a至606f(圖15B)。
可以使用與其他實施方式所述的第一佈線106及第二佈線206相同的材料、方法形成佈線606a至606f。
如圖所示，佈線606a是儲存電容器602的上部電極，並且形成在像素TFT601的源區域及汲區域中的任何一方上(圖15B)。
接著，將佈線606a至606d用作掩模來進行蝕刻，以確定像素TFT、周邊電路部的NTFT、及周邊電路部的PTFT的溝道形成區域、源區域、以及汲區域(圖15C)。
由於通過該蝕刻成為溝道形成區域的無摻雜半導體層多少被蝕刻，因此像這樣形成的TFT稱為溝道蝕刻型TFT(薄膜電晶體)。
此外，儲存電容器602具有如下結構：按順序層疊儲存電容器602的下部電極404、第二閘絕緣膜202、第二無摻雜半導體膜203、第二摻雜半導體膜204、以及佈線606a(圖15C)。
注意，以往，在只由NTFT及PTFT中的任何一方形成的半導體裝置中採用如下方法：在使用反交錯結構的TFT的情況下，當形成閘電極的同時形成儲存電容器的下部電極，當形成閘絕緣膜的同時形成儲存電容器的介電薄膜，並且當形成佈線的同時形成儲存電容器的上部電極。
在上述現有的方法中，由於當用來形成TFT的島狀半導體層的蝕刻時，儲存電容器的介電薄膜受到蝕刻損壞，因此發生每個儲存電容器的電特性中產生不均勻的問題。
通過採用本實施方式的方法，可以解除上述現有方法所具有的問題，且減少每個儲存電容器的不均勻。此外，掩模的數量不會增加。另外，可以通過連續形成閘絕緣膜、無摻雜半導體膜、以及摻雜半導體膜，提高減少每個儲存電容器的不均勻的效果，所以很優選。
接著，以覆蓋像素TFT601、儲存電容器602、周邊電路部的NTFT631、周邊電路部的PTFT632、閘匯流排621的方式形成層間絕緣膜607(圖16A)。
接著，在形成達到像素TFT601、周邊電路部的NTFT631、以及周邊電路部的PTFT632的源區域及汲區域的接觸孔之後，形成源匯流排611a、以及周邊電路的佈線611b至611d(圖16B)。
接著，可以使用與其他實施方式所述的第一佈線106及第二佈線206相同的材料、方法形成源匯流排611a、以及周邊電路的佈線611b至611d。
然後，形成像素電極608(圖16C)。
可以使用與其他實施方式所述的像素電極相同的材料、方法形成像素電極608。
注意，也可以在形成像素電極608之後，形成閘匯流排621。
因為圖16C是截面圖，所以將像素TFT601和像素電極608圖示為互相重疊，但是像素電極608延伸在與像素TFT601及儲存電容器602不重疊的位置。
注意，當製造反射型液晶顯示裝置時及當製造頂部發 射型的EL顯示裝置時，也可以將像素電極608僅配置在與像素TFT601及儲存電容器602重疊的位置。
接著，形成顯示元件。
例如，當是液晶顯示裝置時，準備形成有相對電極、彩色濾光片等的相對基體。然後，將取向膜形成在相對基體和形成有TFT的基體。在使用密封劑貼合形成有TFT的基體和相對基體之後，將液晶注入在形成有TFT的基體和相對基體之間。在此情況下，像素電極、液晶、以及相對電極重疊的部分是顯示元件。
例如，當是EL顯示裝置時，在像素電極上形成包括發光層的層，且在包括發光層的層上形成電極。然後，準備相對基體。而且，使用密封劑貼合相對基體和形成有TFT的基體。在此情況下，像素電極、包括發光層的層、以及電極重疊的部分是顯示元件。
實施方式8：
在實施方式7中，通過不將掩模301形成在儲存電容器602的下部電極404上，而將掩模302形成在儲存電容器602的下部電極404上，以縮減掩模的數量。
作為其變形例子，舉出如下方法：在實施方式7中，通過不將掩模302形成在儲存電容器602的下部電極404上，而將掩模301形成在儲存電容器602的下部電極404上，以可以縮減掩模的數量。
在此情況下，儲存電容器602具有如下結構：按順序 形成儲存電容器602的下部電極404、第一閘絕緣膜102、第一無摻雜半導體膜103、第一摻雜半導體膜104、佈線606a。
實施方式9：
通過使用實施方式7、8所述的方法，可以意圖性地使像素TFT601、儲存電容器602、周邊電路部的NTFT631、周邊電路部的PTFT632各個的閘絕緣膜的厚度成為互不相同。使它們成為不同的方式有兩種，即兩種閘絕緣膜的膜厚度相同的方式、以及兩種閘絕緣膜的膜厚度不同的方式。
在此，像素TFT的閘絕緣膜優選是更厚的，而儲存電容器602的閘絕緣膜優選是更薄的。
在閘絕緣膜薄的情況下具有如下優點，即當使像素TFT導通時電流值升高等(導通特性良好)。但是，在閘絕緣膜薄的情況下，也有如下缺點，即閘絕緣膜的耐壓降低、因閘絕緣膜的針孔的增加所引起的洩漏發生的可能性提高。
若是發生洩漏，當使像素TFT截止時也流過電流，從而不起到像素TFT的作用。
因此，在像素TFT中，閘絕緣膜較厚，可以降低發生洩漏的可能性(截止特性良好)。
此外，作為像素TFT，具有良好的截止特性的像素TFT較優選，所以後者較優選。
另一方面，由於儲存電容器602的閘絕緣膜是介電薄膜，因此儲存電容器602的閘絕緣膜較薄，可以增加能夠保持的電荷量，所以很優選。
因此，優選採用如下結構：與儲存電容器的閘絕緣膜的膜厚度相比，像素TFT的閘絕緣膜的膜厚度較厚。
在此，當膜厚度厚時，發生導通特性降低的問題。
於是，膜厚度較厚的TFT優選為NTFT。這是因為如下緣故：在比較NTFT和PTFT的情況下，因兩者載流子的有效質量的差異，而具有電子作為載流子的NTFT的遷移度較高。由於當遷移度變高時，導通特性也變高，因此可以解除上述問題。
此外，由於PTFT的導通特性比NTFT的導通特性低，因此閘絕緣膜優選薄。從而，PTFT的閘絕緣膜的膜厚度優選比NTFT的閘絕緣膜的膜厚度薄。根據上述結構，可以減少用於電路的每個TFT的導通特性的不均勻。該TFT可以適用於周邊電路、CPU、RFID等所有電路。
因此，非常優選的是，像素TFT為NTFT，且與NTFT的閘絕緣膜相比，使儲存電容器的閘絕緣膜的膜厚度為薄。注意，在採用該結構的情況下，當使用實施方式7、8所述的方法時儲存電容器的閘絕緣膜的膜厚度與PTFT的閘絕緣膜的膜厚度相同。
非常優選的是，與NTFT的閘絕緣膜的膜厚度相比，使儲存電容器的閘絕緣膜的膜厚度及PTFT的閘絕緣膜的膜厚度厚，且像素TFT為NTFT。
實施方式10：
將說明本發明的半導體裝置的例子。
作為根據本發明的半導體裝置，可以舉出電視裝置(簡單地稱為電視，或者電視接收機)、如數位相機和數位攝像機等的影像拍攝裝置、行動電話裝置(簡單地稱為行動電話機、行動電話)、PDA等的攜帶型資訊終端、攜帶型遊戲機、用於電腦的監視器、電腦、汽車音響等的聲音再現裝置、以及家用遊戲機等的具備記錄媒體的圖像再現裝置等。對於其具體例子將參照圖17A至圖18E。
圖17A所示的電視裝置包括主體2001、顯示部2002等。
安裝在主體2001的控制設備及顯示部2002可以應用本發明。
因此，可以提供可靠性高且耗電量低的電視裝置。此外，因為電視裝置越大型化並高精細化，TFT的數量越增加，所以每個TFT的不均勻的問題明顯。因此，本發明適合於大型電視裝置、高精細的電視裝置等。特別適合於電視裝置的解析度是VGA(視頻圖形陣列、橫640×縱480像素)以上的情況(適合於解析度是VGA或高於VGA的情況)。
圖17B所示的個人電腦用顯示器包括主體2011、顯示部2012、鍵盤2013等。
安裝在主體2011的控制設備及顯示部2012可以應用 本發明。
因此，可以提供可靠性高且耗電量低的個人電腦用顯示器。此外，因為個人電腦用顯示器越大型化並高精細化，TFT的數量越增加，所以每個TFT的不均勻的問題明顯。因此，本發明適合於大型個人電腦用顯示器、高精細的個人電腦用顯示器等。特別適合於個人電腦用顯示器的解析度是VGA(視頻圖形陣列、橫640×縱480像素)以上的情況(適合於解析度是VGA或高於VGA的情況)。
圖18A所示的攜帶型資訊設備包括主體9201、顯示部9202等。
安裝在主體9201的控制設備及顯示部9202可以應用本發明。
因此，可以提供可靠性高且耗電量低的攜帶型資訊設備。
圖18B所示的數位攝像機包括主體9701、顯示部9702等。通過應用本發明，顯示部9702可以減輕TFT的不均勻。從而可以提供可靠性高且耗電量低的數位攝像機。
圖18C所示的行動電話機包括主體9101、顯示部9102等。
安裝在主體9101的控制設備及顯示部9102可以應用本發明。
因此，可以提供可靠性高且耗電量低的行動電話機。
圖18D所示的攜帶型電視裝置包括主體9301、顯示 部9302等。
安裝在主體9301的控制設備及顯示部9302可以應用本發明。
因此，可以提供可靠性高且耗電量低的攜帶型電視裝置。
此外，可以將本發明廣泛地應用於如下電視裝置：安裝到行動電話機等的攜帶型終端的小型電視裝置；能夠搬運的中型電視裝置；以及大型電視裝置(例如40英寸以上)。
圖18E所示的攜帶型電腦包括主體9401、顯示部9402等。
主體9401的控制設備及顯示部9402可以應用本發明。
因此，可以提供可靠性高且耗電量低的攜帶型電腦。
此外，可以通過使用撓性基體，提供具有曲面形狀的畫面的顯示器(顯示裝置)。
像這樣，通過本發明，可以提供可靠性高且耗電量低的半導體裝置。
本說明書根據2007年1月30日在日本專利局受理的日本專利申請編號2007-019662而製作，所述申請內容包括在本說明書中。
101‧‧‧第一閘電極
102‧‧‧第一閘絕緣膜
103‧‧‧第一無摻雜半導體膜
103a‧‧‧無摻雜島狀半導體層
104‧‧‧第一摻雜半導體膜
104a‧‧‧摻雜半導體層
104b‧‧‧摻雜半導體層
105‧‧‧第一島狀半導體層
105a‧‧‧附圖標記
105b‧‧‧附圖標記
105c‧‧‧附圖標記
106‧‧‧第一佈線
201‧‧‧第二閘電極
202‧‧‧第二閘絕緣膜
203‧‧‧第二無摻雜半導體膜
203a‧‧‧無摻雜島狀半導體層
204‧‧‧第二摻雜半導體膜
204a‧‧‧摻雜半導體層
204b‧‧‧摻雜半導體層
205‧‧‧第二島狀半導體層
205a‧‧‧附圖標記
205b‧‧‧附圖標記
205c‧‧‧附圖標記
206‧‧‧第二佈線
301‧‧‧掩模
302‧‧‧掩模
401‧‧‧NTFT的閘電極
402‧‧‧PTFT的閘電極
403‧‧‧像素TFT的閘電極
404‧‧‧下部電極
501‧‧‧無摻雜半導體膜
502‧‧‧摻雜半導體膜
511‧‧‧半導體膜
521‧‧‧半導體膜
600‧‧‧像素部
601‧‧‧像素TFT
602‧‧‧儲存電容器
603‧‧‧顯示元件
606a‧‧‧佈線
606b‧‧‧佈線
606c‧‧‧佈線
606d‧‧‧佈線
606e‧‧‧佈線
606f‧‧‧佈線
607‧‧‧層間絕緣膜
608‧‧‧像素電極
610‧‧‧信號供應電路
611‧‧‧源匯流排
611a‧‧‧源匯流排
611b‧‧‧佈線
611c‧‧‧佈線
611d‧‧‧佈線
620‧‧‧掃描電路
621‧‧‧閘匯流排
631‧‧‧周邊電路部的NTFT
632‧‧‧周邊電路部的PTFT
1000‧‧‧基體
2001‧‧‧主體
2002‧‧‧顯示部
2011‧‧‧主體
2012‧‧‧顯示部
2013‧‧‧鍵盤
8001‧‧‧第一蝕刻
8002‧‧‧第二蝕刻
8003‧‧‧第三蝕刻
8004‧‧‧第四蝕刻
8005‧‧‧第五蝕刻
8006‧‧‧第六蝕刻
8007‧‧‧第七蝕刻
9101‧‧‧主體
9102‧‧‧顯示部
9201‧‧‧主體
9202‧‧‧顯示部
9301‧‧‧主體
9302‧‧‧顯示部
9401‧‧‧主體
9402‧‧‧顯示部
9701‧‧‧主體
9702‧‧‧顯示部
圖1A至1C是表示半導體裝置的製造方法的截面圖( 實施方式1)；圖2A至2C是表示半導體裝置的製造方法的截面圖(實施方式1)；圖3A至3C是表示半導體裝置的製造方法的截面圖(實施方式1)；圖4A至4C是表示半導體裝置的製造方法的截面圖(實施方式1)；圖5A至5C是表示半導體裝置的製造方法的截面圖(實施方式1)；圖6A至6C是表示半導體裝置的製造方法的截面圖(實施方式4)；圖7A至7C是表示半導體裝置的製造方法的截面圖(實施方式4)；圖8A至8C是表示半導體裝置的製造方法的截面圖(實施方式4)；圖9A至9C是表示半導體裝置的製造方法的截面圖(實施方式4)；圖10A和10B是表示半導體裝置的製造方法的截面圖(實施方式4)；圖11A至11C是雜質濃度的輪廓比較(實施方式5)；圖12是表示各個元件的連接關係的電路圖(實施方式6)；圖13A至13C是表示半導體裝置的製造方法的截面圖 (實施方式7)；圖14A至14C是表示半導體裝置的製造方法的截面圖(實施方式7)；圖15A至15C是表示半導體裝置的製造方法的截面圖(實施方式7)；圖16A至16C是表示半導體裝置的製造方法的截面圖(實施方式7)；圖17A和17B是表示半導體裝置的示例(實施方式10)；圖18A至18E是表示半導體裝置的示例(實施方式10)。
101‧‧‧第一閘電極
102‧‧‧第一閘絕緣膜
105‧‧‧第一島狀半導體層
106‧‧‧第一佈線
201‧‧‧第二閘電極
202‧‧‧第二閘絕緣膜
205‧‧‧第二島狀半導體層
206‧‧‧第二佈線
1000‧‧‧基體

Claims (13)

  1. 一種半導體裝置，包含：第一薄膜電晶體，該第一薄膜電晶體包括：第一閘電極、形成在該第一閘電極上的第一閘絕緣膜、形成在該第一閘絕緣膜上的第一無摻雜半導體層、以及形成在該第一無摻雜半導體層上的第一摻雜半導體層；以及第二薄膜電晶體，該第二薄膜電晶體包括：第二閘電極、形成在該第二閘電極上的第二閘絕緣膜、形成在該第二閘絕緣膜上的第二無摻雜半導體層、以及形成在該第二無摻雜半導體層上的第二摻雜半導體層，其中該第一薄膜電晶體具有與該第二薄膜電晶體相反的導電性，且該第一閘絕緣膜的材料和該第二閘絕緣膜的材料不同。
  2. 如申請專利範圍第1項的半導體裝置，其中該第一薄膜電晶體是n型薄膜電晶體，且該第二薄膜電晶體是p型薄膜電晶體，且該第一閘絕緣膜的膜厚度比該第二閘絕緣膜的膜厚度厚。
  3. 如申請專利範圍第2項的半導體裝置，其中該第一薄膜電晶體配置在像素部中，且該第二薄膜電晶體配置在周邊電路部中。
  4. 一種半導體裝置，包含：第一薄膜電晶體，該第一薄膜電晶體包括：第一閘電 極、形成在該第一閘電極上的第一閘絕緣膜、形成在該第一閘絕緣膜上的第一無摻雜半導體層、以及形成在該第一無摻雜半導體層上的第一摻雜半導體層；第二薄膜電晶體，該第二薄膜電晶體包括：第二閘電極、形成在該第二閘電極上的第二閘絕緣膜、形成在該第二閘絕緣膜上的第二無摻雜半導體層、以及形成在該第二無摻雜半導體層上的第二摻雜半導體層；以及第三薄膜電晶體，該第三薄膜電晶體包括：第三閘電極、形成在該第三閘電極上的第三閘絕緣膜、形成在該第三閘絕緣膜上的第三無摻雜半導體層、以及形成在該第三無摻雜半導體層上的第三摻雜半導體層，其中該第一薄膜電晶體和該第二薄膜電晶體是n型薄膜電晶體，且該第三薄膜電晶體是p型薄膜電晶體，且該第一閘絕緣膜的材料與該第三閘絕緣膜的材料不同，且該第二閘絕緣膜的材料與該第三閘絕緣膜的材料不同。
  5. 如申請專利範圍第4項的半導體裝置，其中該第一薄膜電晶體配置在像素部中，且該第二薄膜電晶體和該第三薄膜電晶體配置在周邊電路部中。
  6. 一種半導體裝置，包含：第一薄膜電晶體，該第一薄膜電晶體包括：第一閘電極、形成在該第一閘電極上的第一閘絕緣膜、形成在該第 一閘絕緣膜上的第一無摻雜半導體層、以及形成在該第一無摻雜半導體層上的第一摻雜半導體層；第二薄膜電晶體，該第二薄膜電晶體包括：第二閘電極、形成在該第二閘電極上的第二閘絕緣膜、形成在該第二閘絕緣膜上的第二無摻雜半導體層、以及形成在該第二無摻雜半導體層上的第二摻雜半導體層；第三薄膜電晶體，該第三薄膜電晶體包括：第三閘電極、形成在該第三閘電極上的第三閘絕緣膜、形成在該第三閘絕緣膜上的第三無摻雜半導體層、以及形成在該第三無摻雜半導體層上的第三摻雜半導體層；以及儲存電容器，該儲存電容器包括：第四閘電極、形成在該第四閘電極上的第四閘絕緣膜、形成在該第四閘絕緣膜上的第四無摻雜半導體層、以及形成在該第四無摻雜半導體層上的第四摻雜半導體層；其中該第一薄膜電晶體和該第二薄膜電晶體是n型薄膜電晶體，且該第三薄膜電晶體是p型薄膜電晶體，且該第一閘絕緣膜的材料不同於該第三閘絕緣膜的材料及該第四閘絕緣膜的材料，且該第二閘絕緣膜的材料不同於該第三閘絕緣膜的材料及該第四閘絕緣膜的材料。
  7. 如申請專利範圍第6項的半導體裝置，其中該第一薄膜電晶體和該儲存電容器配置在像素部中，且該第二薄膜電晶體和該第三薄膜電晶體配置在周邊 電路部中，且該儲存電容器電連接到該第一薄膜電晶體。
  8. 如申請專利範圍第1、4及6項之任一項的半導體裝置，其中該半導體裝置是選自電視裝置、電腦、攜帶型資訊終端、影像拍攝裝置、電話裝置的其中之一。
  9. 一種半導體裝置的製造方法，包括如下步驟：形成第一閘電極及第二閘電極；在該第一閘電極及第二閘電極上，按順序形成第一閘絕緣膜、第一無摻雜半導體膜、以及包括n型及p型中的一導電性的第一摻雜半導體膜；去除該第一無摻雜半導體膜和該第一摻雜半導體膜，以形成第一島狀半導體層，其中在該第一閘電極上按順序層疊有第一無摻雜半導體層和第一摻雜半導體層，並露出形成在該第二閘電極上的該第一閘絕緣膜；去除露出的該第一閘絕緣膜，以露出該第二閘電極；在露出的該第二閘電極和該第一島狀半導體層上，按順序形成第二閘絕緣膜、第二無摻雜半導體膜、以及具有n型及p型中的另一導電性的第二摻雜半導體膜；藉由第一蝕刻去除該第二無摻雜半導體膜和該第二摻雜半導體膜，以形成第二島狀半導體層，其中在該第二閘電極上按順序層疊有第二無摻雜半導體層和第二摻雜半導體層，並露出該第一島狀半導體層上的該第二閘絕緣膜；藉由第二蝕刻去除露出的該第二閘絕緣膜，以露出該 第一島狀半導體層；在該第一島狀半導體層及第二島狀半導體層上形成佈線；以及使用該佈線作為掩模，以部份地去除該第一摻雜半導體膜及該第二摻雜半導體膜。
  10. 一種半導體裝置的製造方法，包含如下步驟：形成第一閘電極及第二閘電極；在該第一閘電極及第二閘電極上，按順序形成第一閘絕緣膜、第一無摻雜半導體膜、以及包括n型及p型中的一導電性的第一摻雜半導體膜；去除該第一無摻雜半導體膜和該第一摻雜半導體膜，以形成第一島狀半導體層，其中在該第一閘電極上按順序層疊有第一無摻雜半導體層和第一摻雜半導體層，並露出形成在該第二閘電極上的該第一閘絕緣膜；在露出的該第一閘絕緣膜和該第一島狀半導體層上，按順序形成第二閘絕緣膜、第二無摻雜半導體膜、具有n型及p型中的另一導電性的第二摻雜半導體膜；藉由第一蝕刻去除該第二無摻雜半導體膜和該第二摻雜半導體膜，以形成第二島狀半導體層，其中按順序層疊有第二無摻雜半導體層和第二摻雜半導體層，並露出形成在該第一島狀半導體層上的該第二閘絕緣膜；藉由第二蝕刻去除露出的該第二閘絕緣膜，以露出該第一島狀半導體層；在該第一島狀半導體層及第二島狀半導體層上形成佈 線；以及使用該佈線作為掩模，以部份地去除該第一摻雜半導體膜及該第二摻雜半導體膜。
  11. 如申請專利範圍第9或10項的半導體裝置的製造方法，其中在該第二閘絕緣膜的蝕刻速度比該第二無摻雜半導體膜的蝕刻速度低的條件下進行該第一蝕刻，且在該第一摻雜半導體層的蝕刻速度比該第二閘絕緣膜的蝕刻速度低的條件下進行該第二蝕刻。
  12. 如申請專利範圍第9或10項的半導體裝置的製造方法，其中連續形成該第一閘絕緣膜、該第一無摻雜半導體膜、以及該第一摻雜半導體膜，且連續形成該第二閘絕緣膜、該第二無摻雜半導體膜、以及該第二摻雜半導體膜。
  13. 如申請專利範圍第9或10項的半導體裝置的製造方法，其中該第一無摻雜半導體膜及第二無摻雜半導體膜是非晶半導體膜或包括微晶的非晶半導體膜。
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