CN101236973B - 半导体装置以及其制造方法 - Google Patents

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Abstract

本发明的课题为如下：在制造具有n型薄膜晶体管和p型薄膜晶体管的半导体装置的情况下，减少TFT的不均匀。此外，掩模数量的缩减、制造工序数量的减少、以及制造工序期间的缩短。本发明是一种半导体装置的制造方法，其中在形成第一薄膜晶体管的岛状半导体层之后，形成第二薄膜晶体管的岛状半导体层，并且当形成所述第二薄膜晶体管的岛状半导体层之际，将与所述第二薄膜晶体管的岛状半导体层接触的栅绝缘膜兼用作所述第一薄膜晶体管的岛状半导体层的保护膜(蚀刻停止膜)。

Description

半导体装置以及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
近年来，平面显示器如液晶显示装置、电致发光(EL)显示装置等引人注目。
作为这种平面显示器的驱动方式，存在有无源矩阵方式和有源矩阵方式。与无源矩阵方式相比，有源矩阵方式具有优点，即可以实现低耗电量化、高精细化、衬底的大型化等。
此外，通过采用有源矩阵方式，可以将像素TFT和用来驱动该像素TFT的驱动电路形成在相同的衬底上。注意，TFT是指薄膜晶体管。
在此，与只使用n型薄膜晶体管(NTFT)及p型薄膜晶体管(PTFT)中的任何一方形成电路的情况相比，在使用n型薄膜晶体管及p型薄膜晶体管中的双方形成电路的情况下具有更优良的特性(低耗电量、高速响应等)。
例如，专利文献1公开通过采用离子注入法进行杂质掺杂形成n型薄膜晶体管及p型薄膜晶体管的方法。
[专利文献1]日本专利申请公开H6-37313号公报
通过离子注入法的杂质掺杂是指以高电压使离子化的杂质(掺杂剂)加速并注入到半导体中的方法。
因此，由于在采用离子注入法的情况下半导体层的源区域及漏区域受到离子注入所引起的损坏，所以电阻值升高。而且，当半导体层的源区域及漏区域的电阻值升高时，TFT的工作延迟。或者，TFT不工作。
于是，为了通过恢复该损坏使源区域及漏区域低电阻化，需要进行退火。但是，当进行退火处理时具有如下倾向，即在每个TFT中半导体层的沟道形成区域的晶性不规则地变化。
这是因为如下缘故：当沟道形成区域的晶性低时，因如退火的高温加热处理而沟道形成区域无秩序地晶化(特别是，当将非晶半导体用于沟道形成区域时，这种倾向很强)。因此，因退火而在每个TFT中产生电特性的不均匀。
此外，因进行退火而引起制造工序数量的增加及制造工序期间的长期化等。
另外，在需要如退火的高温加热处理的TFT工艺中，不能将TFT直接形成在耐热性低的衬底(例如，由树脂材料构成的衬底)上。
此外，离子注入法容易受到起因于装置的离子注入量的不均匀的影响。作为起因于装置的离子注入量的不均匀，存在有如下例子：因灯丝的退化的制造批量之间的离子注入量的不均匀；因处理室内的污染(随着反复处理，掺杂剂本身成为碎屑而附着到处理室的内壁、电极等)的衬底面内的离子注入量的不均匀等。
另一方面，作为离子注入法的代替方法，存在有热扩散法。
热扩散法是指如下方法：使用耐热性材料(氧化硅等)形成掩模，在包含赋予导电性的杂质元素的气氛中进行高温加热处理(800℃以上)，然后去除耐热性的掩模。
从而，因为热扩散法以比离子注入法高的温度进行加热处理，所以不能解决离子注入法所具有的问题。
此外，离子注入法需要用来分别掺杂n型掺杂剂和p型掺杂剂的掩模。
热扩散法需要将用来选择性地扩散n型掺杂剂的耐热性掩模和用来扩散p型掺杂剂的耐热性掩模成为不同。
再者，在热扩散法中使用不能耐800℃以上的处理的掩模(抗蚀剂等)，以形成可耐800℃以上的处理的掩模。因此，发生制造工序数量的增加和制造工序期间的长期化的问题。
发明内容
本发明的目的为如下：当制造具有n型薄膜晶体管和p型薄膜晶体管的半导体装置时，减少TFT的不均匀。此外，本发明的目的还在于掩模数量的缩减、制造工序数量的减少、以及制造工序期间的缩短。
将n型薄膜晶体管及p型薄膜晶体管中的任何一方用作第一薄膜晶体管。将所述n型薄膜晶体管及所述p型薄膜晶体管中的任何另一方用作第二薄膜晶体管。所述第一及第二薄膜晶体管具有反交错结构。
反交错结构是指如下结构：包括具有沟道形成区域、源区域和漏区域的半导体层，在所述沟道形成区域下通过栅绝缘膜形成有栅电极，并且在所述源区域及漏区域上形成有布线。此外，所述沟道形成区域配置在源区域和漏区域之间。
而且，本发明的半导体装置的特征在于将n型及p型双方的薄膜晶体管的半导体层的结构成为具有按顺序层叠有无掺杂半导体层和掺杂半导体层的部分的结构。
在本说明书中，无掺杂半导体层是指蚀刻无掺杂半导体膜并将它加工为所希望的形状的层。掺杂半导体层是指蚀刻掺杂半导体膜并将它加工为所希望的形状的层。
无掺杂半导体膜是指不将包含对半导体赋予导电性的杂质元素的气体用作成膜气体而形成的半导体膜。另一方面，掺杂半导体膜是指将包含对半导体赋予导电性的杂质元素的气体用作成膜气体而形成的半导体膜。
对半导体赋予导电性的杂质元素是施主元素(磷、砷等)或受主元素(硼等)。当形成n型薄膜晶体管的掺杂半导体膜时，将包含施主元素的气体用作成膜气体。此外，使用包含受主元素的气体形成p型薄膜晶体管的掺杂半导体膜。
本发明是一种在形成第一薄膜晶体管的岛状半导体层之后形成第二薄膜晶体管的岛状半导体层的半导体装置的制造方法，其中，当形成所述第二薄膜晶体管的岛状半导体层之际，将与所述第二薄膜晶体管的岛状半导体层接触的栅绝缘膜兼用作所述第一薄膜晶体管的岛状半导体层的保护膜(蚀刻停止膜)。
所述岛状半导体层具有按顺序层叠无掺杂半导体层和掺杂半导体层的结构。
而且，本发明是一种半导体装置的制造方法，其中，在形成所述第二薄膜晶体管的岛状半导体层之后去除所述第一薄膜晶体管的岛状半导体层上的所述保护膜(所述蚀刻停止膜)。
再者，本发明是一种半导体装置的制造方法，其中，在去除所述保护膜之后，通过形成布线并将所述布线用作掩模来去除所述掺杂半导体层的一部分，形成(确定)具有沟道形成区域、源区域、及漏区域的半导体层。
此外，本发明是一种半导体装置的制造方法，其中，连续形成栅绝缘膜、无掺杂半导体膜、及掺杂半导体膜。
膜的连续形成是指如下工序：在相同的装置内不将衬底暴露于大气气氛，而将多个膜连续层叠在衬底上。就是说，在相同的装置内连续层叠多个膜之际，不将所有的所述多个膜暴露于大气气氛，而连续层叠所述多个膜。
本发明的半导体装置包括：第一薄膜晶体管，该第一薄膜晶体管包括形成在第一栅电极上的第一栅绝缘膜、及具有按顺序层叠形成在所述第一栅绝缘膜上的第一无掺杂半导体层和n型及p型中的任何一方的第一掺杂半导体层的结构的半导体层；以及第二薄膜晶体管，该第二薄膜晶体管包括形成在第二栅电极上的第二栅绝缘膜、及具有按顺序层叠形成在所述第二绝缘膜上的第二无掺杂半导体层和n型及p型中的任何另一方的第二掺杂半导体层的结构的半导体层，其中，所述第一栅绝缘膜的膜厚度和所述第二栅绝缘膜的膜厚度不同。
本发明是一种半导体装置，其中，所述第一及第二薄膜晶体管是沟道蚀刻型。
沟道蚀刻型是指一种反交错结构的薄膜晶体管，并且通过如下方法形成：通过在层叠无掺杂半导体层和掺杂半导体层的半导体层上形成布线，且将所述布线用作掩模来去除所述掺杂半导体层的一部分(与沟道形成区域重叠的部分)。
由于通过所述去除，成为沟道形成区域的无掺杂半导体层多少被去除，因此通过这种方法形成的薄膜晶体管称为沟道蚀刻型薄膜晶体管。
本发明的半导体装置包括：第一薄膜晶体管，该第一薄膜晶体管包括形成在第一栅电极上的第一栅绝缘膜、及具有按顺序层叠形成在所述第一栅绝缘膜上的第一无掺杂半导体层和n型及p型中的任何一方的第一掺杂半导体层的结构的半导体层；以及第二薄膜晶体管，该第二薄膜晶体管包括形成在第二栅电极上的所述第一栅绝缘膜、形成在所述第一栅绝缘膜上的第二栅绝缘膜、及具有按顺序层叠形成在所述第二栅绝缘膜上的第二无掺杂半导体层和n型及p型中的任何另一方的第二掺杂半导体层的结构的半导体层。
本发明的半导体装置包括：第一薄膜晶体管，该第一薄膜晶体管包括形成在第一栅电极上的第一栅绝缘膜、及具有按顺序层叠形成在所述第一栅绝缘膜上的第一无掺杂半导体层和n型及p型中的任何一方的第一掺杂半导体层的结构的半导体层；第二薄膜晶体管，该第二薄膜晶体管包括形成在第二栅电极上的第二栅绝缘膜、及具有按顺序层叠形成在所述第二栅绝缘膜上的第二无掺杂半导体层和n型及p型中的任何另一方的第二掺杂半导体层的结构的半导体层；第三薄膜晶体管，该第三薄膜晶体管包括形成在第三栅电极上的所述第一栅绝缘膜、及具有按顺序层叠形成在所述第一栅绝缘膜上的第三无掺杂半导体层和n型及p型中的任何一方的第三掺杂半导体层的结构的半导体层；以及保持电容器，该保持电容器包括形成在下部电极上的所述第二栅绝缘膜、及具有按顺序层叠形成在所述第二栅绝缘膜上的第四无掺杂半导体层和n型及p型中的任何另一方的第四掺杂半导体层的结构的半导体层。
本发明是一种半导体装置，其中，所述第二栅绝缘膜的膜厚度比所述第一栅绝缘膜的膜厚度薄。
本发明是一种半导体装置，其中，所述n型及p型中的任何一方是n型，而所述n型及p型中的任何另一方是p型。
本发明是一种半导体装置，其中，所述第三薄膜晶体管和所述保持电容器电连接。
本发明的半导体装置包括电连接到周边电路部的像素部，所述周边电路部配置有所述第一及第二薄膜晶体管，所述像素部配置有所述第三薄膜晶体管及所述保持电容器，所述第二栅绝缘膜的膜厚度比所述第一栅绝缘膜的膜厚度薄，所述n型及p型中的任何一方是n型，所述n型及p型中的任何另一方是p型，并且所述第三薄膜晶体管和所述保持电容器电连接。
本发明的半导体装置包括：第一薄膜晶体管，该第一薄膜晶体管包括形成在第一栅电极上的第一栅绝缘膜、及具有按顺序层叠形成在所述第一栅绝缘膜上的第一无掺杂半导体层和n型及p型中的任何一方的第一掺杂半导体层的结构的半导体层；第二薄膜晶体管，该第二薄膜晶体管包括形成在第二栅电极上的所述第一栅绝缘膜、形成在所述第一栅绝缘膜上的第二栅绝缘膜、及具有按顺序层叠形成在所述第二栅绝缘膜上的第二无掺杂半导体层和n型及p型中的任何另一方的第二掺杂半导体层的结构的半导体层；第三薄膜晶体管，该第三薄膜晶体管包括形成在第三栅电极上的所述第一栅绝缘膜、形成在所述第一栅绝缘膜上的第二栅绝缘膜、及具有按顺序层叠形成在所述第二栅绝缘膜上的第三无掺杂半导体层和n型及p型中的任何另一方的第三掺杂半导体层的结构的半导体层；以及保持电容器，该保持电容器包括形成在下部电极上的所述第一栅绝缘膜、及具有按顺序层叠形成在所述第一栅绝缘膜上的第四无掺杂半导体层和n型及p型中的任何一方的第四掺杂半导体层的结构的半导体层。
本发明是一种半导体装置，其中，所述n型及p型中的任何一方是p型，而所述n型及p型中的任何另一方是n型。
本发明是一种半导体装置，其中，所述第三薄膜晶体管和所述保持电容器电连接。
本发明的半导体装置包括电连接到周边电路部的像素部，所述周边电路部配置有所述第一及第二薄膜晶体管，所述像素部配置有所述第三薄膜晶体管及所述保持电容器，所述n型及p型中的任何一方是p型，所述n型及p型中的任何另一方是n型，并且所述第三薄膜晶体管和所述保持电容器电连接。
本发明是一种半导体装置，其中，所述第一至第三薄膜晶体管是沟道蚀刻型。
本发明的半导体装置的制造方法包括如下步骤：在衬底上形成第一及第二栅电极；在所述第一及第二栅电极上按顺序形成第一栅绝缘膜、第一无掺杂半导体膜、以及n型及p型中的任何一方的第一掺杂半导体膜；去除形成在所述第二栅电极上的所述第一无掺杂半导体膜和所述第一掺杂半导体膜；去除形成在所述第二栅电极上的所述第一栅绝缘膜；在形成在所述第一栅电极上的所述第一掺杂半导体膜和所述第二栅电极之上按顺序形成第二栅绝缘膜、第二无掺杂半导体膜、以及n型及p型中的任何另一方的第二掺杂半导体膜；去除形成在所述第一栅电极上的所述第二无掺杂半导体膜和所述第二掺杂半导体膜；去除所述第二栅绝缘膜；在所述第一及第二掺杂半导体膜上形成布线；以及将所述布线用作掩模来去除所述第一掺杂半导体膜的一部分及所述第二掺杂半导体膜的一部分。
本发明的半导体装置的制造方法包括如下步骤：在衬底上形成第一及第二栅电极；在所述第一及第二栅电极上按顺序形成第一栅绝缘膜、第一无掺杂半导体膜、以及n型及p型中的任何一方的第一掺杂半导体膜；去除形成在所述第二栅电极上的所述第一无掺杂半导体膜和所述第一掺杂半导体膜；在形成在所述第一栅电极上的所述第一掺杂半导体膜和形成在所述第二栅电极上的所述第一栅绝缘膜上按顺序形成第二栅绝缘膜、第二无掺杂半导体膜、以及n型及p型中的任何另一方的第二掺杂半导体膜；去除形成在所述第一栅电极上的所述第二无掺杂半导体膜和所述第二掺杂半导体膜；去除所述第二栅绝缘膜；在所述第一及第二掺杂半导体膜上形成布线；以及将所述布线用作掩模来去除所述第一掺杂半导体膜的一部分及所述第二掺杂半导体膜的一部分。
本发明的半导体装置的制造方法包括如下步骤：在衬底上形成第一及第二栅电极；在所述第一及第二栅电极上按顺序形成第一栅绝缘膜、第一无掺杂半导体膜、n型及p型中的任何一方的第一掺杂半导体膜；去除形成在所述第二栅电极上的所述第一无掺杂半导体膜和所述第一掺杂半导体膜；去除形成在所述第二栅电极上的所述第一栅绝缘膜；在形成在所述第一栅电极上的所述第一掺杂半导体膜和所述第二栅电极上按顺序形成第二栅绝缘膜、第二无掺杂半导体膜、以及n型及p型中的任何另一方的第二掺杂半导体膜；在将所述第二栅绝缘膜用作蚀刻停止膜来去除形成在所述第一栅电极上的所述第二无掺杂半导体膜和所述第二掺杂半导体膜之后，去除所述第二栅绝缘膜；在所述第一及第二掺杂半导体膜上形成布线；以及将所述布线用作掩模来去除所述第一掺杂半导体膜的一部分及所述第二掺杂半导体膜的一部分。
本发明的半导体装置的制造方法包括如下步骤：在衬底上形成第一及第二栅电极；在所述第一及第二栅电极上按顺序形成第一栅绝缘膜、第一无掺杂半导体膜、以及n型及p型中的任何一方的第一掺杂半导体膜；去除形成在所述第二栅电极上的所述第一无掺杂半导体膜和所述第一掺杂半导体膜；在形成在所述第一栅电极上的所述第一掺杂半导体膜和形成在所述第二栅电极上的所述第一栅绝缘膜上按顺序形成第二栅绝缘膜、第二无掺杂半导体膜、以及n型及p型中的任何另一方的第二掺杂半导体膜；在将所述第二栅绝缘膜用作蚀刻停止膜来去除形成在所述第一栅电极上的所述第二无掺杂半导体膜和所述第二掺杂半导体膜之后，去除所述第二栅绝缘膜；在所述第一及第二掺杂半导体膜上形成布线；以及将所述布线用作掩模来去除所述第一掺杂半导体膜的一部分及所述第二掺杂半导体膜的一部分。
本发明的半导体装置的制造方法包括如下步骤：在衬底上形成第一及第二栅电极；在所述第一及第二栅电极上按顺序形成第一栅绝缘膜、第一无掺杂半导体膜、以及n型及p型中的任何一方的第一掺杂半导体膜；去除形成在所述第二栅电极上的所述第一无掺杂半导体膜和所述第一掺杂半导体膜；去除形成在所述第二栅电极上的所述第一栅绝缘膜；在形成在所述第一栅电极上的所述第一掺杂半导体膜和所述第二栅电极上按顺序形成第二栅绝缘膜、第二无掺杂半导体膜、以及n型及p型中的任何另一方的第二掺杂半导体膜；在所述第二栅绝缘膜的蚀刻速度比所述第二无掺杂半导体膜的蚀刻速度慢的条件下，去除形成在所述第一栅电极上的所述第二无掺杂半导体膜和所述第二掺杂半导体膜；在所述第一掺杂半导体膜的蚀刻速度比所述第二栅绝缘膜的蚀刻速度慢的条件下，去除所述第二栅绝缘膜；在所述第一及第二掺杂半导体膜上形成布线；以及将所述布线用作掩模来去除所述第一掺杂半导体膜的一部分及所述第二掺杂半导体膜的一部分。
本发明的半导体装置的制造方法包括如下步骤：在衬底上形成第一及第二栅电极；在所述第一及第二栅电极上按顺序形成第一栅绝缘膜、第一无掺杂半导体膜、以及n型及p型中的任何一方的第一掺杂半导体膜；去除形成在所述第二栅电极上的所述第一无掺杂半导体膜和所述第一掺杂半导体膜；在形成在所述第一栅电极上的所述第一掺杂半导体膜和形成在所述第二栅电极上的所述第一栅绝缘膜上按顺序形成第二栅绝缘膜、第二无掺杂半导体膜、以及n型及p型中的任何另一方的第二掺杂半导体膜；在所述第二栅绝缘膜的蚀刻速度比所述第二无掺杂半导体膜的蚀刻速度慢的条件下，去除形成在所述第一栅电极上的所述第二无掺杂半导体膜和所述第二掺杂半导体膜；在所述第一掺杂半导体膜的蚀刻速度比所述第二栅绝缘膜的蚀刻速度慢的条件下，去除所述第二栅绝缘膜；在所述第一及第二掺杂半导体膜上形成布线；以及将所述布线用作掩模来去除所述第一掺杂半导体膜的一部分及所述第二掺杂半导体膜的一部分。
本发明是一种半导体装置的制造方法，其中，所述第一栅绝缘膜、所述第一无掺杂半导体膜、以及n型及p型中的任何一方的所述第一掺杂半导体膜连续地形成。
本发明是一种半导体装置的制造方法，其中，所述第二栅绝缘膜、所述第二无掺杂半导体膜、以及n型及p型中的任何另一方的所述第二掺杂半导体膜连续地形成。
本发明是一种半导体装置的制造方法，其中，所述第一栅绝缘膜、所述第一无掺杂半导体膜、以及n型及p型中的任何一方的所述第一掺杂半导体膜连续地形成，并且所述第二栅绝缘膜、所述第二无掺杂半导体膜、以及n型及p型中的任何另一方的所述第二掺杂半导体膜连续地形成。
本发明是一种半导体装置的制造方法，其中，所述第一掺杂半导体膜的一部分是与所述第一栅电极重叠的区域，而所述第二掺杂半导体膜的一部分是与所述第二栅电极重叠的区域。
本发明是一种半导体装置的制造方法，其中，所述衬底是由树脂材料构成的衬底。
本发明是一种半导体装置的制造方法，其中，所述第一及第二无掺杂半导体膜是非晶半导体膜或包含微晶的非晶半导体膜。
此外，本发明的半导体装置包括：第一薄膜晶体管，该第一薄膜晶体管包括形成在第一栅电极上的第一栅绝缘膜、形成在所述第一栅绝缘膜上的第一无掺杂半导体层、及形成在所述第一无掺杂半导体层上的第一掺杂半导体层；以及第二薄膜晶体管，该第二薄膜晶体管包括形成在第二栅电极上的第二栅绝缘膜、形成在所述第二栅绝缘膜上的第二无掺杂半导体层、及形成在所述第二无掺杂半导体层上的第二掺杂半导体层，其中，所述第一薄膜晶体管具有与所述第二薄膜晶体管相反的导电性，并且所述第一栅绝缘膜的膜厚度和所述第二栅绝缘膜的膜厚度不同。
此外，本发明是一种半导体装置，其中，所述第一薄膜晶体管是n型薄膜晶体管，而所述第二薄膜晶体管是p型薄膜晶体管，并且所述第一栅绝缘膜的膜厚度比所述第二栅绝缘膜的膜厚度厚。
此外，本发明是一种半导体装置，其中，所述第一薄膜晶体管配置在像素部，而所述第二薄膜晶体管配置在周边电路部。
此外，本发明的半导体装置包括：第一薄膜晶体管，该第一薄膜晶体管包括形成在第一栅电极上的第一栅绝缘膜、形成在所述第一栅绝缘膜上的第一无掺杂半导体层、及形成在所述第一无掺杂半导体层上的第一掺杂半导体层；第二薄膜晶体管，该第二薄膜晶体管包括形成在第二栅电极上的第二栅绝缘膜、形成在所述第二栅绝缘膜上的第二无掺杂半导体层、及形成在所述第二无掺杂半导体层上的第二掺杂半导体层；以及第三薄膜晶体管，该第三薄膜晶体管包括形成在第三栅电极上的第三栅绝缘膜、形成在所述第三栅绝缘膜上的第三无掺杂半导体层、及形成在所述第三无掺杂半导体层上的第三掺杂半导体层，其中，所述第一薄膜晶体管和所述第二薄膜晶体管是n型薄膜晶体管，所述第三薄膜晶体管是p型薄膜晶体管，并且所述第一栅绝缘膜的膜厚度及所述第二栅绝缘膜的膜厚度比所述第三栅绝缘膜的膜厚度厚。
此外，本发明是一种半导体装置，其中，所述第一薄膜晶体管配置在像素部，而所述第二薄膜晶体管和所述第三薄膜晶体管配置在周边电路部。
此外，本发明的半导体装置包括：第一薄膜晶体管，该第一薄膜晶体管包括形成在第一栅电极上的第一栅绝缘膜、形成在所述第一栅绝缘膜上的第一无掺杂半导体层、及形成在所述第一无掺杂半导体层上的第一掺杂半导体层；第二薄膜晶体管，该第二薄膜晶体管包括形成在第二栅电极上的第二栅绝缘膜、形成在所述第二栅绝缘膜上的第二无掺杂半导体层、及形成在所述第二无掺杂半导体层上的第二掺杂半导体层；第三薄膜晶体管，该第三薄膜晶体管包括形成在第三栅电极上的第三栅绝缘膜、形成在所述第三栅绝缘膜上的第三无掺杂半导体层、及形成在所述第三无掺杂半导体层上的第三掺杂半导体层；以及保持电容器，该保持电容器形成在包括第四栅电极上的第四栅绝缘膜、形成在所述第四栅绝缘膜上的第四无掺杂半导体层、及形成在所述第四无掺杂半导体层上的第四掺杂半导体层，其中，所述第一薄膜晶体管和所述第二薄膜晶体管是n型薄膜晶体管，所述第三薄膜晶体管是p型薄膜晶体管，所述第一栅绝缘膜的膜厚度及所述第二栅绝缘膜的膜厚度比所述第三栅绝缘膜的膜厚度及所述第四栅绝缘膜的膜厚度厚。
此外，本发明是一种半导体装置，其中，所述第一薄膜晶体管和所述保持电容器配置在像素部，所述第二薄膜晶体管和所述第三薄膜晶体管配置在周边电路部，并且所述保持电容器电连接到所述第一薄膜晶体管。
此外，本发明的半导体装置的制造方法包括如下步骤：形成第一及第二栅电极；在所述第一及第二栅电极上按顺序形成第一栅绝缘膜、第一无掺杂半导体膜、以及具有n型及p型中的任何一方导电型的第一掺杂半导体膜；通过去除所述第一无掺杂半导体膜和所述第一掺杂半导体膜，在所述第一栅电极上形成按顺序层叠第一无掺杂半导体层和第一掺杂半导体层的第一岛状半导体层，且使第二栅电极上的所述第一栅绝缘膜露出；通过去除露出了的所述第一栅绝缘膜，使所述第二栅电极露出；在露出了的所述第二栅电极和所述第一岛状半导体层上按顺序形成第二栅绝缘膜、第二无掺杂半导体膜、以及具有n型及p型中的任何另一方导电型的第二掺杂半导体膜；通过采用第一蚀刻去除所述第二无掺杂半导体膜和所述第二掺杂半导体膜，在所述第二栅电极上形成按顺序层叠第二无掺杂半导体层和第二掺杂半导体层的第二岛状半导体层，且使第一岛状半导体层上的所述第二栅绝缘膜露出；通过采用第二蚀刻去除露出了的所述第二栅绝缘膜，使所述第一岛状半导体层露出；在所述第一及第二岛状半导体层上形成布线；以及将所述布线用作掩模来去除所述第一掺杂半导体膜的一部分及所述第二掺杂半导体膜的一部分。
此外，本发明的半导体装置的制造方法包括如下步骤：形成第一及第二栅电极；在所述第一及第二栅电极上按顺序形成第一栅绝缘膜、第一无掺杂半导体膜、以及具有n型及p型中的任何一方导电型的第一掺杂半导体膜；通过去除所述第一无掺杂半导体膜和所述第一掺杂半导体膜，形成第一无掺杂半导体层和第一掺杂半导体层按顺序层叠在所述第一栅电极上的第一岛状半导体层，且使第二栅电极上的所述第一栅绝缘膜露出；在露出了的所述第一栅绝缘膜和所述第一岛状半导体层上按顺序形成第二栅绝缘膜、第二无掺杂半导体膜、以及具有n型及p型中的任何另一方导电型的第二掺杂半导体膜；通过采用第一蚀刻去除所述第二无掺杂半导体膜和所述第二掺杂半导体膜，第二无掺杂半导体层和第二掺杂半导体层按顺序层叠在所述第二栅电极上的第二岛状半导体层，且使第一岛状半导体层上的所述第二栅绝缘膜露出；通过采用第二蚀刻去除露出了的所述第二栅绝缘膜，使所述第一岛状半导体层露出；在所述第一及第二岛状半导体层上形成布线；以及将所述布线用作掩模来去除所述第一掺杂半导体膜的一部分及所述第二掺杂半导体膜的一部分。
此外，本发明是一种半导体装置的制造方法，其中，在所述第二栅绝缘膜的蚀刻速度比所述第二无掺杂半导体膜的蚀刻速度慢的条件下，进行所述第一蚀刻，并且在所述第一掺杂半导体层的蚀刻速度比所述第二栅绝缘膜的蚀刻速度慢的条件下，进行所述第二蚀刻。
此外，本发明是一种半导体装置的制造方法，其中，连续形成所述第一栅绝缘膜、所述第一无掺杂半导体膜、以及所述第一掺杂半导体膜，并且连续形成所述第二栅绝缘膜、所述第二无掺杂半导体膜、以及所述第二掺杂半导体膜。
此外，本发明是一种半导体装置的制造方法，其中，所述第一及第二无掺杂半导体膜是非晶半导体膜或包含微晶的非晶半导体膜。
由于通过n型及p型双方的薄膜晶体管的半导体层采用具有按顺序层叠无掺杂半导体层和掺杂半导体层的部分的结构，可以实现能够省略加热处理的工序的结构，因此可以减少具有NTFT及PTFT的半导体装置中的不均匀。此外，可以实现掩模数量的缩减、制造工序数量的减少、以及制造工序期间的缩短。
通过将NTFT及PTFT中的任何一方的栅绝缘膜兼用作相对于NTFT及PTFT中的任何另一方的半导体层的保护膜(蚀刻停止膜)，可以进一步提高如下作用效果，即不均匀的减少、掩模数量的缩减、制造工序数量的减少、以及制造工序期间的缩短。
在n型薄膜晶体管及p型薄膜晶体管双方中，通过连续形成栅绝缘膜、无掺杂半导体层、掺杂半导体层，可以进一步提高如下作用效果，即不均匀的减少、掩模数量的缩减、制造工序数量的减少、以及制造工序期间的缩短。
附图说明
图1A至1C是表示半导体装置的制造方法的截面图(实施方式1)；
图2A至2C是表示半导体装置的制造方法的截面图(实施方式1)；
图3A至3C是表示半导体装置的制造方法的截面图(实施方式1)；
图4A至4C是表示半导体装置的制造方法的截面图(实施方式1)；
图5A至5C是表示半导体装置的制造方法的截面图(实施方式1)；
图6A至6C是表示半导体装置的制造方法的截面图(实施方式4)；
图7A至7C是表示半导体装置的制造方法的截面图(实施方式4)；
图8A至8C是表示半导体装置的制造方法的截面图(实施方式4)；
图9A至9C是表示半导体装置的制造方法的截面图(实施方式4)；
图10A和10B是表示半导体装置的制造方法的截面图(实施方式4)；
图11A至11C是杂质浓度的轮廓比较(实施方式5)；
图12是表示各个元件的连接关系的电路图(实施方式6)；
图13A至13C是表示半导体装置的制造方法的截面图(实施方式7)；
图14A至14C是表示半导体装置的制造方法的截面图(实施方式7)；
图15A至15C是表示半导体装置的制造方法的截面图(实施方式7)；
图16A至16C是表示半导体装置的制造方法的截面图(实施方式7)；
图17A和17B是表示半导体装置的示例(实施方式10)；
图18A至18E是表示半导体装置的示例(实施方式10)。
本发明的选择图为图3A至C。
具体实施方式
下面，将参照附图说明本发明的实施方式。但是，本发明可以通过多种不同的方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下的实施方式所记载的内容中。
注意，以下实施方式1至10可以适当地组合。此外，当没有特别指明时，在附图中，以相同标记来表示的部分可以通过相同材料、方法等形成。
实施方式1
在本实施方式中，将说明本发明的半导体装置的制造方法。注意，虽然有源矩阵方式的显示装置、中央处理单元(CPU)、无线芯片(RFID)等的半导体装置在衬底上形成多个NTFT和多个PTFT，但是在本实施方式中，为方便起见仅图示NTFT和PTFT的两个TFT进行说明。
在具有绝缘表面的衬底1000上，形成第一栅电极101和第二栅电极201(图1A)。通过形成导电膜，形成掩模，进行蚀刻，然后去除掩模，以形成第一栅电极101和第二电极201。
第一栅电极101成为NTFT及PTFT中的任何一方的栅电极。此外，第二栅电极201成为NTFT及PTFT中的任何另一方的栅电极。
在本实施方式中，第一栅电极101为NTFT的栅电极，第二栅电极201为PTFT的栅电极。
接着，在第一栅电极101和第二栅电极201上按顺序形成第一栅绝缘膜102、第一无掺杂半导体膜103、以及第一掺杂半导体膜104(图1B)。
无掺杂半导体膜是指不将包含赋予导电性的杂质元素的气体用作成膜气体而形成的半导体膜。另一方面，掺杂半导体膜是指将包含赋予导电性的杂质元素的气体用作成膜气体而形成的半导体膜。
第一掺杂半导体膜104是n型杂质半导体膜及p型杂质半导体膜中的任何一方。在本实施方式中，第一掺杂半导体膜104为n型杂质半导体膜。
在此，非常优选连续形成第一栅绝缘膜、第一无掺杂半导体膜、以及第一掺杂半导体膜。
膜的连续形成是指如下工序：在相同的装置内不将衬底暴露于大气气氛，而将多个膜连续层叠在衬底上。就是说，在相同的装置内连续层叠多个膜之际，不将所有的所述多个膜暴露于大气气氛，而连续层叠所述多个膜。由于因连续形成膜而不需要用来去除碎屑等的形成膜之前的处理，可以实现制造工序数量的减少、制造工序期间的缩短。
此外，通过连续形成膜，可以实现TFT的电特性的提高、TFT的电特性的稳定化、TFT之间的不均匀的减少。下面将说明这一点。
首先，将说明栅绝缘膜和无掺杂半导体膜的连续形成的技术意义。
通过连续形成栅绝缘膜和无掺杂半导体膜，可以防止尘粒(微粒、磷、硼、钠等)附着到栅绝缘膜和半导体膜的界面上。
从而，可以防止微粒、磷、硼等所引起的栅绝缘膜和半导体膜之间的界面陷阱电荷的产生、钠等的尘粒的混入等。就是说，可以使界面状态成为良好。
而且，通过使界面状态为良好，可以实现TFT的电特性的提高及电特性的稳定化。
此外，因为这种尘粒不均匀地混入在每个TFT中，所以在TFT之间的电特性上产生不均匀。
因此，通过减少这种尘粒，可以减少TFT之间的电特性的不均匀。
特别是，当将非晶半导体用作半导体时，优选连续形成栅绝缘膜和无掺杂半导体膜。
这是因为如下缘故：由于与多晶半导体及单晶半导体相比，非晶半导体的迁移度低，因此当栅绝缘膜和无掺杂半导体膜的界面产生缺陷如尘粒的混入等时，TFT不工作的几率升高。
注意，在本说明书中，包含微晶的半导体也包括在非晶半导体。
接着，将说明无掺杂半导体膜和掺杂半导体膜的连续形成的技术意义。
通过连续形成无掺杂半导体膜和掺杂半导体膜，既可以防止在无掺杂半导体膜和掺杂半导体膜的界面上形成自然氧化膜，又可以防止尘粒附着到半导体层表面上，等等。
当在无掺杂半导体膜和掺杂半导体膜的界面上存在有自然氧化膜或绝缘尘粒时，无掺杂半导体膜和掺杂半导体膜的界面上的接触电阻升高。
另一方面，当陈粒是导电性时产生泄漏。
而且，由于自然氧化膜的形成和杂质的混入不均匀地产生，因此在TFT之间的电特性上产生不均匀。
从而，通过防止自然氧化膜的形成及杂质的混入，可以实现减少每个TFT的电特性上的不均匀。
回到制造方法的说明。接着，在形成在第一栅电极101上的第一掺杂半导体膜104上形成掩模301(图1C)。
在形成掩模301之后，进行第一蚀刻8001，以形成NTFT的岛状半导体层。通过第一蚀刻，完全去除形成在第二栅电极201上的第一无掺杂半导体膜103及第一掺杂半导体膜104(图2A)。
因此，通过第一蚀刻使第一栅绝缘膜102露出，并且层叠有无掺杂半导体层和掺杂半导体层的第一岛状半导体层105形成(图2A)。
如上所述那样，当进行第一蚀刻时，第一栅绝缘膜102用作蚀刻停止膜(图2A)。
接着，在与第一蚀刻不同的条件下进行第二蚀刻8002。通过第二蚀刻去除第二栅电极201上的第一栅绝缘膜(图2B)。
进行两个阶段的蚀刻的缘故是如下：通过将第二栅电极201上的第一栅绝缘膜102用作蚀刻停止膜，防止第二栅电极201受到损坏。
在此所述的损坏是指如下情况：因为第二栅电极201的蚀刻，第二栅电极的厚度减薄、第二栅电极的尺寸变小、以及在栅电极表面上形成台阶高度大的凹凸等。当进行干蚀刻时，受到因等离子体所导致的电损坏。
因此，在相对于第一栅绝缘膜的蚀刻速度比相对于无掺杂半导体膜的蚀刻速度慢的条件下，进行第一蚀刻。另一方面，在相对于第二栅电极的蚀刻速度比相对于第一栅绝缘膜的蚀刻速度慢的条件下，进行第二蚀刻。
就是说，在相对于下层的膜的蚀刻速度比相对于上层的膜的蚀刻速度慢的条件下，进行第一及第二蚀刻。注意，相对于下层的膜的蚀刻速度越慢越优选。
因为在相对于无掺杂半导体膜的蚀刻速度快的条件下，相对于掺杂半导体膜的蚀刻速度也变快，所以可以一起蚀刻由无掺杂半导体膜和掺杂半导体膜构成的叠层结构。
注意，对该叠层结构的蚀刻(第一蚀刻)也可以是具有多个阶段的蚀刻。
而且，在第二蚀刻之后，去除掩模(图2C)。
接着，在第一岛状半导体层105和第二栅电极201上按顺序形成第二栅绝缘膜202、第二无掺杂半导体膜203、及第二掺杂半导体膜204(图3A)。
此外，如上所述那样，非常优选连续形成第二栅绝缘膜、第二无掺杂半导体膜、以及第二掺杂半导体膜。
接着，在形成在第二栅电极201上的第二掺杂半导体膜204上形成掩模302(图3B)。
在形成掩模之后，进行第三蚀刻8003以形成PTFT的岛状半导体层。通过第三蚀刻，完全去除形成在第一栅电极101上的第二无掺杂半导体膜203及第二掺杂半导体膜204(图3C)。
因此，通过第三蚀刻，使第二栅绝缘膜202露出，并且形成层叠有无掺杂半导体层和掺杂半导体层的第二岛状半导体层205(图3C)。
如上所述，当进行第三蚀刻时，第二栅绝缘膜202用作蚀刻停止膜。
接着，在不去除掩模的情况下，以与第三蚀刻不同的条件来进行第四蚀刻8004。通过第四蚀刻，去除第一岛状半导体层105上的第二栅绝缘膜202(图4A)。
进行两个阶段的蚀刻的缘故是如下：通过将第一岛状半导体层105上的第二栅绝缘膜202用作蚀刻停止膜，防止第一岛状半导体层105受到损坏。
在此，损坏是指如下情况：因为第一岛状半导体层被蚀刻，第一岛状半导体层的厚度减薄、以及第一岛状半导体层的尺寸变小等。当进行干蚀刻时，受到等离子体所导致的电损坏。
因此，在相对于第二栅绝缘膜的蚀刻速度比相对于无掺杂半导体膜的蚀刻速度慢的条件下进行第三蚀刻。而且，在相对于掺杂半导体膜的蚀刻速度比相对于第二栅绝缘膜的蚀刻速度慢的条件下进行第四蚀刻。
就是说，在相对于下层的膜的蚀刻速度比相对于上层的膜的蚀刻速度慢的条件下进行第三及第四蚀刻。注意，相对于下层的膜的蚀刻速度越慢越优选。
因为在相对于无掺杂半导体膜的蚀刻速度快的条件下，相对于掺杂半导体膜的蚀刻速度也变快，所以可以一起蚀刻由无掺杂半导体膜和掺杂半导体膜构成的叠层结构。
注意，对该叠层结构的蚀刻(第三蚀刻)也可以是具有多个阶段的蚀刻。
而且，在第四蚀刻之后去除掩模(图4B)。
像这样，通过将NTFT及PTFT中的任何另一方的栅绝缘膜兼用作NTFT及PTFT中的任何一方的岛状半导体层的保护膜(蚀刻停止膜)，可以减少在形成NTFT和PTFT双方时形成掩模的次数。再者，因为可以防止NTFT及PTFT中的任何一方的岛状半导体层受到损坏，所以可以减少TFT之间的电特性的不均匀。
此外，通过兼用作保护膜(蚀刻停止膜)，可以在NTFT及PTFT双方中淀积来形成包含赋予导电性的杂质元素的半导体层。就是说，在NTFT及PTFT双方中可以使用掺杂半导体膜。
再者，通过在NTFT及PTFT双方中使用掺杂半导体膜，可以在NTFT及PTFT双方中连续形成栅绝缘膜、无掺杂半导体膜以及掺杂半导体膜。
当将不连续形成NTFT及PTFT中的任何一方的情况与连续形成NTFT和PTFT双方的情况比较时，在连续形成NTFT及PTFT双方的情况下，作用效果，即不均匀的减少特别明显，所以很优选。
接着，在第一岛状半导体层105上形成第一布线106，同时在第二岛状半导体层205上形成第二布线206(图4C)。通过形成导电膜，形成掩模，进行蚀刻，然后去除掩模，以形成第一布线106和第二布线206。
接着，将第一布线106和第二布线206用作掩模来蚀刻第一岛状半导体层105中的上层的掺杂半导体膜以及第二岛状半导体层205上层的掺杂半导体膜(图5A)。通过该工序，第一岛状半导体层105及第二岛状半导体层205的沟道形成区域、源区域以及漏区域确定(形成)。
因为通过该蚀刻成为沟道形成区域的无掺杂半导体层多少被蚀刻，所以这样形成的TFT称为沟道蚀刻型TFT(薄膜晶体管)。
图5B是图5A的NTFT的放大图。
在图5B中，第一岛状半导体层105的沟道形成区域是附图标记105c所示的区域。
此外，第一岛状半导体层105的第一源区域及第一漏区域中的任何一方是附图标记105a所示的区域(图5B)。
此外，第一岛状半导体层105的第一源区域及第一漏区域中的任何另一方是附图标记105b所示的区域(图5B)。
此外，第一岛状半导体层105具有在无掺杂岛状半导体层103a上层叠有掺杂半导体层104a和掺杂半导体层104b的结构。该掺杂半导体层104a形成在第一源区域及第一漏区域中的任何一方105a所示的区域中，而该掺杂半导体层104b形成在第一源区域及第一漏区域中的任何另一方105b所示的区域中(图5B)。
图5C是图5A的PTFT的放大图。
在图5C中，第二岛状半导体层205的沟道形成区域是附图标记205c所示的区域。
此外，第二岛状半导体层205的第二源区域及漏区域中的任何一方是附图标记205a所示的区域(图5C)。
此外，第二岛状半导体层205的第二源区域及漏区域中的任何另一方是附图标记205b所示的区域(图5C)。
此外，第二岛状半导体层205具有在无掺杂岛状半导体层203a上层叠有掺杂半导体层204a和掺杂半导体层204b的结构。该掺杂半导体层204a形成在第二源区域及第二漏区域中的任何一方205a所示的区域中，而该掺杂半导体层204b形成在第二源区域及第二漏区域中的任何另一方205b所示的区域中(图5C)。
然后，形成电连接到NTFT及PTFT中的任何一方的像素电极。所属技术领域的普通人员可以根据显示装置的种类、电路结构等来适当地选择将像素电极电连接到NTFT和PTFT中的哪一方。例如，在液晶显示装置中优选将像素电极电连接到NTFT。在EL显示装置中优选将像素电极电连接到PTFT。在本实施方式中，与第一布线106电连接。
注意，在制造反射型显示装置的情况下，也可以当形成第一布线106和第二布线206的同时，形成像素电极。
接着，在形成层间绝缘膜之后形成显示元件。
例如，当是液晶显示装置时，准备形成有相对电极、彩色滤光片等的相对衬底。然后，将取向膜形成在相对衬底和形成有TFT的衬底。在使用密封剂贴合形成有TFT的衬底和相对衬底之后，将液晶注入在形成有TFT的衬底和相对衬底之间。在此情况下，像素电极、液晶、以及相对电极重叠的部分是显示元件。
例如，当是EL显示装置时，在像素电极上形成包括发光层的层，且在包括发光层的层上形成电极。然后，准备相对电极。而且，使用密封剂贴合相对衬底和形成有TFT的衬底。在此情况下，像素电极、包括发光层的层、以及电极重叠的部分是显示元件。
通过本实施方式的半导体装置的制造方法，可以在工序数量少，掩模数量少，且工序期间短的条件下提供每个TFT的电特性稳定且不均匀少的半导体装置。
此外，在本实施方式中，通过使当形成第一栅绝缘膜102时的膜厚度和当形成第二栅绝缘膜202时的膜厚度成为互不相同，可以使NTFT的膜厚度和PTFT的膜厚度成为互不相同。
实施方式2
如实施方式1所述那样，当进行第三及第四蚀刻之际，将第二栅绝缘膜202兼用作第一岛状半导体层105的保护膜(蚀刻停止膜)非常重要。在本实施方式中，详细地说明这一点。
首先，在进行湿蚀刻的情况下，几乎没有无掺杂半导体膜的蚀刻速度和掺杂半导体膜的蚀刻速度的差异。
接着，将说明当进行干蚀刻时的无掺杂半导体膜和掺杂半导体膜的蚀刻速度的差异。作为当对半导体膜进行干蚀刻之际的蚀刻气体，优选使用包含卤素元素(F、Cl等)的气体。
在使用包含卤素元素的气体进行干蚀刻的情况下，n型掺杂半导体膜的蚀刻速度比无掺杂半导体膜的蚀刻速度快得多。另一方面，p型掺杂半导体膜的蚀刻速度比无掺杂半导体膜的蚀刻速度慢一点儿。
起因于半导体膜的电性质，当包含在掺杂半导体膜的杂质不同时蚀刻速度改变。n型半导体的蚀刻速度变快的理由是因为半导体晶格中的多个电子有关于蚀刻反应。
根据上述记载，将蚀刻种类以及第一岛状半导体层105中的上层的掺杂半导体膜的导电型分为各个情况而说明如下情况：当进行第三及第四蚀刻之际不将第二栅绝缘膜202兼用作第一岛状半导体层105的保护膜(蚀刻停止膜)。
在进行湿蚀刻的情况下，若是在第一掺杂半导体膜104和第二无掺杂半导体膜203之间不存在有第二栅绝缘膜202(蚀刻停止膜)，就不容易在第一掺杂半导体膜104上的界面停止蚀刻，这是因为双方的蚀刻速度没有差异。
在使用包含卤素元素的气体进行干蚀刻且第一掺杂半导体膜104是n型半导体膜的情况下，若是在第一掺杂半导体膜104和第二无掺杂半导体膜203之间不存在有第二栅绝缘膜202(蚀刻停止膜)，就不容易在第一掺杂半导体膜104上的界面停止蚀刻，这是因为下层的第一掺杂半导体膜104的蚀刻速度比上层的第二无掺杂半导体膜203快得多。
在使用包含卤素元素的气体进行干蚀刻且第一掺杂半导体膜104是p型半导体膜的情况下，若是在第一掺杂半导体膜104和第二无掺杂半导体膜203之间不存在有第二栅绝缘膜202(蚀刻停止膜)，不容易在第一掺杂半导体膜104上的界面停止蚀刻。
如上所述，为防止第一岛状半导体层105受到蚀刻损坏而将第二栅绝缘膜202兼用作第一岛状半导体层105的保护膜(蚀刻停止膜)非常重要。
实施方式3
在本实施方式中，将说明实施方式1、2所示的半导体装置的材料。
作为具有绝缘表面的衬底1000，可以利用玻璃衬底、石英衬底、由PET(聚对苯二甲酸乙二醇酯)构成的树脂衬底、由PEN(聚萘二甲酸乙二醇酯)构成的树脂衬底、由PES(聚醚砜)构成的树脂衬底、由聚酰亚胺构成的树脂衬底等的绝缘性衬底(图1A)。
注意，当使用实施方式1、2所述的半导体装置的制造方法时，不需要为形成源区域及漏区域而采用需要在高温(600℃以上)下的活化的离子注入法、在高温(800℃以上)下进行的热扩散法等。因此，可以在低温(300℃以下)下进行所有工序。从而可以在耐热性低的衬底上直接形成TFT。
因此，可以在耐热性低的树脂衬底上直接形成TFT。特别是，可以通过使用具有挠性的树脂衬底，制造具有柔性的半导体装置。
此外，可以与衬底的导电性无关地将其表面上形成有绝缘性的基底膜的衬底用作具有绝缘表面的衬底1000。例如，可以利用其表面上形成有绝缘性的基底膜的绝缘性衬底、以及其表面上形成有绝缘性的基底膜的硅片或金属衬底。
作为绝缘性的基底膜，可以利用氧化硅膜、氮化硅膜、树脂膜等的单层或叠层。
将说明第一栅电极101及第二栅电极201的形成方法。
首先，采用溅射法等形成由Mo、Cr、Cu、Nd、Al、Al-Nd、Al-Si、Al-Ti等的单层或叠层构成的导电膜。然后，使用抗蚀剂掩模进行构图。然后，通过蚀刻该导电膜形成第一栅电极101及第二栅电极201。在蚀刻之后，去除抗蚀剂掩模。
此外，当采用液滴喷出法时，可以在具有绝缘表面的衬底1000上直接形成第一栅电极101及第二栅电极201。注意，当采用溅射法或液滴喷出法时，可以在低温(200℃以下的温度)下形成电极。栅电极的膜厚度优选为100nm至300nm(图1A)。
将说明第一栅绝缘膜102及第二栅绝缘膜202的形成方法。作为栅绝缘膜的材料，可以使用氮化硅膜、氧化硅膜、氮浓度高于氧浓度的氮氧化硅膜、氧浓度高于氮浓度的氧氮化硅膜等。作为形成方法，可以采用CVD法、溅射法等。栅绝缘膜可以是叠层结构。
注意，可以通过以不同的膜的叠层结构来形成栅绝缘膜，提高作为蚀刻停止膜的作用。
在使用以硅为主要成分的材料并采用等离子体CVD法形成无掺杂半导体膜及掺杂半导体膜的情况下，优选栅绝缘膜也使用以硅为主要成分的材料并采用等离子体CVD法形成。这是因为，通过上述步骤能够在相同的等离子体CVD装置中连续地形成栅绝缘膜、无掺杂半导体膜以及掺杂半导体膜(膜的连续形成)的缘故。栅绝缘膜的膜厚度优选为200nm至500nm(图1B、图3A)。
将说明第一无掺杂半导体膜103及第二无掺杂半导体膜203的形成方法。
作为无掺杂半导体膜的材料，使用硅、硅锗等。作为形成方法，可以采用CVD法、溅射法等。此时，不使用成为赋予n型或p型的导电性的掺杂源的成膜气体。当采用CVD法时，作为成为半导体源的成膜气体使用甲硅烷(SiH4)、四氯硅(SiCl4)、三氯硅烷(SiHCl3)、二氯硅烷(SiH2Cl2)来形成第一无掺杂半导体膜103及第二无掺杂半导体膜203。以100nm至300nm的膜厚度形成(图1B、图3A)。
特别是，非晶半导体及包含微晶的半导体可以在300℃以下的低温下形成，所以很优选。此外，非晶半导体及包含微晶的半导体的生产率优良且它们适合于大量供应，所以很优选。再者，即使在大面积的衬底上，非晶半导体及包含微晶的半导体也可以均匀地形成膜，所以很优选。注意，无掺杂半导体膜也可以采用层叠有多个半导体膜的结构，而不局限于以单层构成的半导体膜。
将说明第一掺杂半导体膜104及第二掺杂半导体膜204的形成方法。
第一掺杂半导体膜104或第二掺杂半导体膜204中的一方是n型掺杂半导体膜。第一掺杂半导体膜104或第二掺杂半导体膜204中的另一方是p型掺杂半导体膜(图1B、图3A)。
通过采用CVD法等并使用成为半导体源的成膜气体和成为赋予n型的导电性的掺杂源的成膜气体，以形成n型掺杂半导体膜。作为成为半导体源的成膜气体，可以使用甲硅烷(SiH4)、乙硅烷(Si2H6)等。作为成为赋予n型的导电性的掺杂源的成膜气体，可以使用磷化氢(PH3)、砷化氢(AsH3)等。通过使用成为掺杂源的成膜气体形成，可以在低温的形成条件下形成电阻低的n型半导体膜。以100nm至200nm的膜厚度来形成。
通过采用CVD法等膜气体，以形成p型掺杂半导体膜。作为成为半导体源的成膜气体，可以使用甲硅烷(SiH4)、乙硅烷(Si2H6)等。作为成为赋予p型的导电性的掺杂源的成膜气体，可以使用乙硼烷(B2H6)等。通过使用成为掺杂源的成膜气体形成，可以在低温的形成条件下形成电阻低的p型半导体膜。以100nm至200nm的膜厚度来形成。
将说明第一布线106及第二布线206的形成方法。
首先，采用溅射法等形成由Mo、Cr、Cu、Nd、Al、Al-Nd、Al-Si、Al-Ti等的单层或叠层构成的导电膜。然后，使用抗蚀剂掩模进行构图。然后，通过蚀刻该导电膜形成第一布线106及第二布线206。在蚀刻之后，去除抗蚀剂掩模。布线的膜厚度优选为100nm至300nm(图4C)。
将说明电连接到NTFT及PTFT中的任何一方的像素电极的形成方法。首先，通过溅射法等形成氧化铟锡(下面称为ITO)、包含Si元素的氧化铟锡(下面称为ITSO)、氧化铟混合有2wt％至20wt％的氧化锌(ZnO)的IZO(氧化铟锌)等的透明导电膜。然后，使用抗蚀剂掩模进行构图。然后通过蚀刻该导电膜形成第一布线106及第二布线206。在蚀刻之后，去除抗蚀剂掩模。像素电极的膜厚度优选为50nm至200nm。
将说明层间绝缘膜的形成方法。
作为层间绝缘膜，可以使用氮化硅膜、氧化硅膜、氮浓度高于氧浓度的氮氧化硅膜、氧浓度高于氮浓度的氧氮化硅膜等。此外，可以使用丙烯、聚酰亚胺、硅氧烷聚合物等的有机树脂膜。
将说明当使用本实施方式所记载的材料作为栅绝缘膜、无掺杂半导体膜、以及掺杂半导体膜时的第一蚀刻的条件。
第一蚀刻是为去除形成在第一栅绝缘膜102上的第一无掺杂半导体膜103及第一掺杂半导体膜104而进行的蚀刻(图2A)。因此，在第一无掺杂半导体膜及第一掺杂半导体膜的蚀刻速度快且第一栅绝缘膜的蚀刻速度慢的条件下进行第一蚀刻。在进行干蚀刻的情况下，可以使用氯(Cl2)、氯(Cl2)和氧(O2)的混合气体等作为蚀刻气体。注意，CF4能够蚀刻半导体膜(掺杂半导体、无掺杂半导体)，但是栅绝缘膜和半导体膜的蚀刻选择比低，从而不优选。在进行湿蚀刻时，可以使用碱溶液。
将说明当使用本实施方式所记载的材料作为栅绝缘膜、无掺杂半导体膜、以及掺杂半导体膜时的第二蚀刻的条件。
第二蚀刻是为去除形成在第二栅电极201上的栅绝缘膜(蚀刻停止膜)而进行的蚀刻(图2B)。因此，在第二栅绝缘膜的蚀刻速度快且第一栅电极的蚀刻速度慢的条件下进行第二蚀刻。在进行干蚀刻的情况下，可以使用CF4、CHF3、CF4及CHF3中的任何一种和氧(O2)的混合气体等作为蚀刻气体。在进行湿蚀刻时，可以使用氟氢酸(HF)等。
将说明当使用本实施方式所记载的材料作为栅绝缘膜、无掺杂半导体膜、以及掺杂半导体膜时的第三蚀刻的条件。
第三蚀刻是为去除形成在第二栅绝缘膜202上的第二无掺杂半导体膜203及第二掺杂半导体膜204而进行的蚀刻(图3C)。因此，在第二无掺杂半导体膜及第二掺杂半导体膜的蚀刻速度快且第二栅绝缘膜的蚀刻速度慢的条件下进行第三蚀刻。在进行干蚀刻的情况下，可以使用氯(Cl2)、氯(Cl2)和氧(O2)的混合气体等作为蚀刻气体。注意，CF4能够蚀刻半导体膜(掺杂半导体、无掺杂半导体)，但是栅绝缘膜和半导体膜的蚀刻选择比例低，从而不优选。在进行湿蚀刻时，可以使用碱溶液。
将说明当使用本实施方式所记载的材料作为栅绝缘膜、无掺杂半导体膜、以及掺杂半导体膜时的第四蚀刻的条件。
第四蚀刻是为去除形成在第一掺杂半导体膜104上的第二栅绝缘膜(蚀刻停止膜)而进行的蚀刻(图4A)。因此，在第二栅绝缘膜的蚀刻速度快且第一无掺杂半导体膜及第一掺杂半导体膜的蚀刻速度慢的条件下进行第四蚀刻。在进行干蚀刻的情况下，若是只使用CF4，栅绝缘膜和半导体膜(掺杂半导体、无掺杂半导体)的蚀刻的选择比低，从而不优选。但是通过混合氢，蚀刻的选择比提高。因此，作为蚀刻气体，可以使用CF4和氢(H2)的混合气体、CHF3等。在进行湿蚀刻时，可以使用氟氢酸(HF)等。
实施方式4
在本实施方式中，将说明实施方式1至3的变形例子。虽然在实施方式1中完全去除第二栅电极201上的第一栅绝缘膜102，但是在本实施方式中，将说明不完全去除第二栅电极201上的第一栅绝缘膜102的结构。
通过采用该结构，可以完全防止第二栅电极201受到损坏。此外，能够意图性地改变NTFT的栅绝缘膜的膜厚度和PTFT的栅绝缘膜的膜厚度。另外，第二栅电极201上的栅绝缘膜为由第一栅绝缘膜和第二栅绝缘膜构成的叠层结构。
此外，对于附加与实施方式1至3相同的附图标记的部分，可以使用实施方式3所记载的材料。
注意，虽然有源矩阵方式的显示装置、中央处理单元(CPU)、以及无线芯片(RFID)等的半导体装置在衬底上形成有多个NTFT和多个PTFT，但是在本实施方式中，为方便起见只图示NTFT和PTFT的两个TFT而说明。注意，在本实施方式中，将说明半导体装置之中的显示装置。
在具有绝缘表面的衬底1000上，形成第一栅电极101和第二栅电极201(图6A)。形成导电膜，形成掩模，并进行蚀刻，然后去除掩模，以形成第一栅电极101和第二栅电极201。
第一栅电极101成为NTFT及PTFT中的任何一方的栅电极。此外，第二栅电极201成为NTFT及PTFT中的任何另一方的栅电极。
在本实施方式中，第一栅电极101为NTFT的栅电极，而第二栅电极201为PTFT的栅电极。
接着，在第一栅电极101和第二栅电极201上，按顺序形成第一栅绝缘膜102、第一无掺杂半导体膜103、以及第一掺杂半导体膜104(图6B)。此时，优选连续形成第一栅绝缘膜、第一无掺杂半导体膜、以及第一掺杂半导体膜。
接着，在形成在第一栅电极101上的第一掺杂半导体膜104上形成掩模301(图6C)。
在形成掩模301之后，进行第五蚀刻8005，以便形成NTFT的岛状半导体层(图7A)。
通过第五蚀刻，完全去除形成在第二栅电极201上的第一无掺杂半导体膜103及第一掺杂半导体膜104。因此，通过第五蚀刻，第一栅绝缘膜102露出，并且层叠有无掺杂半导体层和掺杂半导体层的第一岛状半导体层105形成(图7A)。
第五蚀刻是为去除形成在第一栅绝缘膜102上的第一无掺杂半导体膜103及第一掺杂半导体膜104而进行的蚀刻。
因此，在栅绝缘膜的蚀刻速度比无掺杂半导体膜及掺杂半导体膜的蚀刻速度慢的条件下进行第五蚀刻。在进行干蚀刻时，作为蚀刻气体，可以使用氯(Cl2)、氯(Cl2)和氧(O2)的混合气体等。注意，CF4能够蚀刻半导体膜(掺杂半导体、无掺杂半导体)，但是栅绝缘膜和半导体膜的蚀刻选择比低，所以不优选。在进行湿蚀刻时，可以使用碱溶液。
虽然在实施方式1中进行第一蚀刻和第二蚀刻的两个阶段的蚀刻，但是在本实施方式中，通过只进行第五蚀刻，留下第二栅电极201上的第一栅绝缘膜102。
通过留下第一栅绝缘膜，可以大幅度地防止第二栅电极201受到的损坏。
而且，在进行第五蚀刻之后去除掩模(图7B)。
接着，在第一岛状半导体层105和第一栅绝缘膜102上，按顺序形成第二栅绝缘膜202、第二无掺杂半导体膜203、以及第二掺杂半导体膜204(图7C)。此时，优选连续形成第二栅绝缘膜、第二无掺杂半导体膜、以及第二掺杂半导体膜。
接着，形成在第二栅电极201上的第二掺杂半导体膜204上形成掩模302(图8A)。
在形成掩模302之后，进行第六蚀刻8006，以便形成PTFT的岛状半导体层(图8B)。
通过第六蚀刻，完全去除形成在第一栅电极101上的第二无掺杂半导体膜203及第二掺杂半导体膜204。因此，通过第六蚀刻，第二栅绝缘膜202露出，并且层叠有无掺杂半导体层和掺杂半导体层的第二岛状半导体层205形成(图8B)。
接着，不去除掩模并采用与第六蚀刻不同的条件进行第七蚀刻8007。通过第七蚀刻，去除第一岛状半导体层105上的第二栅绝缘膜202(图8C)。
进行两个阶段的蚀刻是因为如下缘故：通过将第一岛状半导体层105上的第二栅绝缘膜202用作蚀刻停止膜，防止第一岛状半导体层105受到损坏。
在此，损坏是指如下情况：因为岛状半导体层被蚀刻，岛状半导体层的膜厚度减薄、以及岛状半导体层的尺寸变小等。在进行干蚀刻时，会受到因等离子体所引起的电损坏。
因此，在相对于第二栅绝缘膜的蚀刻速度比相对于半导体层的蚀刻速度慢的条件下进行第六蚀刻。而且，在相对于第一岛状半导体层的蚀刻速度比相对于第二栅绝缘膜的蚀刻速度慢的条件下进行第七蚀刻。
就是说，在相对于下层的膜的蚀刻速度比相对于上层的膜的蚀刻速度慢的条件下进行第六蚀刻。注意，相对于下层的膜的蚀刻速度越慢越优选。
就是说，第六蚀刻是为去除形成在第二栅绝缘膜202上的第二无掺杂半导体膜203及第二掺杂半导体膜204而进行的蚀刻。因此，在第二栅绝缘膜的蚀刻速度比第二无掺杂半导体膜及第二掺杂半导体膜的蚀刻速度慢的条件下进行第六蚀刻。在进行干蚀刻时，可以使用氯(Cl2)、氯(Cl2)和氧(O2)的混合气体等作为蚀刻气体。
注意，虽然CF4能够蚀刻半导体膜(掺杂半导体膜、无掺杂半导体膜)，但是第二栅绝缘膜和半导体膜的蚀刻的选择比低，所以不优选。
若是作为第六蚀刻进行湿蚀刻，可以使用碱溶液。
此外，第七蚀刻是为去除在第一岛状半导体层105上的第二栅绝缘膜(蚀刻停止膜)而进行的蚀刻。
因此，在第二栅绝缘膜的蚀刻速度快且第一栅电极的105的蚀刻速度慢的条件下进行第七蚀刻。
在进行干蚀刻时，若是只使用CF4，第二栅绝缘膜和半导体膜(掺杂半导体膜、无掺杂半导体膜)的蚀刻的选择比低，所以不优选。
然而，因为通过混合氢，提高蚀刻的选择比，所以作为蚀刻气体，可以使用CF4和氢(H2)的混合气体、CHF3等。
在进行湿蚀刻时，可以使用氟氢酸溶液(HF)等。
而且，在进行第七蚀刻之后，去除掩模(图9A)。
像这样，可以通过将NTFT及PTFT中的任何另一方的栅绝缘膜用作NTFT及PTFT中的任何一方的岛状半导体层的保护膜(蚀刻停止膜)，减少当形成NTFT和PTFT的双方之际形成掩模的次数。
此外，在NTFT和PTFT的双方中，可以通过淀积形成包含赋予导电性的杂质元素的半导体层。
另外，通过采用该结构，可以在NTFT和PTFT双方中连续形成栅绝缘膜、无掺杂半导体膜以及掺杂半导体膜。
当比较不连续形成NTFT及PTFT中的任何一方的情况和连续形成NTFT和PTFT的双方的情况时，连续形成NTFT和PTFT的双方的情况的作用效果，即不均匀的减少更明显，所以特别优选。
接着，在第一岛状半导体层105上形成第一布线106，同时在第二岛状半导体层205上形成第二布线206(图9B)。通过形成导电膜，形成掩模，进行蚀刻，然后去除掩模，以形成第一布线106和第二布线206。
接着，将第一布线106和第二布线206用作掩模，蚀刻第一岛状半导体层105中的上层的掺杂半导体膜、以及第二岛状半导体层205中的上层的掺杂半导体膜(图9C)。通过该工序，第一岛状半导体层105及第二岛状半导体层205的沟道形成区域、源区域、以及漏区域确定(形成)。
图10A是图9C的NTFT的放大图。
在图10A中，第一岛状半导体层105的沟道形成区域是附图标记105c所示的区域。
第一岛状半导体层105的第一源区域及第一漏区域中的任何一方是附图标记105a所示的区域(图10A)。
第一岛状半导体层105的第一源区域及第一漏区域中的任何另一方是附图标记105b所示的区域(图10A)。
此外，第一岛状半导体层105具有在无掺杂岛状半导体层103a上层叠有掺杂半导体层104a和掺杂半导体层104b的结构。该掺杂半导体层104a形成在第一源区域及第一漏区域中的任何一方105a所示的区域中，而该掺杂半导体层104b形成在第一源区域及第一漏区域中的任何另一方105b所示的区域中(图10A)。
图10B是图9C的PTFT的放大图。
在图10B中，第二岛状半导体层205的沟道形成区域是附图标记205c所示的区域。
第二岛状半导体层205的第二源区域及第二漏区域中的任何一方是附图标记205a所示的区域(图10B)。
第二岛状半导体层205的第二源区域及第二漏区域中的任何另一方是附图标记205b所示的区域(图10B)。
第二岛状半导体层205具有层叠有掺杂半导体层204a和掺杂半导体层204b的结构。该掺杂半导体层204a形成在第二源区域及第二漏区域中的任何一方205a所示的区域中，而该掺杂半导体层204b形成在第二源区域及第二漏区域中的任何另一方205b所示的区域中(图10B)。
然后，形成电连接到NTFT及PTFT中的任何一方的像素电极。所属技术领域的普通人员可以根据显示装置的种类、电路结构等来适当地选择将像素电极电连接到NTFT和PTFT中的哪一方。例如，在液晶显示装置中优选将像素电极电连接到NTFT。在EL显示装置中优选将像素电极电连接到PTFT。在本实施方式中，与第一布线106电连接。
注意，在制造反射型显示装置的情况下，也可以当形成第一布线106和第二布线206的同时形成像素电极。
接着，在形成层间绝缘膜之后，形成显示元件。
例如，当是液晶显示装置时，准备形成有相对电极、彩色滤光片等的相对衬底。然后，将取向膜形成在相对衬底和形成有TFT的衬底。在使用密封剂贴合形成有TFT的衬底和相对衬底之后，将液晶注入在形成有TFT的衬底和相对衬底之间。在此情况下，像素电极、液晶、以及相对电极重叠的部分是显示元件。
例如，当是EL显示装置时，在像素电极上形成包括发光层的层，且在包括发光层的层上形成电极。然后，准备相对衬底。而且，使用密封剂贴合相对衬底和形成有TFT的衬底。在此情况下，像素电极、包括发光层的层、以及电极重叠的部分是显示元件。
注意，通过采用本实施方式，可以使NTFT的栅绝缘膜的膜厚度和PTFT的栅绝缘膜的膜厚度成为互不相同。
在此情况下，NTFT及PTFT中的任何一方的栅绝缘膜的膜厚度成为第一栅绝缘膜102的膜厚度。在这种情况下，NTFT及PTFT中的任何另一方的栅绝缘膜的膜厚度成为第一栅绝缘膜102的膜厚度和第二栅绝缘膜202的膜厚度的总和。
此外，也可以通过当进行第五蚀刻时对第二栅电极201上的第一栅绝缘膜102进行过蚀刻来使第一栅绝缘膜102的膜厚度减薄，以调节NTFT及PTFT中的任何另一方的栅绝缘膜的膜厚度。
注意，通过调节该过蚀刻时和形成第一栅绝缘膜102及第二栅绝缘膜202时的膜厚度，即使采用本实施方式的方法也可以使NTFT及PTFT的栅绝缘膜的膜厚度成为相同。
实施方式5
在本实施方式中，将参照图11A至11C说明实施方式1至4的掺杂半导体膜和无掺杂半导体膜的杂质浓度轮廓。注意，在本实施方式中的杂质浓度是指赋予导电性的杂质元素的浓度。
图11A示出层叠形成有无掺杂半导体膜501和掺杂半导体膜502的半导体膜的杂质浓度轮廓。示出线500，其中纵轴示出杂质浓度(atom/cm3)，而横轴示出距离无掺杂半导体膜501表面的深度(nm)。
如图11A所示那样，通过层叠无掺杂半导体膜和掺杂半导体膜，可以使在无掺杂半导体膜和掺杂半导体膜的界面上的赋予导电性的杂质元素的浓度轮廓成为不连续(在无掺杂半导体膜和掺杂半导体膜的界面上杂质浓度的差异大。)。
因此，可以根据杂质元素的浓度轮廓明确地判断界面的位置。像这样，通过使杂质浓度的轮廓为不连续，可以在界面上使带隙具有差异，从而可以减少电流的泄漏。通过减少电流的泄漏，可以实现当将TFT处于截止状态时的电流不均匀的减少和TFT的可靠性的提高(截止特性良好)。此外，因为掺杂半导体膜的电阻率低，所以当将TFT处于导通状态时的电流值也不会降低(导通特性也良好)。
图11B是在如下情况下的杂质浓度轮廓：在形成半导体膜511之后通过离子注入法掺杂杂质，然后进行退火。注意，在600℃以上的温度下进行用来使注入杂质的区域低电阻化的退火。示出线510，其中纵轴示出杂质浓度(atom/cm3)，而横轴示出距离半导体膜511表面的深度(nm)。
图11C是在如下情况下的杂质浓度轮廓的模式图：在形成半导体膜521之后，通过热扩散法掺杂杂质。注意，在800℃以上的温度下进行热扩散。示出线520，其中纵轴示出杂质浓度(atom/cm3)，而横轴示出距离半导体膜521表面的深度(nm)。
如图11B、11C所示那样，在采用离子注入法或热扩散法的情况下，表示浓度越接近衬底一侧越低的梯度，不能根据杂质元素的浓度轮廓明确地判断界面的位置。
就是说，在不含有杂质元素的半导体膜和含有杂质元素的半导体膜的界面上，杂质浓度没有大的差异。
因此，在采用离子注入法或热扩散法的情况下，在界面上不能使带隙具有大的差异(本来，相当于界面的部分不清楚)。
再者，由于在采用离子注入法或热扩散法的情况下，需要进行至少600℃以上的热处理，因此不能使用耐热温度低的衬底。
另一方面，当在层叠形成无掺杂半导体膜和掺杂半导体膜时，可以在当形成无掺杂半导体膜或掺杂半导体膜时的温度以下的温度(例如，在实施方式1至4中采用300℃以下的温度)下制造半导体装置。因此，由于不需要用于杂质的活化的退火，所以可以提供具有能够减少薄膜晶体管的电特性不均匀的结构的半导体装置。此外，通过能够省略退火的工序，可以缩减工序数量。再者，由于不进行高温的退火工序，可以使用耐热温度低的衬底(例如，由树脂构成的衬底)。
实施方式6
在本实施方式中，将说明实施方式1至5所述的使用薄膜晶体管的半导体装置的整体结构。
图12是本发明的半导体装置的电路图的一个例子。信号供应电路610通过多个源总线611电连接到像素部600。
此外，扫描电路620通过多个栅总线621电连接到像素部600(图12)。
在像素部600中，矩阵状地配置有多个像素TFT601、多个保持电容器602、以及多个显示元件603(图12)。
栅总线621电连接到像素TFT601的栅端子(图12)。
此外，源总线611电连接到像素TFT601的栅端子及漏端子中的任何一方(图12)。
另外，保持电容器602及显示元件603电连接到像素TFT601的源端子及漏端子中的任何另一方(图12)。
使用NTFT和PTFT的双方形成周边电路(信号供应电路610及扫描电路620)。与使用NTFT及PTFT中的任何一方形成周边电路的情况相比，可以通过使用NTFT和PTFT的双方形成，大幅度地减少耗电量。
像素TFT601是NTFT及PTFT中的任何一方。
实施方式7
将参照图13A至16C说明实施方式6所述的半导体装置的制造方法。
注意，对于附加与实施方式1至6相同的符号的部分，可以应用实施方式3所述的材料。
此外，在本实施方式中的NTFT及PTFT的形成方法与实施方式1所述的方法相同，但是也可以应用于其他实施方式的方法(特别是，如实施方式4那样，NTFT的栅绝缘膜及PTFT的栅绝缘膜中的任何一方为单层，而NTFT的栅绝缘膜及PTFT的栅绝缘膜中的任何另一方为叠层的方法)。
此外，像素TFT601是NTFT及PTFT中的任何一方。在本实施方式中使用NTFT。
首先，在衬底上形成像素TFT的栅电极403、周边电路部的NTFT的栅电极401、周边电路部的PTFT的栅电极402、栅总线621、保持电容器602的下部电极404(栅电极)(图13A)。
可以使用与其他实施方式所述的第一栅电极101及第二栅电极201相同的材料及方法形成像素TFT的栅电极403、周边电路的NTFT的栅电极401、以及周边电路的PTFT的栅电极402。
接着，按顺序形成第一栅绝缘膜102、第一无掺杂半导体膜103、以及第一掺杂半导体膜104(图13B)。此时，优选连续形成栅绝缘膜、无掺杂半导体膜、以及掺杂半导体膜。
接着，在形成在像素TFT的栅电极403、周边电路部的NTFT的栅电极401上的第一掺杂半导体膜104上形成掩模301(图13C)。
接着，与实施方式1同样地，通过进行第一及第二蚀刻(两个阶段蚀刻)，去除形成在掩模301形成的部分之外的部分的第一栅绝缘膜102、第一无掺杂半导体膜103、以及第一掺杂半导体膜104。接着，去除掩模301(图14A)。
可以通过进行第一蚀刻及第二蚀刻(两个阶段蚀刻)，减少周边电路部的PTFT的栅电极402、栅总线621、以及保持电容器602的下部电极404受到的蚀刻损坏。
特别是，若是栅总线621受到损坏，栅总线621的电阻值提高，从而发生半导体装置的工作延迟。因此，优选进行第一及第二蚀刻(两个阶段蚀刻)。
接着，按顺序形成第二栅绝缘膜202、第二无掺杂半导体膜203、以及第二掺杂半导体膜204(图14B)。此时，优选连续形成栅绝缘膜、无掺杂半导体膜、以及掺杂半导体膜。
接着，在形成在保持电容器602的下部电极404、周边电路部的PTFT的栅电极402上的第二掺杂半导体膜204上形成掩模302(图14C)。
注意，若是保持电容器602的下部电极404上不形成掩模302，当后面的第三及第四蚀刻时，保持电容器602的下部电极404上的绝缘膜也被去除。
由此，为形成保持电容器而需要添加形成新的绝缘膜，在绝缘膜上形成掩模，并进行蚀刻的工序。从而增加掩模的数量。
因此，为了减少掩模数量，在保持电容器602的下部电极404上形成掩模302很重要。
接着，与实施方式1同样地，通过进行第三蚀刻及第四蚀刻(两个阶段蚀刻)，去除形成在掩模302形成的部分以外的部分的第二栅绝缘膜202、第二无掺杂半导体膜203、以及第二掺杂半导体膜204。然后去除掩模(图15A)。
接着，在像素TFT的栅电极403、周边电路部的NTFT的栅电极401、周边电路部的PTFT的栅电极402、保持电容器602的下部电极404上形成布线606a至606f(图15B)。
可以使用与其他实施方式所述的第一布线106及第二布线206相同的材料、方法形成布线606a至606f。
如图所示，布线606a是保持电容器602的上部电极，并且形成在像素TFT601的源区域及漏区域中的任何一方上(图15B)。
接着，将布线606a至606d用作掩模来进行蚀刻，以确定像素TFT、周边电路部的NTFT、及周边电路部的PTFT的沟道形成区域、源区域、以及漏区域(图15C)。
由于通过该蚀刻成为沟道形成区域的无掺杂半导体层多少被蚀刻，因此像这样形成的TFT称为沟道蚀刻型TFT(薄膜晶体管)。
此外，保持电容器602具有如下结构：按顺序层叠保持电容器602的下部电极404、第二栅绝缘膜202、第二无掺杂半导体膜203、第二掺杂半导体膜204、以及布线606a(图15C)。
注意，以往，在只由NTFT及PTFT中的任何一方形成的半导体装置中采用如下方法：在使用反交错结构的TFT的情况下，当形成栅电极的同时形成保持电容的下部电极，当形成栅绝缘膜的同时形成保持电容的介电薄膜，并且当形成布线的同时形成保持电容器的上部电极。
在上述现有的方法中，由于当用来形成TFT的岛状半导体层的蚀刻时，保持电容器的介电薄膜受到蚀刻损坏，因此发生每个保持电容器的电特性中产生不均匀的问题。
通过采用本实施方式的方法，可以解除上述现有方法所具有的问题，且减少每个保持电容器的不均匀。此外，掩模的数量不会增加。另外，可以通过连续形成栅绝缘膜、无掺杂半导体膜、以及掺杂半导体膜，提高减少每个保持电容器的不均匀的效果，所以很优选。
接着，以覆盖像素TFT601、保持电容器602、周边电路部的NTFT631、周边电路部的PTFT632、栅总线621的方式形成层间绝缘膜607(图16A)。
接着，在形成达到像素TFT601、周边电路部的NTFT631、以及周边电路部的PTFT632的源区域及漏区域的接触孔之后，形成源总线611a、以及周边电路的布线611b至611d(图16B)。
接着，可以使用与其他实施方式所述的第一布线106及第二布线206相同的材料、方法形成源总线611a、以及周边电路的布线611b至611d。
然后，形成像素电极608(图16C)。
可以使用与其他实施方式所述的像素电极相同的材料、方法形成像素电极608。
注意，也可以在形成像素电极608之后，形成栅总线621。
因为图16C是截面图，所以将像素TFT601和像素电极608图示为互相重叠，但是像素电极608延伸在与像素TFT601及保持电容器602不重叠的位置。
注意，当制造反射型液晶显示装置时及当制造顶部发射型的EL显示装置时，也可以将像素电极608仅配置在与像素TFT601及保持电容器602重叠的位置。
接着，形成显示元件。
例如，当是液晶显示装置时，准备形成有相对电极、彩色滤光片等的相对衬底。然后，将取向膜形成在相对衬底和形成有TFT的衬底。在使用密封剂贴合形成有TFT的衬底和相对衬底之后，将液晶注入在形成有TFT的衬底和相对衬底之间。在此情况下，像素电极、液晶、以及相对电极重叠的部分是显示元件。
例如，当是EL显示装置时，在像素电极上形成包括发光层的层，且在包括发光层的层上形成电极。然后，准备相对衬底。而且，使用密封剂贴合相对衬底和形成有TFT的衬底。在此情况下，像素电极、包括发光层的层、以及电极重叠的部分是显示元件。
实施方式8
在实施方式7中，通过不将掩模301形成在保持电容器602的下部电极404上，而将掩模302形成在保持电容器602的下部电极404上，以缩减掩模的数量。
作为其变形例子，举出如下方法：在实施方式7中，通过不将掩模302形成在保持电容器602的下部电极404上，而将掩模301形成在保持电容器602的下部电极404上，以可以缩减掩模的数量。
在此情况下，保持电容器602具有如下结构：按顺序形成保持电容器602的下部电极404、第一栅绝缘膜102、第一无掺杂半导体膜103、第一掺杂半导体膜104、布线606a。
实施方式9
通过使用实施方式7、8所述的方法，可以意图性地使像素TFT601、保持电容器602、周边电路部的NTFT631、周边电路部的PTFT632各个的栅绝缘膜的厚度成为互不相同。使它们成为不同的方式有两种，即两种栅绝缘膜的膜厚度相同的方式、以及两种栅绝缘膜的膜厚度不同的方式。
在此，像素TFT的栅绝缘膜优选是更厚的，而保持电容器602的栅绝缘膜优选是更薄的。
在栅绝缘膜薄的情况下具有如下优点，即当使像素TFT导通时电流值升高等(导通特性良好)。但是，在栅绝缘膜薄的情况下，也有如下缺点，即栅绝缘膜的耐压降低、因栅绝缘膜的针孔的增加所引起的泄漏发生的可能性提高。
若是发生泄漏，当使像素TFT截止时也流过电流，从而不起到像素TFT的作用。
因此，在像素TFT中，栅绝缘膜较厚，可以降低发生泄漏的可能性(截止特性良好)。
此外，作为像素TFT，具有良好的截止特性的像素TFT较优选，所以后者较优选。
另一方面，由于保持电容器602的栅绝缘膜是介电薄膜，因此保持电容器602的栅绝缘膜较薄，可以增加能够保持的电荷量，所以很优选。
因此，优选采用如下结构：与保持电容器的栅绝缘膜的膜厚度相比，像素TFT的栅绝缘膜的膜厚度较厚。
在此，当膜厚度厚时，发生导通特性降低的问题。
于是，膜厚度较厚的TFT优选为NTFT。这是因为如下缘故：在比较NTFT和PTFT的情况下，因两者载流子的有效质量的差异，而具有电子作为载流子的NTFT的迁移度较高。由于当迁移度变高时，导通特性也变高，因此可以解除上述问题。
此外，由于PTFT的导通特性比NTFT的导通特性低，因此栅绝缘膜优选薄。从而，PTFT的栅绝缘膜的膜厚度优选比NTFT的栅绝缘膜的膜厚度薄。根据上述结构，可以减少用于电路的每个TFT的导通特性的不均匀。该TFT可以适用于周边电路、CPU、RFID等所有电路。
因此，非常优选的是，像素TFT为NTFT，且与NTFT的栅绝缘膜相比，使保持电容器的栅绝缘膜的膜厚度为薄。注意，在采用该结构的情况下，当使用实施方式7、8所述的方法时保持电容器的栅绝缘膜的膜厚度与PTFT的栅绝缘膜的膜厚度相同。
非常优选的是，与NTFT的栅绝缘膜的膜厚度相比，使保持电容器的栅绝缘膜的膜厚度及PTFT的栅绝缘膜的膜厚度厚，且像素TFT为NTFT。
实施方式10
将说明本发明的半导体装置的例子。
作为根据本发明的半导体装置，可以举出电视装置(简单地称为电视，或者电视接收机)、如数码相机和数码摄像机等的影像拍摄装置、移动电话装置(简单地称为移动电话机、移动电话)、PDA等的便携式信息终端、便携式游戏机、用于计算机的监视器、计算机、汽车音响等的声音再现装置、以及家用游戏机等的具备记录媒体的图像再现装置等。对于其具体例子将参照图17A至图18E。
图17A所示的电视装置包括主体2001、显示部2002等。
安装在主体2001的控制设备及显示部2002可以应用本发明。
因此，可以提供可靠性高且耗电量低的电视装置。此外，因为电视装置越大型化并高精细化，TFT的数量越增加，所以每个TFT的不均匀的问题明显。因此，本发明适合于大型电视装置、高精细的电视装置等。特别适合于电视装置的分辨率是VGA(视频图形阵列、横640×纵480像素)以上的情况(适合于分辨率是VGA或高于VGA的情况)。
图17B所示的个人计算机用显示器包括主体2011、显示部2012、键盘2013等。
安装在主体2011的控制设备及显示部2012可以应用本发明。
因此，可以提供可靠性高且耗电量低的个人计算机用显示器。此外，因为个人计算机用显示器越大型化并高精细化，TFT的数量越增加，所以每个TFT的不均匀的问题明显。因此，本发明适合于大型个人计算机用显示器、高精细的个人计算机用显示器等。特别适合于个人计算机用显示器的分辨率是VGA(视频图形阵列、横640×纵480像素)以上的情况(适合于分辨率是VGA或高于VGA的情况)。
图18A所示的便携式信息设备包括主体9201、显示部9202等。
安装在主体9201的控制设备及显示部9202可以应用本发明。
因此，可以提供可靠性高且耗电量低的便携式信息设备。
图18B所示的数码摄像机包括显示部9701、显示部9702等。通过应用本发明，显示部9701可以减轻TFT的不均匀。从而可以提供可靠性高且耗电量低的数码摄像机。
图18C所示的移动电话机包括主体9101、显示部9102等。
安装在主体9101的控制设备及显示部9102可以应用本发明。
因此，可以提供可靠性高且耗电量低的移动电话机。
图18D所示的便携式电视装置包括主体9301、显示部9302等。
安装在主体9301的控制设备及显示部9302可以应用本发明。
因此，可以提供可靠性高且耗电量低的便携式电视装置。
此外，可以将本发明广泛地应用于如下电视装置：安装到移动电话机等的便携式终端的小型电视装置；能够搬运的中型电视装置；以及大型电视装置(例如40英寸以上)。
图18E所示的便携式计算机包括主体9401、显示部9402等。
主体9401的控制设备及显示部9402可以应用本发明。
因此，可以提供可靠性高且耗电量低的便携式计算机。
此外，可以通过使用挠性衬底，提供具有曲面形状的画面的显示器(显示装置)。
像这样，通过本发明，可以提供可靠性高且耗电量低的半导体装置。
本说明书根据2007年1月30日在日本专利局受理的日本专利申请编号2007-019662而制作，所述申请内容包括在本说明书中。

Claims (7)

1.一种半导体装置，包括：
第一薄膜晶体管，该第一薄膜晶体管包括第一栅电极、形成在所述第一栅电极上的第一栅绝缘膜、形成在所述第一栅绝缘膜上的第一无掺杂半导体层、以及形成在所述第一无掺杂半导体层上的第一掺杂半导体层；以及
第二薄膜晶体管，该第二薄膜晶体管包括第二栅电极、形成在所述第二栅电极上的第二栅绝缘膜、形成在所述第二栅绝缘膜上的第二无掺杂半导体层、以及形成在所述第二无掺杂半导体层上的第二掺杂半导体层，
保持电容器，所述保持电容器包括第三栅电极、形成在所述第三栅电极上的第三栅绝缘膜、形成在所述第三栅绝缘膜上的第三无掺杂半导体层，以及形成在所述第三无掺杂半导体层上的第三掺杂半导体层，
其中，所述第一薄膜晶体管具有与所述第二薄膜晶体管相反的导电性，
并且，所述第一栅绝缘膜的膜厚度和所述第二栅绝缘膜的膜厚度不同，并且
所述第一栅绝缘膜的膜厚度与所述第三栅绝缘膜的膜厚度不同。
2.根据权利要求1所述的半导体装置，
其中，所述第一薄膜晶体管是n型薄膜晶体管，
并且，所述第二薄膜晶体管是p型薄膜晶体管，
并且，所述第一栅绝缘膜的膜厚度比所述第二栅绝缘膜的膜厚度厚。
3.根据权利要求2所述的半导体装置，
其中，所述第一薄膜晶体管配置在像素部，
并且，所述第二薄膜晶体管配置在周边电路部。
4.一种半导体装置，包括：
第一薄膜晶体管，该第一薄膜晶体管包括第一栅电极、形成在所述第一栅电极上的第一栅绝缘膜、形成在所述第一栅绝缘膜上的第一无掺杂半导体层、以及形成在所述第一无掺杂半导体层上的第一掺杂半导体层；
第二薄膜晶体管，该第二薄膜晶体管包括第二栅电极、形成在所述第二栅电极上的第二栅绝缘膜、形成在所述第二栅绝缘膜上的第二无掺杂半导体层、以及形成在所述第二无掺杂半导体层上的第二掺杂半导体层；以及
第三薄膜晶体管，该第三薄膜晶体管包括第三栅电极、形成在所述第三栅电极上的第三栅绝缘膜、形成在所述第三栅绝缘膜上的第三无掺杂半导体层、以及形成在所述第三无掺杂半导体层上的第三掺杂半导体层，
其中，所述第一薄膜晶体管和所述第二薄膜晶体管是n型薄膜晶体管，
并且，所述第三薄膜晶体管是p型薄膜晶体管，
并且，所述第一栅绝缘膜的膜厚度及所述第二栅绝缘膜的膜厚度均比所述第三栅绝缘膜的膜厚度厚，
其中，所述第一薄膜晶体管配置在像素部，
并且，所述第二薄膜晶体管和所述第三薄膜晶体管配置在周边电路部。
5.一种半导体装置，包括：
第一薄膜晶体管，该第一薄膜晶体管包括第一栅电极、形成在所述第一栅电极上的第一栅绝缘膜、形成在所述第一栅绝缘膜上的第一无掺杂半导体层、以及形成在所述第一无掺杂半导体层上的第一掺杂半导体层；
第二薄膜晶体管，该第二薄膜晶体管包括第二栅电极、形成在所述第二栅电极上的第二栅绝缘膜、形成在所述第二栅绝缘膜上的第二无掺杂半导体层、以及形成在所述第二无掺杂半导体层上的第二掺杂半导体层；
第三薄膜晶体管，该第三薄膜晶体管包括第三栅电极、形成在所述第三栅电极上的第三栅绝缘膜、形成在所述第三栅绝缘膜上的第三无掺杂半导体层、以及形成在所述第三无掺杂半导体层上的第三掺杂半导体层；以及
保持电容器，该保持电容器包括第四栅电极、形成在所述第四栅电极上的第四栅绝缘膜、形成在所述第四栅绝缘膜上的第四无掺杂半导体层、以及形成在所述第四无掺杂半导体层上的第四掺杂半导体层；
其中，所述第一薄膜晶体管和所述第二薄膜晶体管是n型薄膜晶体管，
并且，所述第三薄膜晶体管是p型薄膜晶体管，
并且，所述第一栅绝缘膜的膜厚度及所述第二栅绝缘膜的膜厚度均比所述第三栅绝缘膜的膜厚度及所述第四栅绝缘膜的膜厚度厚。
6.根据权利要求5所述的半导体装置，
其中，所述第一薄膜晶体管和所述保持电容器配置在像素部，
并且，所述第二薄膜晶体管和所述第三薄膜晶体管配置在周边电路部，
并且，所述保持电容器电连接到所述第一薄膜晶体管。
7.根据权利要求1、4、以及5中任一项所述的半导体装置，
其中，所述半导体装置是选自电视装置、计算机、便携式信息终端、影像拍摄装置、电话装置中的一种。
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