KR101425845B1 - 반도체 장치 및 그 제작 방법 - Google Patents
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Abstract
본 발명은 N형 박막 트랜지스터와 P형 박막 트랜지스터를 가지는 반도체 장치를 제작하는 경우에 있어서, TFT의 편차를 저감하는 것을 목적으로 한다. 또한, 마스크 수의 삭감, 제조 공정 수의 저감, 및 제조공정 기간의 단축을 행하는 것을 목적으로 한다.
제 1 박막 트랜지스터의 섬 형상(島狀) 반도체 층을 형성한 후, 제 2 박막 트랜지스터의 섬 형상 반도체 층을 형성하는 반도체 장치의 제작 방법이고, 상기 제 2 박막 트랜지스터의 섬 형상 반도체 층을 형성할 때, 상기 제 2 박막 트랜지스터의 섬 형상 반도체 층과 접하는 게이트 절연막을 상기 제 1 박막 트랜지스터의 섬 형상 반도체 층의 보호막(에칭 스토퍼(stopper)막)으로서 겸용한다.
CMOS, 역 스태거, 에칭 스토퍼 막, 게이트 절연막, 마스크
Description
본 발명은 반도체 장치 및 그 제작 방법에 관한 것이다.
근년, 액정 표시장치, 일렉트로 루미네선스(EL) 표시장치 등의 플렛패널 디스플레이가 주목을 모으고 있다.
이들의 플렛패널 디스플레이의 구동방식으로서, 패시브 매트릭스 방식과 액티브 매트릭스 방식이 있다. 액티브 매트릭스 방식은 패시브 매트릭스 방식과 비교하여 저소비전력화, 고정세화(高精細化), 기판의 대형화 등이 가능하게 된다는 이점을 가진다.
또한, 액티브 매트릭스 방식을 사용함으로써, 화소 TFT와 상기 화소 TFT를 구동시키기 위한 구동회로를 동일한 기판 위에 형성할 수 있다. 또한, TFT란 박막 트랜지스터를 의미한다.
여기서 N형 박막 트랜지스터(NTFT), 또는 P형 박막 트랜지스터(PTFT) 중의 어느 한쪽만을 사용하여 회로를 형성하는 경우와 비교하여, N형 박막 트랜지스터 및 P형 박막 트랜지스터의 양쪽 모두를 사용하여 회로를 형성하는 경우가 우수한 특성(저소비전력, 고속 응답 등)을 가진다.
예를 들면, 특허 문헌 1에는 이온 주입법에 의하여 불순물 도핑을 행함으로써, N형 박막 트랜지스터 및 P형 박막 트랜지스터를 형성하는 방법이 개시되어 있다.
[특허 문헌 1] 특개평6-37313호 공보
이온 주입법에 의한 불순물 도핑은 이온화된 불순물(도펀트)을 고전압으로 가속하여, 반도체 안에 주입하는 방법이다.
따라서, 이온 주입법을 사용한 경우, 반도체 층의 소스 영역 및 드레인 영역은 이온 주입에 의한 데미지를 받기 때문에, 저항치가 올라 버린다. 또한, 반도체 층의 소스 영역 및 드레인 영역의 저항치가 오르면, TFT의 동작이 지연된다. 혹은 TFT가 동작하지 않게 된다.
그래서, 상기 데미지를 회복시킴으로써 소스 영역 및 드레인 영역을 저저항화(低抵抗化)시키기 위하여, 어닐링을 행할 필요가 있다. 그러나, 어닐링 처리를 행한 경우, 반도체 층의 채널 형성 영역의 결정성이 TFT마다 랜덤으로 변화해 버리는 경향이 있다.
이것은 채널 형성 영역의 결정성이 낮으면, 어닐링과 같은 고온 가열처리에 의하여, 채널 형성 영역이 무질서하게 결정화해 버리기 때문이다(특히, 채널 형성 영역에 비정질 반도체를 사용한 경우에는 이 경향이 강하다). 따라서, 어닐링에 의하여 TFT마다 전기적 특성의 편차가 생긴다.
또한, 어닐링을 행함으로써, 제조 공정 수의 증가, 제조공정 기간의 장기화 등의 원인이 될 수도 있다.
또한, 어닐링과 같은 고온 가열처리를 필요로 하는 TFT 프로세스에 있어서는 내열성이 낮은 기판(예를 들면, 수지재료로 이루어지는 기판) 위에 직접 TFT를 형 성할 수 없다.
또한, 이온 주입법은 장치에 기인하는 편차의 영향을 받기 쉽다. 장치에 기인하는 편차란, 예를 들면, 필라멘트의 열화에 의한 로트(lot) 간의 이온 주입량의 편차, 처리실 내의 오염(처리를 반복하면, 도펀트 자체가 먼지가 되어, 처리실의 내벽, 전극 등에 부착한다)에 의한 기판면내의 이온 주입량의 편차 등이 있다.
한편, 이온 주입법의 대체 수단으로서 열 확산법이 있다.
열 확산법은 내열성의 재료(산화 규소 등)를 사용하여 형성하고, 도전성을 부여하는 불순물 원소를 포함하는 분위기 중에서 고온 가열처리(800℃ 이상)를 행하여, 그 후, 내열성의 마스크를 제거하는 방법이다.
따라서, 열 확산법은 이온 주입법보다도 높은 온도로 가열 처리를 행하기 때문에, 이온 주입법에 있어서의 문제점을 해결할 수 없다.
또한, 이온 주입법은 N형 도펀트와 P형 도펀트를 각각 첨가하기 위한 마스크가 필요하게 된다.
열 확산법은 N형 도펀트를 선택적으로 확산하기 위한 내열성 마스크와 P형 도펀트를 확산하기 위한 내열성 마스크를 다른 마스크로 할 필요가 있다.
또한, 열 확산법에 있어서는 800℃ 이상의 처리에 견딜 수 있는 마스크를 형성하기 위하여, 800℃ 이상의 처리에 견딜 수 없는 마스크(레지스트 등)를 사용한다. 따라서, 제조 공정 수의 증가, 및 제조공정 기간의 장기화 등의 문제가 생긴다.
본 발명은 N형 박막 트랜지스터와 P형 박막 트랜지스터를 가지는 반도체 장 치를 제작하는 경우에 있어서, TFT의 편차를 저감하는 것을 목적으로 한다. 또한, 마스크 수의 삭감, 제조 공정 수의 저감, 및 제조공정 기간의 단축을 행하는 것을 목적으로 한다.
N형 박막 트랜지스터 또는 P형 박막 트랜지스터 중 하나를 제 1 박막 트랜지스터로 한다. 상기 N형 박막 트랜지스터 또는 P형 박막 트랜지스터중 다른 하나를 제 2 박막 트랜지스터로 한다. 상기 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터는 역 스태거 구조를 가진다.
역 스태거 구조란, 채널 형성 영역과 소스 영역과 드레인 영역을 가지는 반도체 층을 가지고, 상기 채널 형성 영역 아래에는 게이트 절연막을 통하여 게이트 전극이 형성되어 있고, 상기 소스 영역 및 드레인 영역 위에는 배선이 형성되어 있는 구조이다. 또한, 상기 채널 형성 영역은 소스 영역과 드레인 영역 사이에 배치되어 있다.
또한, 본 발명의 반도체 장치는 N형 및 P형 양쪽 모두의 박막 트랜지스터의 반도체 층의 구조를 비-도핑(non-doping) 반도체 층과 도핑 반도체 층이 순차로 적층된 부분을 가지는 구조로 하는 것을 특징으로 한다.
본 명세서에 있어서, 비-도핑 반도체 층이란, 비-도핑 반도체 막을 에칭하여 원하는 형상으로 가공한 것이다. 도핑 반도체 층이란, 도핑 반도체 막을 에칭하여 원하는 형상으로 가공한 것이다.
비-도핑 반도체 막이란, 반도체에 도전성을 부여하는 불순물 원소를 함유하 는 가스를 성막 가스로서 사용하지 않고 형성한 반도체 막을 의미한다. 한편, 도핑 반도체 막이란, 반도체에 도전성을 부여하는 불순물 원소를 함유하는 가스를 성막 가스로서 사용하여 형성한 반도체 막을 의미한다.
반도체에 도전성을 부여하는 불순물 원소는 도너 원소(인, 비소 등) 또는 억셉터 원소(붕소 등)이다. N형 박막 트랜지스터의 도핑 반도체 막에는 도너 원소를 함유하는 가스를 성막 가스로서 사용한다. 또한, P형 박막 트랜지스터의 도핑 반도체 막에는 억셉터 원소를 함유하는 가스를 성막 가스로서 사용한다.
본 발명의 반도체 장치의 제작 방법은 제 1 박막 트랜지스터의 섬 형상 반도체 층을 형성한 후, 제 2 박막 트랜지스터의 섬 형상 반도체 층을 형성하는 반도체 장치의 제작 방법이고, 상기 제 2 박막 트랜지스터의 섬 형상 반도체 층을 형성할 때, 상기 제 2 박막 트랜지스터의 섬 형상 반도체 층과 접하는 게이트 절연막을 상기 제 1 박막 트랜지스터의 섬 형상 반도체 층의 보호막(에칭 스토퍼막)으로서 겸용하는 것을 특징으로 한다.
상기 섬 형상 반도체 층은 비-도핑 반도체 층과 도핑 반도체 층이 순차로 적층된 구조를 가진다.
또한, 본 발명의 반도체 장치의 제작 방법은 상기 제 2 박막 트랜지스터의 섬 형상 반도체 층을 형성한 후, 상기 제 1 박막 트랜지스터의 섬 형상 반도체 층 위의 상기 보호막(상기 에칭 스토퍼막)을 제거하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제작 방법은 상기 보호막을 제거한 후, 배선을 형성하고, 상기 배선을 마스크로 이용하여 상기 도핑 반도체 층의 일부를 제거 함으로써, 채널 형성 영역과 소스 영역과 드레인 영역을 가지는 반도체 층을 형성(확정)하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제작 방법은 게이트 절연막과 비-도핑 반도체 막과 도핑 반도체 막을 연속적으로 형성하는 것을 특징으로 한다.
막을 연속적으로 형성하는 것은, 동일한 장치 내에서 기판을 대기 분위기에 노출시키지 않고, 기판 위에 연속하여 복수의 막을 적층하는 것을 의미한다. 즉, 동일한 장치 내에서 연속하여 복수의 막을 적층할 경우, 상기 복수의 막 모두를 대기 분위기에 노출시키지 않고, 연속하여 상기 복수의 막을 적층하는 것을 말한다.
본 발명의 반도체 장치는, 제 1 게이트 전극과, 제 1 게이트 전극 위에 형성된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 1 비-도핑 반도체 층과 N형 또는 P형 중 하나인 제 1 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 제 1 박막 트랜지스터와, 제 2 게이트 전극과, 제 2 게이트 전극 위에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성된 제 2 비-도핑 반도체 층과 N형 또는 P형 중 다른 하나인 제 2 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 제 2 박막 트랜지스터를 포함하고, 상기 제 1 게이트 절연막의 막 두께는 상기 제 2 게이트 절연막의 막 두께와 다르다는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터는 채널 에치형인 것을 특징으로 한다.
채널 에치형이란, 역 스태거 구조의 박막 트랜지스터의 일종류이고, 비-도핑 반도체 층과 도핑 반도체 층이 적층된 반도체 층 위에 배선을 형성하고, 상기 배선을 마스크로 이용하여 상기 도핑 반도체 층의 일부(채널 형성 영역과 겹치는 부분)를 제거함으로써 제작한 박막 트랜지스터를 의미한다.
상기 제거에 의하여, 채널 형성 영역이 되는 비-도핑 반도체 층이 약간 제거되기 때문에, 이렇게 함으로써 형성한 박막 트랜지스터를 채널 에치형의 박막 트랜지스터라고 말한다.
본 발명의 반도체 장치는, 제 1 게이트 전극과, 제 1 게이트 전극 위에 형성된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 1 비-도핑 반도체 층과 N형 또는 P형 중 하나인 제 1 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 제 1 박막 트랜지스터와, 제 2 게이트 전극과, 제 2 게이트 전극 위에 형성된 상기 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성된 제 2 비-도핑 반도체 층과 N형 또는 P형 중 다른 하나인 제 2 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 제 2 박막 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치는, 제 1 게이트 전극과, 제 1 게이트 전극 위에 형성된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 1 비-도핑 반도체 층과 N형 또는 P형 중 하나인 제 1 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 제 1 박막 트랜지스터와, 제 2 게이트 전극과, 제 2 게이트 전극 위에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성 된 제 2 비-도핑 반도체 층과 N형 또는 P형 중 다른 하나인 제 2 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 제 2 박막 트랜지스터와, 제 3 게이트 전극과, 제 3 게이트 전극 위에 형성된 상기 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 3 비-도핑 반도체 층과, N형 또는 P형 중 하나인 제 3 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 제 3 박막 트랜지스터와, 하부(下部) 전극 위에 형성된 상기 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성된 제 4 비-도핑 반도체 층과 N형 또는 P형 중 다른 하나인 제 4 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 유지용량을 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치는 상기 제 2 게이트 절연막의 막 두께는 상기 제 1 게이트 절연막의 막 두께보다 얇은 것을 특징으로 한다.
본 발명의 반도체 장치는 상기 N형 또는 P형의 어느 한쪽은 N형이고, 상기 N형 또는 P형 중 다른 하나는 P형인 것을 특징으로 한다.
본 발명의 반도체 장치는 상기 제 3 박막 트랜지스터와 상기 유지용량이 전기적으로 접속되어 있는 것을 특징으로 한다.
본 발명의 반도체 장치는 주변회로부와 전기적으로 접속된 화소부를 가지고, 상기 주변회로부에는 상기 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터가 배치되어 있고, 상기 화소부에는 상기 제 3 박막 트랜지스터 및 상기 유지용량이 배치되어 있고, 상기 제 2 게이트 절연막의 막 두께는 상기 제 1 게이트 절연막의 막 두께보다 얇고, 상기 N형 또는 P형의 어느 한쪽은 N형이고, 상기 N형 또는 P형 중 다른 하나는 P형이고, 상기 제 3 박막 트랜지스터와 상기 유지용량이 전기적으로 접속되어 있는 것을 특징으로 한다.
본 발명의 반도체 장치는, 제 1 게이트 전극과, 제 1 게이트 전극 위에 형성된 제 1 게이트 절연막 및 상기 제 1 게이트 절연막 위에 형성된 제 1 비-도핑 반도체 층과 N형 또는 P형 중 하나인 제 1 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 제 1 박막 트랜지스터와, 제 2 게이트 전극과, 제 2 게이트 전극 위에 형성된 상기 제 1 게이트 절연막과 상기 제 1 게이트 절연막 위에 형성된 제 2 게이트 절연막 및 상기 제 2 게이트 절연막 위에 형성된 제 2 비-도핑 반도체 층과 N형 또는 P형 중 다른 하나인 제 2 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 제 2 박막 트랜지스터와, 제 3 게이트 전극과, 제 3 게이트 전극 위에 형성된 상기 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성된 제 3 비-도핑 반도체 층과, N형 또는 P형 중 다른 하나인 제 3 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 제 3 박막 트랜지스터와, 하부 전극 위에 형성된 상기 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 4 비-도핑 반도체 층과 N형 또는 P형 중 하나인 제 4 도핑 반도체 층이 순차로 적층된 구조를 가지는 반도체 층을 가지는 유지용량을 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치는 상기 N형 또는 P형의 어느 한쪽은 P형이고, 상기 N형 또는 P형 중 다른 하나는 N형인 것을 특징으로 한다.
본 발명의 반도체 장치는 상기 제 3 박막 트랜지스터와 상기 유지용량이 전 기적으로 접속되어 있는 것을 특징으로 한다.
본 발명의 반도체 장치는 주변회로부와 전기적으로 접속된 화소부를 가지고, 상기 주변회로부에는 상기 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터가 배치되어 있고, 상기 화소부에는 상기 제 3 박막 트랜지스터 및 상기 유지용량이 배치되어 있고, 상기 N형 또는 P형의 어느 한쪽은 P형이고, 상기 N형 또는 P형 중 다른 하나는 N형이고, 상기 제 3 박막 트랜지스터와 상기 유지용량이 전기적으로 접속되어 있는 것을 특징으로 한다.
본 발명의 반도체 장치는 상기 제 1 박막 트랜지스터 내지 제 3 박막 트랜지스터는 채널 에치형인 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 1 게이트 전극 및 제 2 게이트 전극 위에 제 1 게이트 절연막과 제 1 비-도핑 반도체 막과 N형 또는 P형 중 하나인 제 1 도핑 반도체 막을 순차로 형성하고, 상기 제 2 게이트 전극 위에 형성된 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 제거하고, 상기 제 2 게이트 전극 위에 형성된 상기 제 1 게이트 절연막을 제거하고, 상기 제 1 게이트 전극 위에 형성된 상기 제 1 도핑 반도체 막과 상기 제 2 게이트 전극 위에 제 2 게이트 절연막과 제 2 비-도핑 반도체 막과 N형 또는 P형 중 다른 하나인 제 2 도핑 반도체 막을 순차로 형성하고, 상기 제 1 게이트 전극 위에 형성된 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 제거하고, 상기 제 2 게이트 절연막을 제거하고, 상기 제 1 도핑 반도체 막 및 제 2 도핑 반도체 막 위에 배선을 형성하고, 상기 배 선을 마스크로 이용하여 상기 제 1 도핑 반도체 막의 일부 및 상기 제 2 도핑 반도체 막의 일부를 제거하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 1 게이트 전극 및 제 2 게이트 전극 위에 제 1 게이트 절연막과 제 1 비-도핑 반도체 막과 N형 또는 P형 중 하나인 제 1 도핑 반도체 막을 순차로 형성하고, 상기 제 2 게이트 전극 위에 형성된 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 제거하고, 상기 제 1 게이트 전극 위에 형성된 상기 제 1 도핑 반도체 막과 상기 제 2 게이트 전극 위에 형성된 상기 제 1 게이트 절연막의 위에 제 2 게이트 절연막과 제 2 비-도핑 반도체 막과 N형 또는 P형 중 다른 하나인 제 2 도핑 반도체 막을 순차로 형성하고, 상기 제 1 게이트 전극 위에 형성된 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 제거하고, 상기 제 2 게이트 절연막을 제거하고, 상기 제 1 도핑 반도체 막 및 제 2 도핑 반도체 막 위에 배선을 형성하고, 상기 배선을 마스크로 이용하여 상기 제 1 도핑 반도체 막 및 상기 제 2 도핑 반도체 막을 부분적으로 제거하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 1 게이트 전극 및 제 2 게이트 전극 위에 제 1 게이트 절연막과 제 1 비-도핑 반도체 막과 N형 또는 P형 중 하나인 제 1 도핑 반도체 막을 순차로 형성하고, 상기 제 2 게이트 전극 위에 형성된 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 제거하고, 상기 제 2 게이트 전극 위 에 형성된 상기 제 1 게이트 절연막을 제거하고, 상기 제 1 게이트 전극 위에 형성된 상기 제 1 도핑 반도체 막과 상기 제 2 게이트 전극 위에 제 2 게이트 절연막과 제 2 비-도핑 반도체 막과 N형 또는 P형 중 다른 하나인 제 2 도핑 반도체 막을 순차로 형성하고, 상기 제 2 게이트 절연막을 에칭 스토퍼막으로서 상기 제 1 게이트 전극 위에 형성된 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 제거한 후, 상기 제 2 게이트 절연막을 제거하고, 상기 제 1 도핑 반도체 막 및 제 2 도핑 반도체 막 위에 배선을 형성하고, 상기 배선을 마스크로 이용하여 상기 제 1 도핑 반도체 막 및 상기 제 2 도핑 반도체 막을 부분적으로 제거하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 1 게이트 전극 및 제 2 게이트 전극 위에 제 1 게이트 절연막과 제 1 비-도핑 반도체 막과 N형 또는 P형 중 하나인 제 1 도핑 반도체 막을 순차로 형성하고, 상기 제 2 게이트 전극 위에 형성된 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 제거하고, 상기 제 1 게이트 전극 위에 형성된 상기 제 1 도핑 반도체 막과 상기 제 2 게이트 전극 위에 형성된 상기 제 1 게이트 절연막 위에 제 2 게이트 절연막과 제 2 비-도핑 반도체 막과 N형 또는 P형 중 다른 하나인 제 2 도핑 반도체 막을 순차로 형성하고, 상기 제 2 게이트 절연막을 에칭 스토퍼막으로서 상기 제 1 게이트 전극 위에 형성된 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 제거한 후, 상기 제 2 게이트 절연막을 제거하고, 상기 제 1 도핑 반도체 막 및 제 2 도핑 반도체 막 위에 배선을 형 성하고, 상기 배선을 마스크로 이용하여 상기 제 1 도핑 반도체 막 및 상기 제 2 도핑 반도체 막을 부분적으로 제거하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 1 게이트 전극 및 제 2 게이트 전극 위에 제 1 게이트 절연막과 제 1 비-도핑 반도체 막과 N형 또는 P형 중 하나인 제 1 도핑 반도체 막을 순차로 형성하고, 상기 제 2 게이트 전극 위에 형성된 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 제거하고, 상기 제 2 게이트 전극 위에 형성된 상기 제 1 게이트 절연막을 제거하고, 상기 제 1 게이트 전극 위에 형성된 상기 제 1 도핑 반도체 막과 상기 제 2 게이트 전극 위에 제 2 게이트 절연막과 제 2 비-도핑 반도체 막과 N형 또는 P형 중 다른 하나인 제 2 도핑 반도체 막을 순차로 형성하고, 상기 제 2 게이트 절연막의 에칭 속도가 상기 제 2 비-도핑 반도체 막의 에칭 속도보다 느린 조건을 이용하여, 상기 제 1 게이트 전극 위에 형성된 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 제거하고, 상기 제 1 도핑 반도체 막의 에칭 속도가 상기 제 2 게이트 절연막의 에칭 속도보다 느린 조건을 이용하여, 상기 제 2 게이트 절연막을 제거하고, 상기 제 1 도핑 반도체 막 및 제 2 도핑 반도체 막 위에 배선을 형성하고, 상기 배선을 마스크로 이용하여 상기 제 1 도핑 반도체 막 및 상기 제 2 도핑 반도체 막을 부분적으로 제거하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 기판 위에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 1 게이트 전극 및 제 2 게이트 전극 위에 제 1 게이트 절연막과 제 1 비-도핑 반도체 막과 N형 또는 P형 중 하나인 제 1 도핑 반도체 막을 순차로 형성하고, 상기 제 2 게이트 전극 위에 형성된 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 제거하고, 상기 제 1 게이트 전극 위에 형성된 상기 제 1 도핑 반도체 막과 상기 제 2 게이트 전극 위에 형성된 상기 제 1 게이트 절연막 위에 제 2 게이트 절연막과 제 2 비-도핑 반도체 막과 N형 또는 P형 중 다른 하나인 제 2 도핑 반도체 막을 순차로 형성하고, 상기 제 2 게이트 절연막의 에칭 속도가 상기 제 2 비-도핑 반도체 막의 에칭 속도보다 느린 조건을 이용하여, 상기 제 1 게이트 전극 위에 형성된 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 제거하고, 상기 제 1 도핑 반도체 막의 에칭 속도가 상기 제 2 게이트 절연막의 에칭 속도보다 느린 조건을 이용하여, 상기 제 2 게이트 절연막을 제거하고, 상기 제 1 도핑 반도체 막 및 제 2 도핑 반도체 막 위에 배선을 형성하고, 상기 배선을 마스크로 이용하여 상기 제 1 도핑 반도체 막 및 상기 제 2 도핑 반도체 막을 부분적으로 제거하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 상기 제 1 게이트 절연막과 상기 제 1 비-도핑 반도체 막과 N형 또는 P형 중 하나인 상기 제 1 도핑 반도체 막은 연속적으로 형성되는 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 상기 제 2 게이트 절연막과 상기 제 2 비-도핑 반도체 막과 N형 또는 P형 중 다른 하나인 상기 제 2 도핑 반도체 막은 연속적으로 형성되는 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은, 상기 제 1 게이트 절연막과 상기 제 1 비-도핑 반도체 막과 N형 또는 P형 중 하나인 상기 제 1 도핑 반도체 막은 연속적으로 형성되고, 상기 제 2 게이트 절연막과 상기 제 2 비-도핑 반도체 막과 N형 또는 P형 중 다른 하나인 상기 제 2 도핑 반도체 막은 연속적으로 형성되는 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 상기 제 1 도핑 반도체 막의 일부는 상기 제 1 게이트 전극과 겹치는 영역이고, 상기 제 2 도핑 반도체 막의 일부는 상기 제 2 게이트 전극과 겹치는 영역인 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 상기 기판은 수지재료로 이루어지는 기판인 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은 상기 제 1 비-도핑 반도체 막 및 제 2 비-도핑 반도체 막은 비정질 반도체 막 또는 미결정을 포함하는 비정질 반도체 막인 것을 특징으로 한다.
본 발명의 반도체 장치의 제작 방법은, 제 1 게이트 전극과, 제 1 게이트 전극 위에 형성된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 1 비-도핑 반도체 층과, 상기 제 1 비-도핑 반도체 층 위에 형성된 제 1 도핑 반도체 층을 가지는 제 1 박막 트랜지스터와 제 2 게이트 전극과, 제 2 게이트 전극 위에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성된 제 2 비-도핑 반도체 층과, 상기 제 2 비-도핑 반도체 층 위에 형성된 제 2 도핑 반도체 층을 가지는 제 2 박막 트랜지스터를 가지고, 상기 제 1 박막 트랜지스터는 상기 제 2 박막 트랜지스터와 반대인 도전성을 가지고, 상기 제 1 게이트 절연막의 막 두께와 상기 제 2 게이트 절연막의 막 두께는 다르다.
또한, 본 발명의 반도체 장치는 상기 제 1 박막 트랜지스터는 N형 박막 트랜지스터이고, 상기 제 2 박막 트랜지스터는 P형 박막 트랜지스터이고, 상기 제 1 게이트 절연막의 막 두께는 상기 제 2 게이트 절연막의 막 두께보다 두꺼운 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 상기 제 1 박막 트랜지스터는 화소부에 배치되어 있고, 상기 제 2 박막 트랜지스터는 주변회로부에 배치되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 제 1 게이트 전극과, 제 1 게이트 전극 위에 형성된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 1 비-도핑 반도체 층과, 상기 제 1 비-도핑 반도체 층 위에 형성된 제 1 도핑 반도체 층을 가지는 제 1 박막 트랜지스터와 제 2 게이트 전극과, 제 2 게이트 전극 위에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성된 제 2 비-도핑 반도체 층과, 상기 제 2 비-도핑 반도체 층 위에 형성된 제 2 도핑 반도체 층을 가지는 제 2 박막 트랜지스터, 및 제 3 게이트 전극과, 제 3 게이트 전극 위에 형성된 제 3 게이트 절연막과, 제 3 게이트 절연막 위에 형성된 제 3 비-도핑 반도체 층과, 상기 제 3 반도체 층 위에 형성된 제 3 도핑 반도체 층을 가지는 제 3 박막 트랜지스터를 포함하고, 상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터는 N형 박막 트랜지스터이고, 상기 제 3 박막 트랜지스터는 P형 박막 트랜지스터이고, 상기 제 1 게이트 절연막의 막 두께 및 상기 제 2 게이트 절연막의 막 두께는 상기 제 3 게이트 절연막의 막 두께보다 두꺼운 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 상기 제 1 박막 트랜지스터는 화소부에 배치되어 있고, 상기 제 2 박막 트랜지스터와 상기 제 3 박막 트랜지스터는 주변회로부에 배치되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 제 1 게이트 전극과, 제 1 게이트 전극 위에 형성된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 1 비-도핑 반도체 층과, 상기 제 1 비-도핑 반도체 층 위에 형성된 제 1 도핑 반도체 층을 가지는 제 1 박막 트랜지스터와 제 2 게이트 전극과, 제 2 게이트 전극 위에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성된 제 2 비-도핑 반도체 층과, 상기 제 2 비-도핑 반도체 층 위에 형성된 제 2 도핑 반도체 층을 가지는 제 2 박막 트랜지스터와 제 3 게이트 전극과, 제 3 게이트 전극 위에 형성된 제 3 게이트 절연막과, 제 3 게이트 절연막 위에 형성된 제 3 비-도핑 반도체 층과, 상기 제 3 반도체 층 위에 형성된 제 3 도핑 반도체 층을 가지는 제 3 박막 트랜지스터, 및 제 4 게이트 전극과, 제 4 게이트 전극 위에 형성된 제 4 게이트 절연막과, 상기 제 4 게이트 절연막 위에 형성된 제 4 비-도핑 반도체 층과, 상기 제 4 반도체 층 위에 형성된 제 4 도핑 반도체 층을 가지는 유지용량을 포함하고, 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터는 N형 박막 트랜지스터이고, 상기 제 3 박막 트랜지스터는 P형 박막 트랜지스터이고, 상기 제 1 게이트 절연막의 막 두께 및 제 2 게이트 절연막의 막 두께는 상기 제 3 게이트 절연막의 막 두께 및 상기 제 3 게이트 절연막의 막 두께보다 두꺼운 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 상기 제 1 박막 트랜지스터와 상기 유지용량은 화소부에 배치되어 있고, 상기 제 2 박막 트랜지스터와 상기 제 3 박막 트랜지스터는 주변회로부에 배치되어 있고, 상기 유지용량은 상기 제 1 박막 트랜지스터에 전기적으로 접속되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제작 방법은 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 1 게이트 전극 및 제 2 게이트 전극 위에 제 1 게이트 절연막과 제 1 비-도핑 반도체 막과 Ｎ형 또는 Ｐ형 중 하나의 도전형을 가지는 제 1 도핑 반도체 막을 순차로 형성하고, 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 제거함으로써, 상기 제 1 게이트 전극 위에 제 1 비-도핑 반도체 층과 제 1 도핑 반도체 층이 순차로 적층된 제 1 섬 형상 반도체 층을 형성하는 것과 함께, 제 2 게이트 전극 위의 상기 제 1 게이트 절연막을 노출시키고, 상기 노출된 제 1 게이트 절연막을 제거함으로써 상기 제 2 게이트 전극을 노출시키고, 상기 노출된 제 2 게이트 전극과 상기 제 1 섬 형상 반도체 층 위에 제 2 게이트 절연막과 제 2 비-도핑 반도체 막과 Ｎ형 또는 Ｐ형 중 다른 하나의 도전형을 가지는 제 2 도핑 반도체 막을 순차로 형성하고, 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 제 1 에칭에 의하여 제거함으로써, 상기 제 2 게이트 전극의 위에 제 2 비-도핑 반도체 층과 제 2 도핑 반도체 층이 순차로 적층된 제 2 섬 형상 반도체 층을 형성하는 것과 함께, 제 1 섬 형상 반도체 층 위의 상기 제 2 게이트 절연막을 노출시키고, 상기 노출된 제 2 게이트 절연막을 제 2 에칭에 의하여 제거함으로써, 상기 제 1 섬 형상 반도체 층을 노출시키고, 상기 제 1 섬 형상 반 도체 층 및 제 2 섬 형상 반도체 층 위에 배선을 형성하고, 상기 배선을 마스크로 이용하여 상기 제 1 도핑 반도체 막 및 상기 제 2 도핑 반도체 막을 부분적으로 제거하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제작 방법은 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고, 상기 제 1 게이트 전극 및 제 2 게이트 전극 위에 제 1 게이트 절연막과 제 1 비-도핑 반도체 막과 Ｎ형 또는 Ｐ형 중 하나의 도전형을 가지는 제 1 도핑 반도체 막을 순차로 형성하고, 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 제거함으로써, 상기 제 1 게이트 전극 위에 제 1 비-도핑 반도체 층과 제 1 도핑 반도체 층이 순차로 적층된 제 1 섬 형상 반도체 층을 형성하는 것과 함께, 제 2 게이트 전극 위의 상기 제 1 게이트 절연막을 노출시키고, 상기 노출된 제 1 게이트 절연막과 상기 제 1 섬 형상 반도체 층 위에 제 2 게이트 절연막과 제 2 비-도핑 반도체 막과 Ｎ형 또는 Ｐ형 중 다른 하나의 도전형을 가지는 제 2 도핑 반도체 막을 순차로 형성하고, 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 제 1 에칭에 의하여 제거함으로써, 상기 제 2 게이트 전극 위에 제 2 비-도핑 반도체 층과 제 2 도핑 반도체 층이 순차로 적층된 제 2 섬 형상 반도체 층을 형성하는 것과 함께, 제 1 섬 형상 반도체 층 위의 제 2 게이트 절연막을 노출시키고, 상기 노출된 제 2 게이트 절연막을 제 2 에칭에 의하여 제거함으로써, 상기 제 1 섬 형상 반도체 층을 노출시키고, 상기 제 1 섬 형상 반도체 층 및 제 2 섬 형상 반도체 층 위에 배선을 형성하고, 상기 배선을 마스크로 이용하여 상기 제 1 도핑 반도체 막 및 상기 제 2 도핑 반도체 막을 부분적으로 제거하는 것 을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제작 방법은 상기 제 1 에칭은, 상기 제 2 게이트 절연막의 에칭 속도가 상기 제 2 비-도핑 반도체 막의 에칭 속도보다 느린 조건을 이용하여 행해지고, 상기 제 2 에칭은, 상기 제 1 도핑 반도체 층의 에칭 속도가 상기 제 2 게이트 절연막의 에칭 속도보다 느린 조건을 이용하여 행해지는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제작 방법은 상기 제 1 게이트 절연막과 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 연속적으로 형성하고, 상기 제 2 게이트 절연막과 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 연속적으로 형성하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제작 방법은 상기 제 1 비-도핑 반도체 막 및 제 2 비-도핑 반도체 막은 비정질 반도체 막 또는 미결정을 포함하는 비정질 반도체 막인 것을 특징으로 한다.
N형 및 P형 양쪽 모두의 박막 트랜지스터의 반도체 층의 구조를 비-도핑 반도체 층과 도핑 반도체 층이 순차로 적층된 부분을 가지는 구조로 함으로써, 가열처리의 공정을 생략할 수 있는 구조를 실현할 수 있기 때문에, NTFT 및 PTFT를 가지는 반도체 장치에 있어서의 편차를 저감시킬 수 있다. 또한, 마스크 수의 삭감, 제조 공정 수의 저감, 및 제조공정 기간의 단축을 행할 수 있다.
NTFT 또는 PTFT 중 하나는 게이트 절연막을, NTFT 또는 PTFT 중 다른 하나는 반도체 층에 대한 보호막(에칭 스토퍼막)으로서 겸용함으로써, 편차의 저감, 마스크 수의 삭감, 제조 공정 수의 저감, 제조공정 기간의 단축 등의 작용효과를 더욱 높일 수 있다.
N형 박막 트랜지스터 및 P형 박막 트랜지스터 양쪽 모두에 있어서 게이트 절연막과 비-도핑 반도체 층과 도핑 반도체 층을 연속적으로 형성함으로써, 편차의 저감, 마스크 수의 삭감, 제조 공정 수의 저감, 제조공정 기간의 단축 등의 작용효과를 더욱 높일 수 있다.
이하에 본 발명의 실시형태를 도면에 의거하여 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하의 실시형태 1 내지 실시형태 10은 적절히 조합할 수 있다. 또한, 특별히 언급하지 않는 한, 도면에 있어서, 동일한 부호로 표시되어 있는 것은 동일한 재료, 방법을 사용하여, 형성할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 반도체 장치의 제작 방법에 대하여 설명한다. 또한, 액티브 매트릭스 방식의 표시장치, 중앙연산 처리장치(CPU), 무선 칩(RFID) 등의 반도체 장치는 기판 위에 복수의 NTFT와 복수의 PTFT를 형성하지만, 본 실시 형태에서는 편의적으로 NTFT와 PTFT, 2개의 TFT만을 도시하여 설명한다.
절연 표면을 가지는 기판(1000) 위에, 제 1 게이트 전극(101)과 제 2 게이트 전극(201)을 형성한다(도 1a 참조). 제 1 게이트 전극(101)과 제 2 게이트 전극(201)은 도전막을 형성하고, 마스크를 형성하고, 에칭을 행하고, 그 후 마스크를 제거함으로써 형성한다.
제 1 게이트 전극(101)은 NTFT 또는 PTFT 중 하나의 게이트 전극이 된다. 또한, 제 2 게이트 전극(201)은 NTFT 또는 PTFT 중 다른 하나의 게이트 전극이 된다.
본 실시형태에서는 제 1 게이트 전극(101)을 NTFT의 게이트 전극으로 하고, 제 2 게이트 전극(201)을 PTFT의 게이트 전극으로 한다.
다음, 제 1 게이트 전극(101)과 제 2 게이트 전극(201) 위에 제 1 게이트 절연막(102)과 제 1 비-도핑 반도체 막(103)과 제 1 도핑 반도체 막(104)을 순차로 형성한다(도 1b 참조).
비-도핑 반도체 막이란, 도전성을 부여하는 불순물 원소를 함유하는 가스를 성막 가스로서 사용하지 않고 형성한 반도체 막을 의미한다. 한편, 도핑 반도체 막이란, 도전성을 부여하는 불순물 원소를 함유하는 가스를 성막 가스로서 사용하여 형성한 반도체 막을 의미한다.
제 1 도핑 반도체 막(104)은 N형 불순물 반도체 막 또는 P형 불순물 반도체 막의 어느 한쪽이다. 본 실시형태에서는 제 1 도핑 반도체 막(104)을 N형 불순물 반도체 막으로 한다.
여기서, 제 1 게이트 절연막과 제 1 비-도핑 반도체 막과 제 1 도핑 반도체 막을 연속적으로 형성하는 것은 매우 바람직하다.
연속적으로 막을 형성하는 것은, 동일한 장치 내에서 기판을 대기 분위기에 노출시키지 않고, 기판 위에 연속하여 복수의 막을 적층하는 것을 말한다. 즉, 동일한 장치 내에서 연속하여 복수의 막을 적층할 경우, 상기 복수의 막 모두를 대기 분위기에 노출시키지 않고, 연속하여 상기 복수의 막을 적층하는 것을 말한다. 막들을 연속적으로 형성하면, 먼지 등을 제거하기 위한 막 형성 전 처리가 불필요하게 되기 때문에, 제조 공정 수의 저감, 제조공정 기간의 단축이 가능하게 된다.
또한, 막을 연속적으로 형성하면, TFT의 전기적 특성의 향상, TFT의 전기적 특성의 안정화, TFT마다의 편차의 저감이 가능하게 된다. 이 점에 대하여, 이하에 설명한다.
우선, 게이트 절연막과 비-도핑 반도체 막을 연속적으로 형성하는 것에 대한 기술적 의의에 대하여 설명한다.
게이트 절연막과 비-도핑 반도체 막을 연속적으로 형성함으로써, 게이트 절연막과 반도체 막의 계면에 불순물(입자, 인, 붕소, 나트륨 등)이 부착하는 것을 방지할 수 있다.
그래서, 입자, 인, 붕소 등에 의한 게이트 절연막과 반도체 막의 계면 트랩 전하의 발생, 나트륨 등의 불순물의 혼입 등을 방지할 수 있다. 즉, 계면 상태를 양호하게 할 수 있다.
그리고, 계면 상태를 양호하게 함으로써 TFT의 전기적 특성의 향상 및 TFT의 전기적 특성의 안정화가 가능하게 된다.
또한, 이들의 불순물은 TFT마다에 불균일하게 혼입되기 때문에, TFT마다의 전기적 특성에는 편차가 생긴다.
따라서, 이들의 불순물을 저감함으로써, TFT마다의 전기적 특성의 편차를 저감시킬 수 있다.
특히, 반도체로서 비정질 반도체를 사용하는 경우, 게이트 절연막과 비-도핑 반도체 막을 연속적으로 형성하는 것이 바람직하다.
다결정 반도체 및 단결정 반도체와 비교하여, 비정질 반도체는 이동도가 낮기 때문에, 게이트 절연막과 비-도핑 반도체 막의 계면에 불순물의 혼입 등의 불량이 있는 경우, TFT가 동작하지 않게 되는 확률이 높아지기 때문이다.
또한, 본 명세서에 있어서는 미결정을 포함하는 반도체도 비정질 반도체에 포함하는 것으로 한다.
다음, 비-도핑 반도체 막과 도핑 반도체 막의 연속적 형성의 기술적 의의에 대하여 설명한다.
비-도핑 반도체 막과 도핑 반도체 막을 연속적으로 형성함으로써, 비-도핑 반도체막과 도핑 반도체막의 계면에 자연 산화막이 형성되는 것을 방지하고 또 반도체 층의 표면에 불순물이 부착되는 것 등을 방지할 수 있다.
비-도핑 반도체 막과 도핑 반도체 막의 계면에 자연 산화막, 또는 절연성의 불순물이 존재하면, 비-도핑 반도체 막과 도핑 반도체 막의 계면에 있어서의 콘택트 저항이 상승한다.
한편, 불순물이 도전성인 경우, 리크(leak)가 발생한다.
또한, 자연 산화막의 형성 및 불순물의 혼입은 불균일하게 발생하기 때문에, TFT마다의 전기적 특성에 편차가 생긴다.
따라서, 자연 산화막의 형성 및 불순물의 혼입을 방지함으로써, TFT마다의 전기적 특성에 편차를 저감시킬 수 있다.
다시, 제작 방법의 설명을 한다. 다음, 제 1 게이트 전극(101) 위에 형성된 제 1 도핑 반도체 막(104) 위에 마스크(301)를 형성한다(도 1c 참조).
마스크(301)를 형성한 후, NTFT의 섬 형상 반도체 층을 형성하기 위하여, 제 1 에칭(8001)을 행한다. 제 1 에칭에 의하여, 제 2 게이트 전극(201) 위에 형성된 제 1 비-도핑 반도체 막(103) 및 제 1 도핑 반도체 막(104)은 모두 제거된다(도 2a 참조).
따라서, 제 1 에칭에 의하여 제 1 게이트 절연막(102)이 노출하여, 비-도핑 반도체 층과 도핑 반도체 층이 적층된 제 1 섬 형상 반도체 층(105)이 형성된다(도 2a 참조).
이와 같이, 제 1 에칭을 행할 때에 있어서, 제 1 게이트 절연막(102)은 에칭 스토퍼막으로서 기능한다(도 2a 참조).
다음, 제 1 에칭과 에칭의 조건 대신에, 제 2 에칭(8002)을 행한다. 제 2 에칭에 의하여, 제 2 게이트 전극(201) 위의 게이트 절연막이 제거된다(도 2b 참조).
2단계의 에칭을 행하는 이유는 제 2 게이트 전극(201) 위의 제 1 게이트 절 연막(102)을 에칭 스토퍼로 함으로써, 제 2 게이트 전극(201)에 데미지를 주지 않도록 하기 위한 것이다.
여기서, 데미지란 제 2 게이트 전극(201)이 에칭됨으로써 게이트 전극의 두께가 얇아지는 상태, 게이트 전극의 크기가 작아지는 상태, 게이트 전극 표면에 단차가 큰 요철이 형성되는 상태 등을 의미한다. 드라이 에칭할 경우에는 플라즈마에 의한 전기적인 데미지도 받는다.
따라서, 제 1 에칭은 게이트 절연막에 대한 에칭 속도가 비-도핑 반도체 막에 대한 에칭 속도보다 느린 조건을 이용하여 행한다. 한편, 제 2 에칭은 게이트 전극에 대한 에칭 속도가 게이트 절연막에 대한 에칭 속도보다 느린 조건을 이용하여 행한다.
즉, 제 1 에칭 및 제 2 에칭은 하층의 막에 대한 에칭 속도가 상층의 막에 대한 에칭 속도보다 느린 조건을 이용하여 행한다. 또한, 하층의 막에 대한 에칭 속도는 느릴수록 바람직하다.
비-도핑 반도체 막에 대한 에칭 속도가 빠른 조건이라면, 도핑 반도체 막에 대한 에칭 속도도 빨라지기 때문에 비-도핑 반도체 막과 도핑 반도체 막의 적층 구조를 일괄(一括)하여 에칭할 수 있다.
또한, 상기 적층 구조의 에칭(제 1 에칭)은 복수 단계의 에칭을 행하여도 좋다.
그리고 제 2 에칭을 행한 후, 마스크를 제거한다(도 2c 참조).
다음, 제 1 섬 형상 반도체 층(105)과 제 2 게이트 전극(201) 위에, 제 2 게 이트 절연막(202)과 제 2 비-도핑 반도체 막(203)과 제 2 도핑 반도체 막(204)을 순차로 형성한다(도 3a 참조).
또한, 상술한 바와 같이, 제 2 게이트 절연막과 제 2 비-도핑 반도체 막과 제 2 도핑 반도체 막을 연속적으로 형성하는 것은 매우 바람직하다.
다음, 제 2 게이트 전극(201) 위에 형성된 제 2 도핑 반도체 막(204) 위에 마스크(302)를 형성한다(도 3b 참조).
마스크를 형성한 후, PTFT의 섬 형상 반도체 층을 형성하기 위하여, 제 3 에칭(8003)을 행한다. 제 3 에칭에 의하여, 제 1 게이트 전극(101) 위에 형성된 제 2 비-도핑 반도체 막(203) 및 제 2 도핑 반도체 막(204)은 모두 제거된다(도 3c 참조).
따라서, 제 3 에칭에 의하여 제 2 게이트 절연막(202)이 노출되는 것과 함께, 비-도핑 반도체 층과 도핑 반도체 층이 적층된 제 2 섬 형상 반도체 층(205)이 형성된다(도 3c 참조).
이와 같이, 제 3 에칭을 행할 때에 있어서, 제 2 게이트 절연막(202)은 에칭 스토퍼막으로서 기능한다.
다음, 마스크를 제거하지 않고 제 3 에칭과 에칭의 조건을 바꿔, 제 4 에칭(8004)을 행한다. 제 4 에칭에 의하여, 제 1 섬 형상 반도체 층(105) 위의 제 2 게이트 절연막(202)이 제거된다(도 4a 참조).
2단계의 에칭을 행하는 이유는 제 1 섬 형상 반도체 층(105) 위의 제 2 게이트 절연막(202)을 에칭 스토퍼로 함으로써, 제 1 섬 형상 반도체 층(105)에 데미지 를 주지 않도록 하기 위한 것이다.
여기서 데미지란, 제 1 섬 형상 반도체 층이 에칭됨으로써, 제 1 섬 형상 반도체 층의 두께가 얇아지는 상태, 제 1 섬 형상 반도체 층의 크기가 작아지는 상태 등을 의미한다. 드라이 에칭할 경우에는 플라즈마에 의한 데미지도 주어진다.
따라서, 제 3 에칭은 제 2 게이트 절연막에 대한 에칭 속도가 비-도핑 반도체 막에 대한 에칭 속도보다 느린 조건을 이용하여 행한다. 또한, 제 4 에칭은, 도핑 반도체 막에 대한 에칭 속도가 제 2 게이트 절연막에 대한 에칭 속도보다 느린 조건으로 행한다.
즉, 제 3 에칭 및 제 4 에칭은 하층의 막에 대한 에칭 속도가 상층의 막에 대한 에칭 속도보다 느린 조건으로 행한다. 또한, 하층의 막에 대한 에칭 속도는 느릴수록 바람직하다.
비-도핑 반도체 막에 대한 에칭 속도가 빠른 조건이라면, 도핑 반도체 막에 대한 에칭 속도도 빨라지기 때문에 비-도핑 반도체 막과 도핑 반도체 막의 적층 구조를 일괄하여 에칭할 수 있다.
또한, 상기 적층 구조의 에칭(제 3 에칭)은 복수 단계의 에칭을 행하여도 좋다.
그리고 제 4 에칭을 행한 후, 마스크를 제거한다(도 4b 참조).
이와 같이, NTFT 또는 PTFT 중 다른 하나는 게이트 절연막을, NTFT 또는 PTFT 중 하나는 섬 형상 반도체 층의 보호막(에칭 스토퍼막)으로서 겸용함으로써, NTFT와 PTFT의 양쪽 모두를 형성할 때, 마스크를 형성하는 횟수를 적게 할 수 있 다. 또한, NTFT 또는 PTFT 중 하나의 섬 형상 반도체 층이 데미지를 받는 것을 방지할 수 있기 때문에, TFT마다의 전기적 특성의 편차를 저감할 수 있다.
또한, 보호막(에칭 스토퍼막)으로서 겸용함으로써, NTFT와 PTFT의 양쪽 모두에 있어서 도전성을 부여하는 불순물 원소를 포함하는 반도체 층을 형성할 수 있다. 즉, NTFT 및 PTFT의 양쪽 모두에 있어서, 도핑 반도체 막을 사용할 수 있다.
또한, NTFT 및 PTFT의 양쪽 모두에 있어서 도핑 반도체 층을 사용함으로써, NTFT와 PTFT의 양쪽 모두에 있어서 게이트 절연막과 비-도핑 반도체 막과 도핑 반도체 막을 연속적으로 형성할 수 있게 된다.
NTFT 또는 PTFT 어느 한쪽을 연속적으로 형성하지 않는 경우와, NTFT 및 PTFT의 양쪽 모두를 연속적으로 형성하는 경우를 비교하면, NTFT 및 PTFT의 양쪽 모두를 연속적으로 형성하는 경우가 편차의 저감 등의 작용효과가 특히 현저하기 때문에 바람직하다.
다음, 제 1 섬 형상 반도체 층(105) 위에 제 1 배선(106)을 형성하고, 동시에 제 2 섬 형상 반도체 층(205) 위에 제 2 배선(206)을 형성한다(도 4c 참조). 제 1 배선(106)과 제 2 배선(206)은 도전막을 형성하고, 마스크를 형성하고, 에칭을 행하고, 그 후 마스크를 제거함으로써 형성한다.
다음, 제 1 배선(106)과 제 2 배선(206)을 마스크로 이용하여, 제 1 섬 형상 반도체 층(105) 상층의 도핑 반도체 막과, 제 2 섬 형상 반도체 층(205) 상층의 도핑 반도체 막을 에칭한다(도 5a 참조). 이 공정에 의하여, 제 1 섬 형상 반도체 층(105) 및 제 2 섬 형상 반도체 층(205)의 채널 형성 영역과 소스 영역과 드레인 영역이 확정된다(형성된다).
상기 에칭에 의하여, 채널 형성 영역이 되는 비-도핑 반도체 층이 약간 에칭되기 때문에, 이렇게 하여 형성한 TFT를 채널 에치형의 TFT(박막 트랜지스터)라고 한다.
도 5b는 도 5a의 NTFT의 확대도이다.
도 5b에 있어서, 제 1 섬 형상 반도체 층(105)의 채널 형성 영역은 105c로 표시되는 영역이다.
또한, 섬 형상 반도체 층(105)의 제 1 소스 영역, 또는 제 1 드레인 영역 어느 한쪽은 105a로 표시되는 영역이다(도 5b 참조).
또한, 섬 형상 반도체 층(105)의 제 1 소스 영역, 또는 제 1 드레인 영역 중 다른 하나는 105b로 표시되는 영역이다(도 5b 참조).
또한, 제 1 섬 형상 반도체 층(105)은 비-도핑 섬 형상 반도체 층(103a) 위에, 제 1 소스 영역, 또는 제 1 드레인 영역 중 하나, 105a로 표시되는 영역에 형성된 도핑 반도체 층(104a)과, 제 1 소스 영역, 또는 제 1 드레인 영역 중 다른 하나, 105b로 표시되는 영역에 형성된 도핑 반도체 층(104b)이 적층된 구조를 가진다(도 5b 참조).
도 5c는 도 5a의 PTFT의 확대도이다.
도 5c에 있어서, 제 2 섬 형상 반도체 층(205)의 채널 형성 영역은 205c로 표시되는 영역이다.
또한, 제 2 섬 형상 반도체 층(205)의 제 2 소스 영역 또는 제 2 드레인 영 역의 어느 한쪽은 205a로 표시되는 영역이다(도 5c 참조).
또한, 제 2 섬 형상 반도체 층(205)의 제 2 소스 영역 및 드레인 영역 중 다른 하나는 205b로 표시되는 영역이다(도 5c 참조).
또한, 제 2 섬 형상 반도체 층(205)은 비-도핑 섬 형상 반도체 층(203a) 위에, 제 2 소스 영역, 또는 제 2 드레인 영역 중 하나, 205a로 표시되는 영역에 형성된 도핑 반도체 층(204a)과, 제 2 소스 영역 또는 제 2 드레인 영역 중 다른 하나, 205b로 표시되는 영역에 형성된 도핑 반도체 층(204b)이 적층된 구조를 가진다(도 5c 참조).
그 후, NTFT 또는 PTFT 중 하나와 전기적으로 접속하는 화소 전극을 형성한다. 화소 전극을 NTFT와 PTFT 중 어느 쪽에 전기적으로 접속할지는 표시장치의 종류, 회로 구성 등에 따라 당업자가 적절히 선택할 수 있다. 예를 들면, 액정 표시장치의 경우는 화소 전극을 NTFT와 전기적으로 접속하는 것이 바람직하다. EL 표시장치의 경우는 화소 전극을 PTFT와 전기적으로 접속하는 것이 바람직하다. 본 실시형태에서는 제 1 배선(106)과 전기적으로 접속한다.
또한, 반사형의 표시장치를 제작하는 경우에는 제 1 배선(106)과 제 2 배선(206)을 형성할 때, 동시에 화소 전극을 형성하여도 좋다.
다음, 층간 절연막을 형성한 후, 표시소자를 형성한다.
예를 들면, 액정 표시장치라면 대향 전극, 컬러 필터 등이 형성된 대향기판을 준비한다. 그 후, 대향기판과 TFT가 형성된 기판에 배향막을 형성한다. 그 후, TFT가 형성된 기판과 대향 기판을 씰(seal)재를 사용하여 점착한 후, TFT가 형 성된 기판과 대향기판 사이에 액정을 주입한다. 이 경우, 화소 전극과 액정과 대향 전극이 겹치는 부분이 표시소자이다.
예를 들면, EL 표시장치라면 화소 전극 위에 발광층을 포함하는 층을 형성하고, 발광층을 포함하는 층 위에 전극을 형성한다. 그 후, 대향기판을 준비한다. 그리고, 대향기판과 TFT가 형성된 기판을 씰재를 사용하여 점착한다. 이 경우, 화소 전극과 발광층을 포함하는 층과 전극이 겹치는 부분이 표시소자이다.
본 실시형태의 반도체 장치의 제작 방법에 의하여, TFT마다의 전기적 특성이 안정되고, 또 편차가 적은 반도체 장치를 적은 공정수, 적은 마스크 수, 짧은 공정 기간으로 제공할 수 있다.
또한, 본 실시형태에 있어서, 제 1 게이트 절연막(102)의 성막시의 막 두께와 제 2 게이트 절연막(202)의 성막시의 막 두께를 다르게 함으로써, NTFT와 PTFT의 막 두께를 다르게 할 수 있다.
(실시형태 2)
실시형태 1에서 설명한 바와 같이, 제 3 에칭 및 제 4 에칭을 행할 때, 제 2 게이트 절연막(202)을 제 1 섬 형상 반도체 층(105)의 보호막(에칭 스토퍼막)으로서 겸용하는 것이 매우 중요하다. 본 실시형태에서는 이 점에 대하여 자세히 설명한다.
우선, 웨트 에칭을 행할 경우에는 비-도핑 반도체 막의 에칭 속도와 도핑 반도체 막의 에칭 속도는 거의 차이가 없다.
다음, 드라이 에칭을 행할 경우의 비-도핑 반도체 막과 도핑 반도체 막의 에 칭 속도의 차이에 대하여 설명한다. 반도체 막을 드라이 에칭할 때의 에칭 가스는 할로겐 원소(F, Cl 등)를 포함하는 가스를 사용하는 것이 적합하다.
할로겐 원소를 함유하는 가스를 사용하여 드라이 에칭을 행할 경우, N형 도핑 반도체 막은 비-도핑 반도체 막과 비교하여 에칭 속도가 매우 빠르다. 한편, P형 도핑 반도체 막은 비-도핑 반도체 막과 비교하여 에칭 속도가 약간 느리다.
도핑 반도체 막에 포함되는 불순물이 다르면 에칭 속도가 달라지는 이유는 반도체 막의 전기적 성질에 의거하는 것이다. N형 반도체의 에칭 속도가 빨라지는 이유는 반도체 격자 중에 많은 전자가 에칭반응에 관여하기 때문이다.
이상에 의거하여, 제 3 에칭 및 제 4 에칭을 행할 때, 제 2 게이트 절연막(202)을 제 1 섬 형상 반도체 층(105)의 보호막(에칭 스토퍼막)으로서 겸용하지 않는 경우에 대하여, 에칭의 종류 및 제 1 섬 형상 반도체 층(105)의 상층의 도핑 반도체 막의 도전형을 여러 경우로 나누어 설명한다.
웨트 에칭을 행할 경우, 제 1 도핑 반도체 막(104)과 제 2 비-도핑 반도체 막(203)의 사이에 제 2 게이트 절연막(202)(에칭 스토퍼막)이 존재하지 않으면, 양자의 에칭 속도에 차이가 없기 때문에, 제 1 도핑 반도체 막(104) 위의 계면에서 에칭을 정지시키는 것이 어렵게 된다.
할로겐 원소를 포함하는 가스를 사용하여 드라이 에칭을 하는 경우이며, 제 1 도핑 반도체 막(104)이 N형 반도체 막인 경우, 제 1 도핑 반도체 막(104)과 제 2 비-도핑 반도체 막(203) 사이에 제 2 게이트 절연막(202)(에칭 스토퍼막)이 존재하지 않으면, 상층의 제 2 비-도핑 반도체 막(203)과 비교하여, 하층의 제 1 도핑 반 도체 막(104) 쪽이 에칭 속도가 매우 빠르기 때문에, 제 1 도핑 반도체 막(104) 위의 계면에서 에칭을 정지시키는 것이 어렵게 된다.
할로겐 원소를 함유하는 가스를 사용하여 드라이 에칭을 하는 경우이며, 제 1 도핑 반도체 막(104)이 P형 반도체 막인 경우, 제 1 도핑 반도체 막(104)과 제 2 비-도핑 반도체 막(203) 사이에 제 2 게이트 절연막(202)(에칭 스토퍼막)이 존재하지 않으면, 제 1 도핑 반도체 막(104) 위의 계면에서 에칭을 정지시키는 것이 곤란하게 된다.
이상과 같이, 제 1 섬 형상 반도체 층(105)이 에칭 데미지를 받는 것을 방지하기 위하여, 제 2 게이트 절연막(202)을 제 1 섬 형상 반도체 층(105)의 보호막(에칭 스토퍼막)으로서 겸용하는 것은 매우 중요한 것이다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2에서 나타낸 반도체 장치의 재료에 대하여 설명한다.
절연 표면을 가지는 기판(1000)은 유리기판, 석영기판, PET(폴리에틸렌 테레프탈레이트)로 이루어지는 수지기판, PEN(폴리에틸렌 나프탈레이트)로 이루어지는 수지기판, PES(폴리에테르 설폰)로 이루어지는 수지기판, 폴리이미드로 이루어지는 수지기판 등의 절연성 기판을 이용할 수 있다(도 1a 참조).
또한, 실시형태 1 및 실시형태 2에 기재된 반도체 장치의 제작 방법을 사용하면, 소스 영역 및 드레인 영역을 형성하기 위하여, 고온(600℃ 이상)에서의 활성화가 필요한 이온 주입법, 고온(800℃ 이상)으로 행하는 열 확산법을 사용할 필요 가 없다. 따라서, 모든 공정을 저온(300℃ 이하)으로 행할 수 있기 때문에, 내열성이 낮은 기판 위에 직접 TFT를 형성할 수 있다.
따라서, 내열성이 낮은 수지기판 위에 직접 TFT를 형성할 수 있다. 특히, 가요성을 가지는 수지기판을 사용함으로써, 플렉시블한 반도체 장치를 제작할 수 있다.
또한, 기판의 도전성에 관계없이, 기판 위에 절연성의 하지막을 형성한 것도, 절연 표면을 가지는 기판(1000)으로서 사용할 수 있다. 예를 들면, 절연성 기판의 표면에 절연성의 하지막을 형성한 것, 실리콘 웨이퍼 또는 금속기판의 표면에 절연막의 하지막을 형성한 것을 이용할 수 있다.
절연막의 하지막으로서는 산화규소막, 질화규소막, 수지막 등을 단층, 혹은 적층한 막을 이용할 수 있다.
제 1 게이트 전극(101) 및 제 2 게이트 전극(201)의 형성방법을 설명한다.
우선, Mo, Cr, Cu, Nd, Al, Al-Si, Al-Ti 등의 단층, 또는 적층으로 이루어지는 도전막을 스퍼터링법에 의하여 형성한다. 그 후, 레지스트 마스크를 사용하여 패터닝한다. 그 후, 상기 도전막을 에칭함으로써 형성한다. 에칭을 한 후는 레지스트 마스크를 제거한다.
또한, 액적토출법을 사용하면, 절연 표면을 가지는 기판(1000) 위에 직접 제 1 게이트 전극(101) 및 제 2 게이트 전극(201)을 형성할 수 있다. 또한, 스퍼터링법 또는 액적토출법을 사용하면, 저온(200℃ 이하의 온도)으로 전극을 형성할 수 있다. 게이트 전극의 막 두께는 100nm 내지 300nm가 바람직하다(도 1a 참조).
제 1 게이트 절연막(102) 및 제 2 게이트 절연막(202)의 형성방법을 설명한다. 게이트 절연막의 재료는 질화규소막, 산화규소막, 산소농도보다 질소농도가 높은 질화산화규소막을 사용할 수 있다. 형성방법은 CVD법, 스퍼터링법 등을 사용할 수 있다. 게이트 절연막은 적층 구조이어도 좋다.
또한, 게이트 절연막을 다른 막의 적층 구조로 함으로써, 에칭 스토퍼로서의 작용을 향상시킬 수 있다.
비-도핑 반도체 막 및 도핑 반도체 막을, 규소를 주성분으로 한 재료를 사용하여, 플라즈마 CVD법에 의하여 형성하는 경우, 게이트 절연막에 대해서도 규소를 주성분으로 한 재료를 사용하여, 플라즈마 CVD법에 의하여 형성하는 것이 바람직하다. 이에 따라, 동일한 플라즈마 CVD장치 내에 있어서, 게이트 절연막과 비-도핑 반도체 막과 도핑 반도체 막을 연속적으로 형성하는 것(연속적으로 형성을 하는 것)이 가능하게 되기 때문이다. 게이트 절연막의 막 두께는 200nm 내지 500nm가 바람직하다(도 1b, 및 도 3a 참조).
제 1 비-도핑 반도체 막(103), 및 제 2 비-도핑 반도체 막(203)의 형성방법을 설명한다.
비-도핑 반도체 막의 재료는 실리콘, 실리콘 게르마늄 등을 사용한다. 형성방법은 CVD법, 스퍼터링법 등을 사용할 수 있다. 이 때, N형 또는 P형의 도전성을 부여하는 도핑 소스로 이루어지는 성막 가스를 사용하지 않는다. CVD법을 사용할 경우, 반도체 소스로 이루어지는 성막 가스로서 모노실란(SiH4), 사염화규 소(SiCl4), 트리클로로실란 (SiHCl3), 디클로로실란(SiH2Cl2)을 사용하여 형성한다. 막 두께는 100nm 내지 300nm의 막 두께로 형성한다(도 1b, 및 도 3a 참조).
제 1 도핑 반도체 막(104) 및 제 2 도핑 반도체 막(204)의 형성방법을 설명한다.
제 1 도핑 반도체 막(104) 또는 제 2 도핑 반도체 막(204) 중 하나는 N형 도핑 반도체 막이다. 제 1 도핑 반도체 막(104) 또는 제 2 도핑 반도체 막(204)중 다른 하나는 P형 도핑 반도체 막이다(도 1b, 및 도 3a 참조).
N형 도핑 반도체 막은 CVD법 등에 의하여 반도체 소스로 이루어지는 성막 가스와 N형의 도전성을 부여하는 도핑 소스로 이루어지는 성막 가스를 사용하여 형성한다. 반도체 소스로 이루어지는 성막 가스로서, 모노실란(SiH4), 디실란(Si2H6) 등을 사용할 수 있다. N형의 도전성을 부여하는 도핑 소스로 이루어지는 성막 가스로서는 포스핀(PH3), 아르신(AsH3) 등을 사용할 수 있다. 도핑 소스로 이루어지는 성막 가스를 사용하여 형성함으로써, 저온의 형성 조건으로 저저항의 N형 반도체 막을 형성할 수 있다. 막 두께는 100nm 내지 200nm의 막 두께로 형성한다.
P형 도핑 반도체 막은 CVD법에 의하여 반도체 소스로 이루어지는 성막 가스와 P형의 도전성을 부여하는 도핑 소스로 이루어지는 성막 가스를 사용하여 형성한다. 반도체 소스로 이루어지는 성막 가스로서, 모노실란(SiH4), 디실란(Si2H6) 등을 사용할 수 있다. P형의 도전성을 부여하는 도핑 소스로 이루어지는 성막 가스로서는 디보란(B2H6) 등을 사용할 수 있다. 도핑 소스로 이루어지는 성막 가스를 사용하여 형성함으로써, 저온의 형성 조건으로 저저항의 P형 반도체 막을 형성할 수 있다. 막 두께는 100nm 내지 200nm의 막 두께로 형성한다.
제 1 배선(106) 및 제 2 배선(206)의 형성방법에 대하여 설명한다.
우선, Mo, Cr, Cu, Nd, Al, Al-Si, Al-Ti 등의 단층, 또는 적층으로 이루어지는 도전막을 스퍼터링법에 의하여 형성한다. 그 후, 레지스트 마스크를 사용하여 패터닝한다. 그 후, 상기 도전막을 에칭함으로써 형성한다. 에칭을 한 후는 레지스트 마스크를 제거한다. 배선의 막 두께는 100nm 내지 300nm가 바람직하다(도 4c 참조).
NTFT 또는 PTFT 중 하나와 전기적으로 접속하는 화소 전극의 형성방법에 대하여 설명한다. 우선, 인듐주석산화물(이하, ITO라고 한다), Si원소를 함유하는 인듐주석규소산화물(이하, ITSO라고 한다), 산화인듐에 2wt% 내지 20wt%의 산화아연(ZnO)을 혼합한 IZO(Indium Zinc Oxide) 등의 투명 도전막을 스퍼터링법 등에 의하여 형성한다. 그 후, 레지스트 마스크를 사용하여 패터닝한다. 그 후, 상기 도전막을 에칭함으로써 형성한다. 에칭한 후는 레지스트 마스크를 제거한다. 화소 전극의 막 두께는 50nm 내지 200nm가 바람직하다.
층간 절연막의 형성방법에 대하여 설명한다.
층간 절연막은 질화규소막, 산화규소막, 산소농도보다 질소농도가 높은 질화산화규소막, 질소농도보다 산소농도가 높은 산화질화규소막 등을 사용할 수 있다. 또한, 아크릴, 폴리이미드, 실록산 중합체 등의 유기수지막을 사용할 수 있다.
게이트 절연막, 비-도핑 반도체 막, 및 도핑 반도체 막으로서, 본 실시형태 에 기재된 재료를 사용한 경우의 제 1 에칭의 조건에 대하여 설명한다.
제 1 에칭은 제 1 게이트 절연막(102) 위에 형성된 제 1 비-도핑 반도체 막(103) 및 제 1 도핑 반도체 막(104)을 제거하기 위한 것이다(도 2a 참조). 따라서, 제 1 에칭은 제 1 비-도핑 반도체 막 및 제 1 도핑 반도체 막의 에칭 속도가 빠르고, 제 1 게이트 절연막의 에칭 속도가 느린 조건을 이용하여 행한다. 드라이 에칭의 경우이면, 에칭 가스로서 염소(Cl2), 염소(Cl2)와 산소(O2)의 혼합 가스 등을 사용할 수 있다. 또한, CF4는 반도체 막(도핑 반도체, 비-도핑 반도체)을 에칭할 수 있지만, 게이트 절연막과 반도체 막의 에칭의 선택비가 낮으므로 바람직하지 않다. 웨트 에칭이면, 알칼리 용액을 사용할 수 있다.
게이트 절연막, 비-도핑 반도체 막, 및 도핑 반도체 막으로서, 본 실시형태에 기재한 재료를 사용한 경우의 제 2 에칭의 조건에 대하여 설명한다.
제 2 에칭은 제 2 게이트 전극(201) 위의 게이트 절연막(에칭 스토퍼막)을 제거하기 위한 것이다(도 2b 참조). 따라서, 제 2 에칭은 제 2 게이트 절연막의 에칭 속도가 빠르고, 제 1 게이트 전극의 에칭 속도가 느린 조건을 이용하여 행한다. 드라이 에칭의 경우이면, 에칭 가스로서 CF4, CHF3, CF4 또는 CHF3 중의 어느 하나와 산소(O2)의 혼합 가스 등을 사용할 수 있다. 웨트 에칭이면, 불화수소산(HF) 등을 사용할 수 있다.
게이트 절연막, 비-도핑 반도체 막, 및 도핑 반도체 막으로서, 본 실시형태에 기재된 재료를 사용한 경우의 제 3 에칭의 조건에 대하여 설명한다.
제 3 에칭은 제 2 게이트 절연막(202) 위에 형성된 제 2 비-도핑 반도체 막(203) 및 제 2 도핑 반도체 막(204)을 제거하기 위한 것이다(도 3c 참조). 따라서, 제 3 에칭은 제 2 비-도핑 반도체 막 및 제 2 도핑 반도체 막의 에칭 속도가 빠르고, 제 2 게이트 절연막의 에칭 속도가 느린 조건을 이용하여 행한다. 드라이 에칭의 경우이면, 에칭 가스로서 염소(Cl2), 염소(Cl2)와 산소(O2)의 혼합 가스 등을 사용할 수 있다. 또한, CF4는 반도체 막(도핑 반도체, 비-도핑 반도체)을 에칭할 수 있지만, 게이트 절연막과 반도체 막의 에칭의 선택비가 낮으므로 바람직하지 않다. 웨트 에칭이면, 알칼리 용액을 사용할 수 있다.
게이트 절연막, 비-도핑 반도체 막, 및 도핑 반도체 막으로서, 본 실시형태에 기재된 재료를 사용한 경우의 제 4 에칭의 조건에 대하여 설명한다.
제 4 에칭은 제 1 도핑 반도체 막(104) 위의 제 2 게이트 절연막(에칭 스토퍼막)을 제거하기 위한 것이다(도 2b 참조). 따라서, 제 4 에칭은 제 2 게이트 절연막에 에칭 속도가 빠르고, 제 1 비-도핑 반도체 막 및 제 1 비-도핑 반도체 막 에칭 속도가 느린 조건을 이용하여 행한다. 드라이 에칭의 경우, CF4만으로는 게이트 절연막과 반도체 막(도핑 반도체, 비-도핑 반도체)의 에칭의 선택비가 낮으므로 바람직하지 않다. 그러나, 수소를 혼합함으로써 에칭의 선택비가 높아진다. 따라서, 에칭 가스로서 CF4와 수소(H2)의 혼합 가스, CHF3 등을 사용할 수 있다. 웨트 에칭이면, 불화수소산(HF) 등을 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 내지 실시형태 3의 변형예에 대하여 설명한다. 실시형태 1에 있어서는 제 2 게이트 전극(201) 위의 제 1 게이트 절연막(102)을 모두 제거하였지만, 본 실시형태에서는 제 2 게이트 전극(201) 위의 제 1 게이트 절연막(102)을 모두 제거하지 않는 구성을 설명한다.
이 구성에 의하여, 제 2 게이트 전극(201)이 데미지를 받는 것을 완전히 방지할 수 있다. 또한, NTFT의 게이트 절연막의 막 두께와 PTFT의 게이트 절연막의 막 두께를 의도적으로 변화시킬 수 있다. 또한, 제 2 게이트 전극(201) 위의 게이트 절연막은 제 1 게이트 절연막과 제 2 게이트 절연막의 적층 구조가 된다.
또한, 실시형태 1 내지 실시형태 3과 동일한 부호가 붙어 있는 것에 대해서는 실시형태 3에 기재한 재료를 적용할 수 있다.
또한, 액티브 매트릭스 방식의 표시장치, 중앙연산처리장치(CPU), 무선 칩(RFID) 등의 반도체 장치는 기판 위에 복수의 NTFT와 복수의 PTFT를 형성하지만, 본 실시형태에서는 편의적으로 NTFT와 PTFT의 2개의 TFT만을 도시하여 설명한다. 또한, 본 실시형태에서는 반도체 장치 중에서 표시장치에 대하여 설명한다.
절연 표면을 가지는 기판(1000) 위에, 제 1 게이트 전극(101)과 제 2 게이트 전극(201)을 형성한다(도 6a 참조). 제 1 게이트 전극(101)과 제 2 게이트 전극(201)은 도전막을 형성하고, 마스크를 형성하고, 에칭을 행하고, 그 후 마스크를 제거함으로써 형성한다.
제 1 게이트 전극(101)은 NTFT 또는 PTFT 중 하나의 게이트 전극이 된다. 또한, 제 2 게이트 전극(201)은 NTFT 또는 PTFT 중 다른 하나의 게이트 전극이 된 다.
본 실시형태에서는 제 1 게이트 전극(101)을 NTFT의 게이트 전극으로 하고, 제 2 게이트 전극(201)을 PTFT의 게이트 전극으로 한다.
다음, 제 1 게이트 전극(101)과 제 2 게이트 전극(201) 위에 제 1 게이트 절연막(102)과 제 1 비-도핑 반도체 막(103)과 제 1 도핑 반도체 막(104)을 순차로 형성한다(도 6b 참조). 이 때, 제 1 게이트 절연막과 제 1 비-도핑 반도체 막과 제 1 도핑 반도체 막을 연속적으로 형성하는 것이 바람직하다.
다음, 제 1 게이트 전극(101) 위에 형성된 제 1 도핑 반도체 막(104) 위에 마스크(301)를 형성한다(도 6c 참조).
마스크(301)를 형성한 후, NTFT의 섬 형상 반도체 층을 형성하기 위하여 제 5 에칭(8005)을 행한다(도 7a 참조).
제 5 에칭에 의하여, 제 2 게이트 전극(201) 위에 형성된 제 1 비-도핑 반도체 막(103) 및 제 1 도핑 반도체 막(104)은 모두 제거된다. 따라서, 제 5 에칭에 의하여, 제 1 게이트 절연막(102)이 노출되어, 비-도핑 반도체 층과 도핑 반도체 층이 적층된 제 1 섬 형상 반도체 층(105)이 형성된다(도 7a 참조).
제 5 에칭은 제 1 게이트 절연막(102) 위에 형성된 제 1 비-도핑 반도체 막(103) 및 제 1 도핑 반도체 막(104)을 제거하기 위한 것이다.
따라서, 제 5 에칭은, 게이트 절연막의 에칭 속도가 비-도핑 반도체 막 및 도핑 반도체 막의 에칭 속도보다 느린 조건을 이용하여 행한다. 드라이 에칭의 경우이면, 에칭 가스로서 염소(Cl2), 염소(Cl2)와 산소(O2)의 혼합 가스 등을 사용할 수 있다. 또한, CF4는 반도체 막(도핑 반도체, 비-도핑 반도체)을 에칭할 수 있지만, 게이트 절연막과 반도체 막의 에칭의 선택비가 낮으므로 바람직하지 않다. 웨트 에칭이면, 알칼리 용액을 사용할 수 있다.
실시형태 1에 있어서는 제 1 에칭과 제 2 에칭의 2단계의 에칭을 행하였지만, 본 실시형태에 있어서는 제 5 에칭만을 행함으로써, 제 2 게이트 전극(201) 위의 제 1 게이트 절연막(102)을 남긴다.
제 1 게이트 절연막을 남김으로써, 제 2 게이트 전극(201)이 받는 데미지를 대폭으로 방지할 수 있다.
그리고, 제 5 에칭을 한 후, 마스크를 제거한다(도 7b 참조).
다음, 제 1 섬 형상 반도체 층(105)과 제 1 게이트 절연막(102) 위에, 제 2 게이트 절연막(202)과 제 2 비-도핑 반도체 막(203)과 제 2 도핑 반도체 막(204)을 순차로 형성한다(도 7c 참조). 이 때, 제 2 게이트 절연막과 제 2 비-도핑 반도체 막과 제 2 도핑 반도체 막을 연속적으로 형성하는 것이 바람직하다.
다음, 제 2 게이트 전극(201) 위에 형성된 제 2 도핑 반도체 막(204) 위에 마스크(302)를 형성한다(도 8a 참조).
마스크(302)를 형성한 후, PTFT의 섬 형상 반도체 층을 형성하기 위하여 제 6 에칭(8006)을 행한다(도 8b 참조).
제 6 에칭에 의하여, 제 1 게이트 전극(101) 위에 형성된 제 2 비-도핑 반도체 막(203) 및 제 2 도핑 반도체 막(204)은 모두 제거된다. 따라서, 제 6 에칭에 의하여, 제 2 게이트 절연막(202)이 노출되고, 비-도핑 반도체 층과 도핑 반도체 층이 적층된 제 1 섬 형상 반도체 층(105)이 형성된다(도 8b 참조).
다음, 마스크를 제거하지 않고, 제 6 에칭과 에칭의 조건을 변화시켜, 제 7 에칭(8007)을 행한다. 제 7 에칭에 의하여, 제 2 섬 형상 반도체 층(205) 위의 제 2 게이트 절연막(202)이 제거된다(도 8c 참조).
2단계의 에칭을 행하는 이유는 제 1 섬 형상 반도체 층(105) 위의 제 2 게이트 절연막(202)을 에칭 스토퍼로 함으로써, 제 1 섬 형상 반도체 층(105)에 데미지를 주지 않도록 하기 위한 것이다.
여기서 데미지란, 섬 형상 반도체 층이 에칭됨으로써, 섬 형상 반도체 층의 두께가 얇아지는 상태, 섬 형상 반도체 층의 크기가 작아지는 상태 등을 의미한다. 드라이 에칭할 경우에는 플라즈마에 의한 전기적인 데미지도 받는다.
따라서, 제 6 에칭은, 제 2 게이트 절연막에 대한 에칭 속도가 반도체 층에 대한 에칭 속도보다 느린 조건을 이용하여 행한다. 그리고, 제 7 에칭은, 제 1 섬 형상 반도체 층에 대한 에칭 속도가 제 2 게이트 절연막에 대한 에칭 속도보다 느린 조건을 이용하여 행한다.
즉, 제 6 에칭은 상층의 막에 대한 에칭 속도와 비교하여, 하층에 막에 대한 에칭 속도가 느린 조건을 이용하여 행한다. 또한, 하층의 막에 대한 에칭 속도는 느릴수록 바람직하다.
즉, 제 6 에칭은 제 2 게이트 절연막(202) 위에 형성된 제 2 비-도핑 반도체 막(203) 및 제 2 도핑 반도체 막(204)을 제거하기 위한 것이다. 따라서, 제 6 에칭은, 제 2 게이트 절연막의 에칭 속도가 제 2 비-도핑 반도체 막 및 제 2 도핑 반 도체 막의 에칭 속도보다 느린 조건을 이용하여 행한다. 드라이 에칭의 경우이면, 에칭 가스로서 염소(Cl2), 염소(Cl2)와 산소(O2)의 혼합 가스 등을 사용할 수 있다.
또한, CF4는 반도체 막(도핑 반도체 막, 비-도핑 반도체 막)을 에칭할 수 있지만, 제 2 게이트 절연막과 반도체 막의 에칭의 선택비가 낮으므로 바람직하지 않다.
제 6 에칭은 웨트 에칭을 행할 경우에는 알칼리 용액을 사용할 수 있다.
또한, 제 7 에칭은 제 1 섬 형상 반도체 층(105) 위의 제 2 게이트 절연막(에칭 스토퍼막)을 제거하기 위한 것이다.
따라서, 제 7 에칭은 제 2 게이트 절연막의 에칭 속도가 빠르고, 게이트 전극의 에칭 속도가 느린 조건을 이용하여 행한다.
드라이 에칭을 행할 경우, CF4만으로 하면, 제 2 게이트 절연막(도핑 반도체, 비-도핑 반도체)의 에칭의 선택비가 낮으므로 바람직하지 않다.
그러나, 수소를 혼합함으로써, 에칭의 선택비가 높아지기 때문에 에칭 가스로서 CF4와 수소(H2)의 혼합 가스, CHF3 등을 사용할 수 있다.
웨트 에칭이면, 불화수소산용액(HF) 등을 사용할 수 있다.
그리고, 제 7 에칭을 한 후, 마스크를 제거한다(도 9a 참조).
이와 같이, NTFT 또는 PTFT 중 다른 하나는 게이트 절연막을, NTFT 또는 PTFT 중 하나는 섬 형상 반도체 층의 보호막(에칭 스토퍼막)으로 함으로써, NTFT와 PTFT 양쪽 모두를 형성할 때, 마스크를 형성하는 횟수를 적게 할 수 있다.
또한, NTFT와 PTFT 양쪽 모두에 있어서, 도전성을 부여하는 불순물 원소를 포함하는 반도체 층을 형성할 수 있다.
또한, 상기 구성에 의하여, NTFT와 PTFT 양쪽 모두에 있어서 게이트 절연막과 비-도핑 반도체 막과 도핑 반도체 막을 연속적으로 형성할 수 있게 된다.
NTFT 또는 PTFT 중 하나를 연속적으로 형성하지 않는 경우와, NTFT와 PTFT 양쪽 모두를 연속적으로 형성하는 경우를 비교하면, NTFT와 PTFT 양쪽 모두를 연속적으로 형성하는 경우가 편차를 저감하는 작용효과가 현저하기 때문에 특히 바람직하다.
다음, 제 1 섬 형상 반도체 층(105) 위에 제 1 배선(106)을 형성하고, 동시에 제 2 섬 형상 반도체 층(205) 위에 제 2 배선(206)을 형성한다(도 9b 참조). 제 1 배선(106)과 제 2 배선(206)은 도전막을 형성하고, 마스크를 형성하고, 에칭을 행하고, 그 후, 마스크를 제거함으로써 형성한다.
다음, 제 1 배선(106)과 제 2 배선(206)을 마스크로 이용하여, 제 1 섬 형상 반도체 층(105) 상층의 도핑 반도체 막과, 제 2 섬 형상 반도체 층(205) 상층의 도핑 반도체 막을 에칭한다(도 9c 참조). 이 공정에 의하여, 제 1 섬 형상 반도체 층(105) 및 제 2 섬 형상 반도체 층(205)의 채널 형성 영역과 소스 영역과 드레인 영역이 확정된다(형성된다).
도 10a는 도 9c의 NTFT의 확대도이다.
도 10a에 있어서, 제 1 섬 형상 반도체 층(105)의 채널 형성 영역은 105c로 표시되는 영역이다.
제 1 섬 형상 반도체 층(105)의 제 1 소스 영역, 또는 제 1 드레인 영역 중 하나는 105a로 표시되는 영역이다(도 10a 참조).
제 1 섬 형상 반도체 층(105)의 제 1 소스 영역, 또는 제 1 드레인 영역 중 다른 하나는 105b로 표시되는 영역이다(도 10a 참조).
제 1 섬 형상 반도체 층(105)은 비-도핑 섬 형상 반도체 층(103a) 위에 제 1 소스 영역, 또는 제 1 드레인 영역 중 하나 105a로 표시되는 영역에 형성된 도핑 반도체 막(104a)과, 제 1 소스 영역, 또는 제 1 드레인 영역 중 다른 하나는 105b로 표시되는 영역에 형성된 도핑 반도체 막(104b)이 적층된 구조를 가진다(도 10a 참조).
도 10b는 도 9c의 PTFT의 확대도이다.
도 10b에 있어서, 제 2 섬 형상 반도체 층(205)의 채널 형성 영역은 205c로 표시되는 영역이다.
제 2 섬 형상 반도체 층(205)의 제 2 소스 영역, 또는 제 2 드레인 영역 중 하나는 205a로 표시되는 영역이다(도 10b 참조).
제 2 섬 형상 반도체 층(205)의 제 2 소스 영역, 또는 제 2 드레인 영역 중 다른 하나는 205b로 표시되는 영역이다(도 10b 참조).
제 2 섬 형상 반도체 층(205)은 비-도핑 섬 형상 반도체 층(203a) 위에 제 2 소스 영역, 및 제 2 드레인 영역 중 하나는 205a로 표시되는 영역에 형성된 도핑 반도체 막(204a)과, 제 2 소스 영역, 및 드레인 영역 중 다른 하나는 205b로 표시되는 영역에 형성된 도핑 반도체 막(204b)이 적층된 구조를 가진다(도 10b 참조).
그 후, NTFT 또는 PTFT 중 하나와, 전기적으로 접속하는 화소 전극을 형성한다. 화소 전극을 NTFT와 PTFT 중 어느 하나에 전기적으로 접속할지는 표시장치의 종류, 회로 구성 등에 따라 당업자가 적절히 선택할 수 있다. 예를 들면, 액정 표시장치의 경우는 화소 전극을 NTFT와 전기적으로 접속하는 것이 바람직하다. EL 표시장치의 경우는 화소 전극을 PTFT와 전기적으로 접속하는 것이 바람직하다. 본 실시형태에서는 제 1 배선(106)과 전기적으로 접속한다.
또한, 반사형의 표시장치를 제작하는 경우에는 제 1 배선(106)과 제 2 배선(206)을 형성할 때, 동시에 화소 전극을 형성하여도 좋다.
다음, 층간 절연막을 형성한 후, 표시소자를 형성한다.
예를 들면, 액정 표시장치라면 대향 전극, 컬러 필터 등이 형성된 대향기판을 준비한다. 그 후, 대향기판과 TFT가 형성된 기판에 배향막을 형성한다. 그 후, TFT가 형성된 기판을 씰재를 사용하여 점착한 후, TFT가 형성된 기판과 대향기판 사이에 주입한다. 이 경우, 화소 전극과 액정과 대향 전극이 겹치는 부분이 표시소자이다.
예를 들면, EL 표시장치라면 화소 전극 위에 발광층을 포함하는 층을 형성하여, 발광층을 포함하는 층 위에 전극을 형성한다. 그 후, 대향기판을 준비한다. 그리고, 대향기판과 TFT가 형성된 기판을 씰재를 사용하여 점착한다. 이 경우, 화소 전극과 발광층을 포함하는 층과 전극이 겹치는 부분이 표시소자이다.
또한, 본 실시형태를 사용함으로써, NTFT의 게이트 절연막의 막 두께와PTFT의 게이트 절연막의 막 두께를 다르게 할 수 있다.
이 경우, NTFT 또는 PTFT 중 하나의 게이트 절연막의 막 두께는 제 1 게이트 절연막(102)의 막 두께가 된다. 이 경우, NTFT 또는 PTFT 중 다른 하나의 게이트 절연막의 막 두께는 제 1 게이트 절연막(102)과 제 2 게이트 절연막(202)의 막 두께를 합친 것이 된다.
또한, 제 5 에칭할 때, 제 2 게이트 전극(201) 위의 게이트 절연막(102)을 오버 에칭함으로써, 제 1 게이트 절연막(102)의 막 두께를 얇게 함으로써, NTFT 또는 PTFT 중 다른 하나의 게이트 절연막의 막 두께를 조절하여도 좋다.
또한, 상기 오버 에칭과 제 1 게이트 절연막(102) 및 제 2 게이트 절연막(202)을 형성할 때, 막 두께를 조정함으로써, 본 실시형태의 방법을 사용한 경우에 있어서도, NTFT 및 PTFT의 게이트 절연막의 막 두께를 동일하게 할 수도 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 실시형태 4의 도핑 반도체 막과 비-도핑 반도체 막의 불순물 농도 프로파일에 대하여, 도 11a 내지 도 11c를 사용하여 설명한다. 또한, 본 실시형태에 있어서의 불순물 농도란, 도전성을 부여하는 불순물 원소의 농도이다.
도 11a는 비-도핑 반도체 막(501)과 도핑 반도체 막(502)을 적층하여, 형성한 반도체 막의 불순물 농도 프로파일이다. 세로축을 불순물 농도(atom/cm3), 가로축을 비-도핑 반도체 막(501)의 표면으로부터의 깊이(nm)로 하여 선(500)으로 나타낸다.
도 11a와 같이, 비-도핑 반도체 막과 도핑 반도체 막을 적층함으로써, 비-도 핑 반도체 막과 도핑 반도체 막의 계면에 있어서의 도전성을 부여하는 불순물 원소의 농도 프로파일을 불연속으로 할 수 있다(비-도핑 반도체 막과 도핑 반도체 막의 계면에 있어서 불순물 농도에 큰 차이가 생긴다).
따라서, 불순물 원소의 농도 프로파일로부터 계면이 어디에 있는지를 명확하게 판단할 수 있다. 이와 같이, 불순물 농도의 프로파일을 불연속으로 함으로써, 계면에 있어서 밴드 갭에 차이를 형성할 수 있기 때문에, 전류의 리크를 저감할 수 있다. 전류의 리크를 저감함으로써, TFT가 오프 상태가 되었을 때의 전류의 편차의 저감 및 TFT의 신뢰성의 향상이 가능하게 된다(오프 특성이 좋다). 또한, 도핑 반도체 막은 저항률이 낮기 때문에 TFT가 온 상태가 되었을 때의 전류 값도 저하되지 않는다(온 특성도 좋다).
도 11b는 반도체 막(511)을 형성한 후, 이온 주입법에 의하여 불순물 도핑을 행하고, 그 후, 어닐링을 행한 경우의 불순물 농도의 프로파일이다. 또한, 불순물을 주입한 영역을 저저항화하기 위한 어닐링은 600℃ 이상의 온도로 행한다. 세로축을 불순물 농도(atom/cm3), 가로축을 반도체 막(511)의 표면으로부터의 깊이(nm)로 하여 그래프(500)를 나타낸다.
도 11c는 반도체 막(521)을 형성한 후, 열 확산법에 의하여 불순물 도핑을 행한 경우의 불순물 농도의 프로파일의 모식도이다. 또한, 열 확산은 800℃ 이상의 온도로 행한다. 세로축을 불순물 농도(atom/cm3), 가로축을 반도체 막(521)의 표면으로부터의 깊이(nm)로 하여 그래프(520)를 나타낸다.
도 11b 및 도 11c에 나타내는 바와 같이, 이온 주입법, 또는 열 확산법을 사용한 경우, 기판 측과의 거리가 짧을수록 농도가 낮아지는 경사가 되어, 불순물 원소의 농도의 프로파일로부터 계면이 어디에 있는지 명확하게 판단할 수가 없다.
즉, 불순물 원소를 함유하지 않는 반도체 막과 불순물 원소를 함유하는 반도체 막의 계면에 있어서, 불순물 농도에 큰 차이가 나지 않는다.
따라서, 이온 주입법, 또는 열 확산법을 사용한 경우, 계면에 있어서 밴드 갭에 차이를 형성할 수 없다(원래 계면이 어느 부분인지 불명이다).
또한, 이온 주입법, 또는 열 확산법을 사용한 경우, 적어도 600℃ 이상의 열 처리를 행할 필요가 있기 때문에, 내열온도가 낮은 기판을 사용할 수 없게 된다.
한편, 비-도핑 반도체 막과 도핑 반도체 막을 적층하여 형성한 경우는 비-도핑 반도체 막 또는 도핑 반도체 막의 성막온도 이하의 온도(예를 들면, 실시형태 1 내지 실시형태 4의 경우는 300℃ 이하의 온도)로 반도체 장치를 제작할 수 있다. 따라서, 불순물의 활성화를 위한 어닐링이 불필요하게 되기 때문에 박막 트랜지스터의 전기 특성의 편차를 저감할 수 있는 구조의 반도체 장치를 제공할 수 있게 된다. 또한, 어닐링의 공정을 생략할 수 있으므로 공정수를 삭감할 수 있다. 또한, 고온의 어닐링의 공정을 행하지 않기 때문에 내열온도가 낮은 기판(예를 들면, 수지로 된 기판)을 사용할 수 있게 된다.
(실시형태 6)
본 실시형태에서는 실시형태 1 내지 실시형태 5에 기재된 박막 트랜지스터를 사용한 반도체 장치의 전체 구성에 대하여 설명한다.
도 12는 본 발명의 반도체 장치의 회로도의 일례이다. 신호공급회로(610)는 복수의 소스 버스라인(611)을 통하여 화소부(600)와 전기적으로 접속되어 있다.
또한, 주사회로(620)는 복수의 게이트 버스라인(621)을 통하여 화소부(600)와 전기적으로 접속되어 있다(도 12 참조).
화소부(600)에는 복수의 화소 TFT(601)와 복수의 유지용량(602)과 복수의 표시소자(603)가 매트릭스 상태로 배치되어 있다(도 12 참조).
화소 TFT(601)의 게이트 단자에는 게이트 버스라인(621)이 전기적으로 접속되어 있다(도 12 참조).
또한, 화소 TFT(601)의 소스 단자 또는 드레인 단자 중 하나에는 소스 버스라인(611)이 전기적으로 접속되어 있다(도 12 참조).
또한, 화소 TFT(601)의 소스 단자 또는 드레인 단자 중 다른 하나에는 유지용량(602) 및 표시소자(603)가 전기적으로 접속되어 있다(도 12 참조).
주변회로(신호공급회로(610) 및 주사회로(620))는 NTFT와 PTFT의 양쪽 모두를 사용하여 형성되어 있다. 주변회로를 NTFT와 PTFT 중 하나만으로 형성한 경우와 비교하여, NTFT와 PTFT의 양쪽 모두를 사용하여 형성함으로써 소비전력을 대폭으로 저감할 수 있다.
화소 TFT(601)는 NTFT와 PTFT 중 하나이다.
(실시형태 7)
실시형태 6에 기재된 반도체 장치의 제작 방법을 도 13a 내지 도 16c를 사용하여 설명한다.
또한, 실시형태 1 내지 실시형태 6과 동일한 부호가 붙어 있는 것에 대해서는 실시형태 3에 기재된 재료를 적용할 수 있다.
또한, 실시형태에 있어서의 NTFT 및 PTFT의 형성방법은 실시형태 1에 기재된 방법과 동일하지만, 다른 실시형태의 방법(특히, 실시형태 4와 같이 NTFT의 게이트 절연막과 PTFT의 게이트 절연막 중 하나를 단층으로 하고, NTFT의 게이트 절연막과 PTFT의 게이트 절연막 중 다른 하나를 적층으로 하는 방법)에도 적용할 수 있다.
또한, 화소 TFT(601)는 NTFT와 PTFT 중 하나이지만, 본 실시형태에서는 NTFT를 사용한다.
우선, 기판 위에 화소 TFT의 게이트 전극(403)과, 주변회로의 NTFT의 게이트 전극(401)과, 주변회로의 PTFT의 게이트 전극(402)과, 게이트 버스라인(621)과 유지용량(602)의 하부 전극(404)(게이트 전극)을 형성한다(도 13a 참조).
화소 TFT의 게이트 전극(403)과, 주변회로의 NTFT의 게이트 전극(401)과, 주변회로의 PTFT의 게이트 전극(402)은 다른 실시형태에 기재한 제 1 게이트 전극(101) 및 제 2 게이트 전극(201)과 동일한 재료 및 방법을 사용하여 형성할 수 있다.
다음, 제 1 게이트 절연막(102)과 제 1 비-도핑 반도체 막(103)과 제 1 도핑 반도체 막(104)을 순차로 형성한다(도 13b 참조). 이 때, 게이트 절연막과 비-도핑 반도체 막과 도핑 반도체 막을 연속적으로 형성하는 것이 바람직하다.
다음, 화소 TFT의 게이트 전극(403)과, 주변회로의 NTFT의 게이트 전극(401)의 위에 형성된 제 1 도핑 반도체 막(104) 위에 마스크(301)를 형성한다(도 13c 참 조).
다음, 실시형태 1에서 나타내는 바와 같이, 제 1 에칭 및 제 2 에칭(2단계 에칭)을 행함으로써, 마스크(301)가 형성된 부분 이외에 형성된 제 1 게이트 절연막(102)과 제 1 비-도핑 반도체 막(103)과 제 1 도핑 반도체 막(104)을 제거한다. 다음, 마스크(301)를 제거한다(도 14a 참조).
제 1 에칭 및 제 2 에칭(2단계 에칭)을 행함으로써, 주변회로의 PTFT의 게이트 전극(402)과 게이트 버스라인(621)과 유지용량(602)의 하부 전극(404)이 받는 에칭 데미지를 저감할 수 있다.
특히, 게이트 버스라인(621)이 데미지를 받으면, 게이트 버스라인(621)의 저항치가 높아지고, 반도체 장치의 동작 지연이 생겨 버리기 때문에 제 1 에칭 및 제 2 에칭(2단계 에칭)을 행하는 것이 바람직하다.
다음, 제 2 게이트 절연막(202)과 제 2 비-도핑 반도체 막(203)과 제 2 도핑 반도체 막(204)을 순차로 형성한다(도 14b 참조). 이 때, 게이트 절연막과 비-도핑 반도체 막과 도핑 반도체 막을 연속적으로 형성하는 것이 바람직하다.
다음, 유지용량(602)의 하부 전극(404)과 주변회로의 PTFT의 게이트 전극(402) 위에 형성된 제 2 도핑 반도체 막(204) 위에 마스크(302)를 형성한다(도 14c 참조).
또한, 유지용량(602)의 하부 전극(404) 위에 마스크(302)를 형성하지 않으면, 후의 제 3 에칭 및 제 4 에칭으로 유지용량(602)의 하부 전극(404) 위의 절연막도 제거된다.
그래서, 유지용량을 형성하기 위해서는 새로운 절연막을 형성하고, 절연막 위에 마스크를 형성하고, 에칭을 행한다는 공정을 추가할 필요가 있기 때문에 마스크 매수가 증가된다.
따라서, 유지용량(602)의 하부 전극(404) 위에 마스크(302)를 형성하는 것은 마스크 매수를 저감하기 위하여 중요한 것이다.
다음, 실시형태 1에서 나타내는 바와 같이, 제 3 에칭 및 제 4 에칭(2단계 에칭)을 행함으로써, 마스크(302)가 형성된 부분 이외에 형성된 제 2 게이트 절연막(202)과 제 2 비-도핑 반도체 막(203)과 제 2 도핑 반도체 막(204)을 제거한다. 다음, 마스크를 제거한다(도 15a 참조).
다음, 화소 TFT의 게이트 전극(403)과, 주변회로의 NTFT의 게이트 전극(401)과, 주변회로의 PTFT의 게이트 전극(402)과, 유지용량(602)의 하부 전극(404) 위에 배선(606a 내지 606f)을 형성한다(도 15b 참조).
배선(606a 내지 606f)은 다른 실시형태에 기재된 제 1 배선(106) 및 제 2 배선과 동일한 재료, 방법으로 형성할 수 있다.
도시되어 있는 바와 같이, 배선(606a)은 유지용량(602)의 상부 전극이며, 화소 TFT(601)의 소스 영역 또는 드레인 영역 중 하나의 위에 형성되어 있다(도 15b 참조).
다음, 배선(606a 내지 606d)을 마스크로 이용하여, 화소 TFT와 주변회로의 NTFT와 주변회로의 PTFT의 채널형성 영역과 소스 영역과 드레인 영역을 확정하기 위한 에칭을 행한다(도 15c 참조).
상기 에칭에 의하여, 채널 형성 영역이 되는 비-도핑 반도체 층이 약간 에칭되기 때문에, 이렇게 하여 형성된 TFT를 채널 에치형의 TFT(박막 트랜지스터)라고 한다.
또한, 유지용량(602)은 유지용량(602)의 하부 전극(404)과 제 2 게이트 절연막(202)과 제 2 비-도핑 반도체 막(203)과 제 2 도핑 반도체 막(204)과 배선(606a)이 순차로 형성된 구조가 된다(도 15c 참조).
또한, 종래 NTFT 또는 PTFT 중 하나만으로 형성하는 반도체 장치에 있어서는 역 스태거 구조의 TFT를 사용하는 경우, 종래에는 게이트 전극과 동시에 유지용량의 하부 전극을 형성하고, 게이트 전극과 동시에 유지용량의 유전체막을 형성하고, 배선과 동시에 유지용량의 상부 전극을 형성하는 방법이 사용되었다.
상기 종래의 방법으로는 TFT의 섬 형상 반도체 층을 형성하기 위한 에칭시에 유지용량의 유전체막이 에칭 데미지를 받기 때문에 유지용량마다의 전기적 특성의 편차가 생기는 문제가 생겼다.
본 실시형태를 사용하면, 상기 종래의 방법의 문제점을 해소하여, 유지용량마다의 편차를 저감할 수 있다. 또한, 마스크 매수가 증가하지도 않는다. 또한, 게이트 절연막과 비-도핑 반도체 막과 도핑 반도체 막을 연속적으로 형성함으로써, 유지용량마다의 편차를 저감시키는 효과를 높일 수 있기 때문에 바람직하다.
다음, 화소 TFT(601), 유지용량(602), 주변회로부의 NTFT(631), 주변회로부의 PTFT(632), 게이트 버스라인(621)을 덮어, 층간 절연막(607)을 형성한다(도 16a 참조).
다음, 화소 TFT(601), 주변회로부의 NTFT(631), 주변회로부의 PTFT(632)의 소스 영역 및 드레인 영역에 도달하는 콘택트 홀을 형성한 후, 소스 버스라인(611a), 및 주변회로의 배선(611b 내지 611d)을 형성한다(도 16b 참조).
소스 버스라인(611a), 및 주변회로의 배선(611b 내지 611d)은 다른 실시형태에 기재된 제 1 배선(106) 및 제 2 배선과 동일한 재료, 방법으로 형성할 수 있다.
그 후, 화소 전극(608)을 형성한다(도 16c 참조).
화소 전극(608)은 다른 실시형태에 기재된 화소 전극과 동일한 재료, 방법으로 형성할 수 있다.
또한, 화소 전극(608)을 형성한 후, 게이트 버스라인(621)을 형성하여도 좋다.
도 16c는 단면도이기 때문에 화소 TFT(601)와 화소 전극(608)이 겹쳐 있도록 도시하였지만, 화소 전극(608)은 화소 TFT(601) 및 유지용량(602)과 겹치지 않는 위치에 연장된다.
또한, 반사형의 액정 표시장치로 할 경우, 및 톱 에미션형의 EL표시 장치로 할 경우는 화소 전극(608)은 화소 TFT(601) 및 유지용량(602)과 겹치는 위치에만 배치하여도 좋다.
다음, 표시 소자를 형성한다.
예를 들면, 액정 표시장치이면 대향 전극, 컬러 필터 등이 형성된 대향 기판을 준비한다. 그 후, 대향기판과 TFT가 형성된 기판에 배향막을 형성한다. 그 후, TFT가 형성된 기판과 대향 기판을 씰재를 사용하여 점착한 후, TFT가 형성된 기판과 대향 기판 사이에 액정을 주입한다. 이 경우, 화소 전극과 액정과 대향 전극이 겹치는 부분이 표시 소자이다.
예를 들면, EL 표시장치이면 화소 전극 위에 발광층을 포함하는 층을 형성하여, 발광층을 포함하는 층 위에 전극을 형성한다. 그 후, 대향 기판을 준비한다. 그리고, 대향 기판과 TFT가 형성된 기판을 씰재를 사용하여 점착한다. 이 경우, 화소 전극과 발광층을 포함하는 층과 전극이 겹치는 부분이 표시 소자이다.
(실시형태 8)
실시형태 7에 있어서는 유지용량(602)의 하부 전극(404) 위에 마스크(301)를 형성하지 않고, 유지용량(602)의 하부 전극(404) 위에 마스크(302)를 형성함으로써 마스크 수를 삭감하였다.
이 변형예로서, 실시형태 7에 있어서 유지용량(602)의 하부 전극(404) 위에 마스크(301)를 형성하고, 유지용량(602)의 하부 전극(404) 위에 마스크(302)를 형성하지 않음으로써도 마스크 수를 삭감할 수 있다.
이 경우, 유지용량(602)은 유지용량(602)의 하부 전극(404)과 제 1 게이트 절연막(102)과 제 1 비-도핑 반도체 막(103)과 제 1 도핑 반도체 막(104)과 배선(606a)이 순차로 형성된 구조가 된다.
(실시형태 9)
실시형태 7 및 실시형태 8에 기재된 방법을 사용하면, 화소 TFT(601), 유지용량(602), 주변회로부의 NTFT(631), 주변회로부의 PTFT(632), 각각 게이트 절연막의 막 두께를 의도적으로 다르게 할 수 있다. 다르게 하는 양태는 2종류의 게이트 절연막의 막 두께가 동일한 경우와, 2종류의 게이트 절연막의 막 두께가 다른 경우의 2패턴이 있다.
여기서 화소 TFT의 게이트 절연막은 보다 두꺼운 쪽이 바람직하고, 유지용량(602)의 게이트 절연막은 보다 얇은 쪽이 바람직하다.
게이트 절연막은 보다 얇은 쪽이 화소 TFT를 온으로 하였을 때의 전류값이 상승하는 것 등의 장점(長点)을 가지지만(온 특성이 좋다), 게이트 절연막이 얇은 경우, 게이트 절연막의 내압이 저하, 게이트 절연막의 핀 홀의 증가 등에 의한 리크가 생길 가능성이 높아진다는 단점(短点)도 있다.
리크가 생기면, 화소 TFT를 오프로 하였을 때도 전류가 흘러, 화소 TFT로서의 기능을 다할 수 없게 된다.
따라서, 화소 TFT로서는 게이트 절연막을 두껍게 하는 쪽이 리크가 생길 기능성을 낮게 할 수 있다(오프 특성이 좋다).
또한, 화소 TFT로서는 오프 특성이 좋은 쪽이 바람직하기 때문에, 후자 쪽이 더 바람직하다.
한편, 유지용량(602)의 게이트 절연막은 유전체이기 때문에, 얇은 쪽이 유지할 수 있는 전하량을 증가시킬 수 있기 때문에 바람직하다.
따라서, 유지용량의 게이트 절연막의 막 두께와 비교하여, 화소 TFT의 게이트 절연막의 막 두께가 두꺼운 구성으로 하는 것이 바람직하다.
여기서, 막 두께를 두껍게 하면, 온 특성이 저하된다는 문제점이 생긴다.
그래서, 막 두께가 두꺼운 쪽의 TFT를 NTFT로 하는 것이 바람직하다. NTFT 와 PTFT를 비교한 경우, 양자의 캐리어의 유효 질량의 차이로부터, 전자를 캐리어로서 가지는 NTFT 쪽이 이동도가 높아진다. 이동도가 높아지면 온 특성이 상승하기 때문에 상기 문제점을 해소할 수 있기 때문이다.
또한, PTFT는 NTFT와 비교하여 온 특성이 낮기 때문에, 게이트 절연막이 얇은 쪽이 바람직하다. 따라서 PTFT의 게이트 절연막의 막 두께를 NTFT의 게이트 절연막의 막 두께와 비교하여 얇게 하는 것이 바람직하다. 이에 따라, 회로에 사용되는 TFT마다의 온 특성의 편차를 저감할 수 있다. 상기 TFT는 주변회로, CPU, RFID 등의 회로 전반에 적용할 수 있다.
따라서, 화소 TFT를 NTFT로 하여, NTFT의 게이트 절연막과 비교하여, 유지용량의 게이트 절연막의 막 두께를 얇게 하는 것이 매우 바람직하다. 또한, 이 구성으로 한 경우, 실시형태 7 및 실시형태 8에 기재된 방법을 사용하면, 유지용량의 게이트 절연막의 막 두께와 PTFT의 게이트 절연막의 막 두께가 동일하게 된다.
NTFT의 게이트 절연막의 막 두께와 비교하여, 유지용량의 게이트 절연막의 막 두께, 및 PTFT의 게이트 절연막의 막 두께를 두껍게 하고, 화소 TFT를 NTFT로 하는 것이 매우 바람직하다.
(실시형태 10)
본 발명의 반도체 장치의 예를 설명한다.
본 발명에 관한 반도체 장치로서, 텔레비전 장치(간단히 텔레비전, 또는 텔레비전 수신기라고도 부른다), 디지털카메라, 디지털비디오카메라 등의 카메라, 휴대전화장치(간단히 휴대전화기, 휴대전화라고도 부른다), PDA등의 휴대 정보단말, 휴대형 게임기, 컴퓨터용의 모니터, 컴퓨터, 카 오디오 등의 음향재생 장치, 가정용 게임기 등의 기록 매체를 구비한 화상 재생장치 등을 들 수 있다. 그 구체적인 예에 대해서, 도17a 내지 도 18e를 참조하여 설명한다.
도 17a에 나타내는 텔레비전 장치는 본체(2001), 표시부(2002) 등을 포함하고 있다.
본체(2001)에 내장된 제어기기 및 표시부(2002)는 본 발명을 적용할 수 있다.
따라서, 신뢰성이 높고, 또 저소비전력의 텔레비전 장치를 제공할 수 있다. 또한, 텔레비전 장치가 대형화할수록, 또는 고정세화할수록 TFT의 수가 증가하기 때문에, TFT마다의 편차의 문제가 명백해진다. 따라서, 본 발명은 대형 텔레비전 장치, 고정세한 대형 텔레비전 장치 등에 적합하다. 특히, 해상도가 VGA(Video Graphics Array, 가로640×480도트) 이상의 경우에 적합하다(VGA 또는 VGA보다 해상도가 높은 경우에 적합하다).
도 17b에 나타내는 퍼스널 컴퓨터용 디스플레이는 본체(2011), 표시부(2012), 키보드(2013) 등을 포함하고 있다.
본체(2011)에 내장된 제어기기 및 표시부(2012)는 본 발명을 적용할 수 있다.
따라서, 신뢰성이 높고, 또 저소비전력의 퍼스널 컴퓨터용 디스플레이를 제공할 수 있다. 또한, 퍼스널 컴퓨터용 디스플레이가 대형화할수록, 또는 고정세화할수록 TFT의 수가 증가하기 때문에, TFT마다의 편차의 문제가 명백해진다. 따라 서, 본 발명은 대형 퍼스널 컴퓨터용 디스플레이, 고정세한 대형 퍼스널 컴퓨터용 디스플레이 등에 적합하다. 특히, 해상도가 VGA(Video Graphics Array, 가로640×480도트) 이상의 경우에 적합하다(VGA 또는 VGA보다 해상도가 높은 경우에 적합하다).
도 18a에 나타내는 휴대 정보단말기기는 본체(9201), 표시부(9202) 등을 포함하고 있다.
본체(9201)에 내장된 제어기기 및 표시부(9202)는 본 발명을 적용할 수 있다.
따라서, 신뢰성이 높고, 또 저소비전력의 휴대 정보단말기기를 제공할 수 있다.
도 18b에 나타내는 디지털 비디오카메라는 표시부(9701), 표시부(9702) 등을 포함하고 있다. 표시부(9701)는 본 발명을 적용함으로써 TFT의 편차를 경감할 수 있기 때문에 신뢰성이 높고, 또 저소비전력의 디지털 비디오카메라를 제공할 수 있다.
도 18c에 나타내는 휴대 전화기는 본체(9101), 표시부(9102) 등을 포함하고 있다.
본체(9101)에 내장된 제어기기 및 표시부(9102)는 본 발명을 적용할 수 있다.
따라서, 신뢰성이 높고, 또 저소비전력의 휴대 전화기를 제공할 수 있다.
도 18d에 나타내는 휴대형 텔레비전 장치는 본체(9301), 표시부(9302) 등을 포함하고 있다.
본체(9301)에 내장된 제어기기 및 표시부(9302)는 본 발명을 적용할 수 있다.
따라서, 신뢰성이 높고, 또 저소비전력의 휴대형 텔레비전 장치를 제공할 수 있다.
또한, 텔레비전 장치로서는 휴대 전화기 등의 휴대단말에 탑재하는 소형의 것부터 들어 나를 수 있는 중형의 것, 또는 대형의 것(예를 들면, 40인치 이상)까지, 광범위하게 본 발명을 적용할 수 있다.
도 18e에 나타내는 휴대형 컴퓨터는 본체(9401), 표시부(9402) 등을 포함하고 있다.
본체(9401)의 제어기기 및 표시부(9402)는 본 발명을 적용할 수 있다.
따라서, 신뢰성이 높고, 또 저소비전력의 휴대형 컴퓨터를 제공할 수 있다.
또한, 가요성의 기판을 사용함으로써, 곡면형상의 화면을 가지는 디스플레이(표시장치)를 제공할 수 있다.
이와 같이, 본 발명에 의하여, 신뢰성이 높고 저소비전력의 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1c는 반도체 장치의 제작 방법의 단면도.(실시형태 1)
도 2a 내지 도 2c는 반도체 장치의 제작 방법의 단면도.(실시형태 1)
도 3a 내지 도 3c는 반도체 장치의 제작 방법의 단면도.(실시형태 1)
도 4a 내지 도 4c는 반도체 장치의 제작 방법의 단면도.(실시형태 1)
도 5a 내지 도 5c는 반도체 장치의 제작 방법의 단면도.(실시형태 1)
도 6a 내지 도 6c는 반도체 장치의 제작 방법의 단면도.(실시형태 4)
도 7a 내지 도 7c는 반도체 장치의 제작 방법의 단면도.(실시형태 4)
도 8a 내지 도 8c는 반도체 장치의 제작 방법의 단면도.(실시형태 4)
도 9a 내지 도 9c는 반도체 장치의 제작 방법의 단면도.(실시형태 4)
도 10a 내지 도 10b는 반도체 장치의 제작 방법의 단면도.(실시형태 4)
도 11 a 내지 도 11b는 불순물 농도 프로파일 비교(실시형태 5)
도 12 a 내지 도 12b는 각 소자의 접속 관계를 나타내는 회로도.(실시형태 6)
도 13a 내지 도 13c는 반도체 장치의 제작 방법의 단면도.(실시형태 7)
도 14a 내지 도 14c는 반도체 장치의 제작 방법의 단면도.(실시형태 7)
도 15a 내지 도 15c는 반도체 장치의 제작 방법의 단면도.(실시형태 7)
도 16a 내지 도 16c는 반도체 장치의 제작 방법의 단면도.(실시형태 7)
도 17a 내지 도 17b는 반도체 장치의 예시.(실시형태 10)
도 18a 내지 도 18e는 반도체 장치의 예시.(실시형태 10)
<도면의 주요 부분에 대한 부호의 설명>
101: 제 1 게이트 전극 102: 제 1 게이트 절연막
105: 제 1 섬 형상 반도체 층 201: 제 2 게이트 전극
202: 제 2 게이트 절연막 203: 제 2 비-도핑 반도체 막
204: 제 2 도핑 반도체 막 302: 마스크
1000: 기판 8003: 제 3 에칭
Claims (13)
- 반도체 장치에 있어서:제 1 게이트 전극과, 상기 제 1 게이트 전극 위에 형성된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 1 비-도핑 반도체 층과, 상기 제 1 비-도핑 반도체 층 위에 형성된 제 1 도핑 반도체 층을 포함하는 제 1 박막 트랜지스터; 및제 2 게이트 전극과, 상기 제 2 게이트 전극 위에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성된 제 2 비-도핑 반도체 층과, 상기 제 2 비-도핑 반도체 층 위에 형성된 제 2 도핑 반도체 층을 포함하는 제 2 박막 트랜지스터를 포함하고,상기 제 1 박막 트랜지스터는 상기 제 2 박막 트랜지스터의 도전성과 반대인 도전성을 가지고;상기 제 1 게이트 절연막의 재료는 상기 제 2 게이트 절연막의 재료와 다른, 반도체 장치.
- 제 1 항에 있어서,상기 제 1 박막 트랜지스터는 N형 박막 트랜지스터이고,상기 제 2 박막 트랜지스터는 P형 박막 트랜지스터이고,상기 제 1 게이트 절연막의 막 두께는 상기 제 2 게이트 절연막의 막 두께보 다 두꺼운, 반도체 장치.
- 제 2 항에 있어서,상기 제 1 박막 트랜지스터는 화소부에 배치되어 있고,상기 제 2 박막 트랜지스터는 주변 회로부에 배치되어 있는, 반도체 장치.
- 반도체 장치에 있어서:제 1 게이트 전극과, 상기 제 1 게이트 전극 위에 형성된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 1 비-도핑 반도체 층과, 상기 제 1 비-도핑 반도체 층 위에 형성된 제 1 도핑 반도체 층을 포함하는 제 1 박막 트랜지스터;제 2 게이트 전극과, 상기 제 2 게이트 전극 위에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성된 제 2 비-도핑 반도체 층과, 상기 제 2 비-도핑 반도체 층 위에 형성된 제 2 도핑 반도체 층을 포함하는 제 2 박막 트랜지스터; 및제 3 게이트 전극과, 상기 제 3 게이트 전극 위에 형성된 제 3 게이트 절연막과, 상기 제 3 게이트 절연막 위에 형성된 제 3 비-도핑 반도체 층과, 상기 제 3 비-도핑 반도체 층 위에 형성된 제 3 도핑 반도체 층을 포함하는 제 3 박막 트랜지스터를 포함하고,상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터는 N형 박막 트랜지스터들이고,상기 제 3 박막 트랜지스터는 P형 박막 트랜지스터이고,상기 제 1 게이트 절연막의 막 두께는 상기 제 3 게이트 절연막의 막 두께보다 두껍고, 상기 제 2 게이트 절연막의 막 두께는 상기 제 3 게이트 절연막의 막 두께보다 두꺼운, 반도체 장치.
- 제 4 항에 있어서,상기 제 1 박막 트랜지스터는 화소부에 배치되어 있고,상기 제 2 박막 트랜지스터와 상기 제 3 박막 트랜지스터는 주변 회로부에 배치되어 있는, 반도체 장치.
- 반도체 장치에 있어서:제 1 게이트 전극과, 상기 제 1 게이트 전극 위에 형성된 제 1 게이트 절연막과, 상기 제 1 게이트 절연막 위에 형성된 제 1 비-도핑 반도체 층과, 상기 제 1 비-도핑 반도체 층 위에 형성된 제 1 도핑 반도체 층을 포함하는 제 1 박막 트랜지스터;제 2 게이트 전극과, 상기 제 2 게이트 전극 위에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위에 형성된 제 2 비-도핑 반도체 층과, 상기 제 2 비-도핑 반도체 층 위에 형성된 제 2 도핑 반도체 층을 포함하는 제 2 박막 트랜지스터;제 3 게이트 전극과, 상기 제 3 게이트 전극 위에 형성된 제 3 게이트 절연막과, 상기 제 3 게이트 절연막 위에 형성된 제 3 비-도핑 반도체 층과, 상기 제 3 비-도핑 반도체 층 위에 형성된 제 3 도핑 반도체 층을 포함하는 제 3 박막 트랜지스터; 및제 4 게이트 전극과, 상기 제 4 게이트 전극 위에 형성된 제 4 게이트 절연막과, 상기 제 4 게이트 절연막 위에 형성된 제 4 비-도핑 반도체 층과, 상기 제 4 비-도핑 반도체 층 위에 형성된 제 4 도핑 반도체 층을 포함하는 유지용량을 포함하고,상기 제 1 박막 트랜지스터와 상기 제 2 박막 트랜지스터는 N형 박막 트랜지스터들이고,상기 제 3 박막 트랜지스터는 P형 박막 트랜지스터이고,상기 제 1 게이트 절연막의 막 두께는 상기 제 3 게이트 절연막의 막 두께보다 두껍고 상기 제 4 게이트 절연막의 막 두께보다 두꺼우며, 상기 제 2 게이트 절연막의 막 두께는 상기 제 3 게이트 절연막의 막 두께보다 두껍고 상기 제 4 게이트 절연막의 막 두께보다 두꺼운, 반도체 장치.
- 제 6 항에 있어서,상기 제 1 박막 트랜지스터와 상기 유지용량은 화소부에 배치되어 있고,상기 제 2 박막 트랜지스터와 상기 제 3 박막 트랜지스터는 주변 회로부에 배치되어 있고,상기 유지용량은 상기 제 1 박막 트랜지스터에 전기적으로 접속되어 있는, 반도체 장치.
- 제 1 항, 제 4 항 또는 제 6 항 중 어느 한 항에 있어서,상기 반도체 장치는 텔레비전 세트, 컴퓨터, 휴대 정보단말, 카메라, 전화장치 등으로 구성된 그룹들로부터 선택되는 하나인, 반도체 장치.
- 반도체 장치의 제작 방법에 있어서:제 1 게이트 전극과 제 2 게이트 전극을 형성하는 단계;상기 제 1 게이트 전극과 상기 제 2 게이트 전극 위에 제 1 게이트 절연막, 제 1 비-도핑 반도체 막, 및 N형 도전형 또는 P형 도전형 중 하나인 제 1 도핑 반도체 막을 순차로 형성하는 단계;상기 제 1 게이트 전극 위에 제 1 비-도핑 반도체 층과 제 1 도핑 반도체 층이 순차로 적층된 제 1 섬 형상 반도체 층을 형성하고 상기 제 2 게이트 전극 위에 형성된 상기 제 1 게이트 절연막을 노출시키기 위하여, 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 제거하는 단계;상기 제 2 게이트 전극을 노출시키기 위하여, 상기 노출된 제 1 게이트 절연막을 제거하는 단계;상기 노출된 제 2 게이트 전극과 상기 제 1 섬 형상 반도체 층 위에 제 2 게이트 절연막, 제 2 비-도핑 반도체 막, 및 N형 도전형 또는 P형 도전형 중 다른 하나인 제 2 도핑 반도체 막을 순차로 형성하는 단계;상기 제 2 게이트 전극 위에 제 2 비-도핑 반도체 층과 제 2 도핑 반도체 층이 순차로 적층된 제 2 섬 형상 반도체 층을 형성하고 상기 제 1 섬 형상 반도체 층 위에 형성된 상기 제 2 게이트 절연막을 노출시키기 위하여, 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 제 1 에칭에 의하여 제거하는 단계;상기 제 1 섬 형상 반도체 층을 노출시키기 위하여, 상기 노출된 제 2 게이트 절연막을 제 2 에칭에 의하여 제거하는 단계;상기 제 1 섬 형상 반도체 층과 상기 제 2 섬 형상 반도체 층 위에 배선을 형성하는 단계; 및상기 배선을 마스크로 이용하여, 상기 제 1 도핑 반도체 막 및 상기 제 2 도핑 반도체 막을 부분적으로 제거하는 단계를 포함하는, 반도체 장치의 제작 방법.
- 반도체 장치의 제작 방법에 있어서:제 1 게이트 전극과 제 2 게이트 전극을 형성하는 단계;상기 제 1 게이트 전극과 상기 제 2 게이트 전극 위에 제 1 게이트 절연막, 제 1 비-도핑 반도체 막, 및 N형 도전형 또는 P형 도전형 중 하나인 제 1 도핑 반도체 막을 순차로 형성하는 단계;상기 제 1 게이트 전극 위에 제 1 비-도핑 반도체 층과 제 1 도핑 반도체 층이 순차로 적층된 제 1 섬 형상 반도체 층을 형성하고 상기 제 2 게이트 전극 위에 형성된 상기 제 1 게이트 절연막을 노출시키기 위하여, 상기 제 1 비-도핑 반도체 막과 상기 제 1 도핑 반도체 막을 제거하는 단계;상기 노출된 제 1 게이트 절연막과 상기 제 1 섬 형상 반도체 층 위에 제 2 게이트 절연막, 제 2 비-도핑 반도체 막, 및 N형 도전형 또는 P형 도전형 중 다른 하나인 제 2 도핑 반도체 막을 순차로 형성하는 단계;제 2 비-도핑 반도체 층과 제 2 도핑 반도체 층이 순차로 적층된 제 2 섬 형상 반도체 층을 형성하고 상기 제 1 섬 형상 반도체 층 위에 형성된 상기 제 2 게이트 절연막을 노출시키기 위하여, 상기 제 2 비-도핑 반도체 막과 상기 제 2 도핑 반도체 막을 제 1 에칭에 의하여 제거하는 단계;상기 제 1 섬 형상 반도체 층을 노출시키기 위하여, 상기 노출된 제 2 게이트 절연막을 제 2 에칭에 의하여 제거하는 단계;상기 제 1 섬 형상 반도체 층과 상기 제 2 섬 형상 반도체 층 위에 배선을 형성하는 단계; 및상기 배선을 마스크로 이용하여, 상기 제 1 도핑 반도체 막 및 상기 제 2 도핑 반도체 막을 부분적으로 제거하는 단계를 포함하는, 반도체 장치의 제작 방법.
- 제 9 항 또는 제 10 항에 있어서,상기 제 1 에칭은 상기 제 2 게이트 절연막의 에칭 속도가 상기 제 2 비-도핑 반도체 막의 에칭 속도보다 느린 조건을 이용하여 행해지고,상기 제 2 에칭은 상기 제 1 도핑 반도체 층의 에칭 속도가 상기 제 2 게이트 절연막의 에칭 속도보다 느린 조건을 이용하여 행해지는, 반도체 장치의 제작 방법.
- 제 9 항 또는 제 10 항에 있어서,상기 제 1 게이트 절연막, 상기 제 1 비-도핑 반도체 막, 및 상기 제 1 도핑 반도체 막은 연속적으로 형성되고,상기 제 2 게이트 절연막, 상기 제 2 비-도핑 반도체 막, 및 상기 제 2 도핑 반도체 막은 연속적으로 형성되는, 반도체 장치의 제작 방법.
- 제 9 항 또는 제 10 항에 있어서,상기 제 1 비-도핑 반도체 막과 상기 제 2 비-도핑 반도체 막은 비정질 반도체 막들 또는 미결정들(microcrystals)을 포함하는 비정질 반도체 막인, 반도체 장치의 제작 방법.
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