JPH06222387A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06222387A JPH06222387A JP864893A JP864893A JPH06222387A JP H06222387 A JPH06222387 A JP H06222387A JP 864893 A JP864893 A JP 864893A JP 864893 A JP864893 A JP 864893A JP H06222387 A JPH06222387 A JP H06222387A
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- channel tft
- channel
- gate insulating
- tft
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Abstract
(57)【要約】
【目的】 ｐチャネル絶縁ゲート型ＦＥＴの閾値電圧の
絶対値を、ＦＥＴの特性を損なうことなく、かつ、ｎチ
ャネル絶縁ゲート型ＦＥＴの閾値電圧の絶対値から独立
した状態で低減させて、高性能な半導体装置を提供す
る。 【構成】 ＣＭＯＳ回路における、ｐチャネルＴＦＴの
ゲート絶縁膜３を、ｎチャネルＴＦＴのゲート絶縁膜３
および４より薄く形成して、ｐチャネルＴＦＴの閾値電
圧をｎチャネルＴＦＴの閾値電圧と独立して制御する。
絶対値を、ＦＥＴの特性を損なうことなく、かつ、ｎチ
ャネル絶縁ゲート型ＦＥＴの閾値電圧の絶対値から独立
した状態で低減させて、高性能な半導体装置を提供す
る。 【構成】 ＣＭＯＳ回路における、ｐチャネルＴＦＴの
ゲート絶縁膜３を、ｎチャネルＴＦＴのゲート絶縁膜３
および４より薄く形成して、ｐチャネルＴＦＴの閾値電
圧をｎチャネルＴＦＴの閾値電圧と独立して制御する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ｎチャネル絶縁ゲート
型電界効果トランジスタ（以下ＦＥＴと称する）および
ｐチャネル絶縁ゲート型ＦＥＴを備えた液晶表示パネ
ル、密着型イメージセンサー、三次元ＩＣなどの半導体
装置に関する。
型電界効果トランジスタ（以下ＦＥＴと称する）および
ｐチャネル絶縁ゲート型ＦＥＴを備えた液晶表示パネ
ル、密着型イメージセンサー、三次元ＩＣなどの半導体
装置に関する。
【０００２】
【従来の技術】上述の絶縁ゲート型ＦＥＴとして薄膜ト
ランジスタ（以下ＴＦＴと称する）が知られている。ま
た、ｐチャネルＴＦＴおよびｎチャネルＴＦＴを用いた
ＣＭＯＳ回路の基本回路の１つとして、ＣＭＯＳインバ
ータがある。
ランジスタ（以下ＴＦＴと称する）が知られている。ま
た、ｐチャネルＴＦＴおよびｎチャネルＴＦＴを用いた
ＣＭＯＳ回路の基本回路の１つとして、ＣＭＯＳインバ
ータがある。
【０００３】図６（ａ）に、ＣＭＯＳインバータの等価
回路を示し、図６（ｂ）にその伝達特性を示す。このＣ
ＭＯＳインバータの閾値電圧ＶTHCは、以下のように表
される。
回路を示し、図６（ｂ）にその伝達特性を示す。このＣ
ＭＯＳインバータの閾値電圧ＶTHCは、以下のように表
される。
【０００４】
【数１】
【０００５】ここで、高性能のＣＭＯＳ回路を得るため
に、以下の２つの条件を満足することが要求される。
に、以下の２つの条件を満足することが要求される。
【０００６】その１つは、電源電圧の高レベル電圧と低
レベル電圧とを全く対称な特性とし、立ち上がり時間と
立ち下がり時間とを等しくすべく、
レベル電圧とを全く対称な特性とし、立ち上がり時間と
立ち下がり時間とを等しくすべく、
【０００７】
【数２】
【０００８】となるように設定することである。
【０００９】もう１つは、電源電圧を低減させるべく、
ＶthpおよびＶthnの両方の絶対値を充分小さくすること
である。
ＶthpおよびＶthnの両方の絶対値を充分小さくすること
である。
【００１０】上記２つの条件を満足させるためには、Ｖ
thpをＶthnと独立して制御する必要がある。
thpをＶthnと独立して制御する必要がある。
【００１１】従来、ＶthpをＶthnと独立して制御するた
めに、例えば、CHARACTERIZATION OF N-CHANNEL AND P-
CHANNEL LPCVD POLYSILICON MOSFETS H. Shichijo et.a
l.,IEDM 83,p202-p205(1983)に示されるように、チャネ
ル領域に不純物をドーピングする、所謂チャネルドーピ
ングが行われている。このチャネルドーピングを用いた
ＴＦＴの作製方法について、図５を参照して説明する。
めに、例えば、CHARACTERIZATION OF N-CHANNEL AND P-
CHANNEL LPCVD POLYSILICON MOSFETS H. Shichijo et.a
l.,IEDM 83,p202-p205(1983)に示されるように、チャネ
ル領域に不純物をドーピングする、所謂チャネルドーピ
ングが行われている。このチャネルドーピングを用いた
ＴＦＴの作製方法について、図５を参照して説明する。
【００１２】まず、Ｓｉウェハー１０１を熱酸化してＳ
ｉＯ2からなる絶縁層１０２を厚み５０００オングスト
ローム程度に形成する。この上に、ＬＰＣＶＤ（減圧化
学気相成長法）により多結晶シリコン（ｐ−Ｓｉ）半導
体層１０３を厚み１５００オングストロームに積層す
る。次に、イオン注入法により厚み５００オングストロ
ームのダミー酸化膜を通して、ほう素（Ｂ）またはヒ素
（Ａｓ）をチャネル領域１０３ａにドーピングする。ド
ーズ量は、２×１０11〜１×１０13ｃｍ-2とする。ダミ
ー酸化膜を除去した後、半導体層１０３を熱酸化処理す
ることにより、厚み５００オングストロームのゲート絶
縁膜１０４を形成する。その後、リンドープｐ−Ｓｉか
らなる厚み５０００オングストロームのゲート電極１０
５を形成する。ゲート電極をマスクとしてイオン注入法
により、半導体層１０３にソース・ドレイン領域１０３
ｂを形成する。以上により、ＴＦＴが作製される。
ｉＯ2からなる絶縁層１０２を厚み５０００オングスト
ローム程度に形成する。この上に、ＬＰＣＶＤ（減圧化
学気相成長法）により多結晶シリコン（ｐ−Ｓｉ）半導
体層１０３を厚み１５００オングストロームに積層す
る。次に、イオン注入法により厚み５００オングストロ
ームのダミー酸化膜を通して、ほう素（Ｂ）またはヒ素
（Ａｓ）をチャネル領域１０３ａにドーピングする。ド
ーズ量は、２×１０11〜１×１０13ｃｍ-2とする。ダミ
ー酸化膜を除去した後、半導体層１０３を熱酸化処理す
ることにより、厚み５００オングストロームのゲート絶
縁膜１０４を形成する。その後、リンドープｐ−Ｓｉか
らなる厚み５０００オングストロームのゲート電極１０
５を形成する。ゲート電極をマスクとしてイオン注入法
により、半導体層１０３にソース・ドレイン領域１０３
ｂを形成する。以上により、ＴＦＴが作製される。
【００１３】
【発明が解決しようとする課題】しかし、上記の方法で
作製されたｐチャネルＴＦＴにおいては、上記文献に記
載されているように、ｐ型の不純物をチャネルドーピン
グするとリーク電流が著しく増加してＴＦＴの特性が損
なわれるので、チャネルドーピングは実用的な方法とは
言えない。
作製されたｐチャネルＴＦＴにおいては、上記文献に記
載されているように、ｐ型の不純物をチャネルドーピン
グするとリーク電流が著しく増加してＴＦＴの特性が損
なわれるので、チャネルドーピングは実用的な方法とは
言えない。
【００１４】また、一般に、Ｖthpの絶対値はＶthnの絶
対値に比べてかなり大きいとされている。このことは、
例えば、Processing and Device Performance of Low-T
emperature CMOS Poly-TFTs on 18.4-in.-Diagonal Sub
strater for AMLCD Application I.-W. Wu et.al.,SID
92 DIGEST, p-615-p-618に示されており、この文献で
は、Ｖthn=３．６Ｖ、Ｖthp＝−１２．５Ｖとなってい
る。よって、Ｖthpの絶対値をＶthnの絶対値から独立し
て低減させる必要がある。
対値に比べてかなり大きいとされている。このことは、
例えば、Processing and Device Performance of Low-T
emperature CMOS Poly-TFTs on 18.4-in.-Diagonal Sub
strater for AMLCD Application I.-W. Wu et.al.,SID
92 DIGEST, p-615-p-618に示されており、この文献で
は、Ｖthn=３．６Ｖ、Ｖthp＝−１２．５Ｖとなってい
る。よって、Ｖthpの絶対値をＶthnの絶対値から独立し
て低減させる必要がある。
【００１５】本発明は、上記問題点を解決するためにな
されたものであり、ｐチャネル絶縁ゲート型ＦＥＴの閾
値電圧の絶対値を、ＦＥＴの特性を損なうことなく、か
つ、ｎチャネル絶縁ゲート型ＦＥＴの閾値電圧の絶対値
から独立させた状態で低減させ得る、高性能な半導体装
置を提供することを目的とする。
されたものであり、ｐチャネル絶縁ゲート型ＦＥＴの閾
値電圧の絶対値を、ＦＥＴの特性を損なうことなく、か
つ、ｎチャネル絶縁ゲート型ＦＥＴの閾値電圧の絶対値
から独立させた状態で低減させ得る、高性能な半導体装
置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
絶縁性基板上に、ｎチャネル絶縁ゲート型電界効果トラ
ンジスタおよびｐチャネル絶縁ゲート型電界効果トラン
ジスタが、該ｐチャネル絶縁ゲート型電界効果トランジ
スタのゲート絶縁膜の単位面積当りの容量を、該ｎチャ
ネル絶縁ゲート型電界効果トランジスタのゲート絶縁膜
の単位面積当りの容量より大きくなるように形成されて
おり、そのことにより上記目的が達成される。
絶縁性基板上に、ｎチャネル絶縁ゲート型電界効果トラ
ンジスタおよびｐチャネル絶縁ゲート型電界効果トラン
ジスタが、該ｐチャネル絶縁ゲート型電界効果トランジ
スタのゲート絶縁膜の単位面積当りの容量を、該ｎチャ
ネル絶縁ゲート型電界効果トランジスタのゲート絶縁膜
の単位面積当りの容量より大きくなるように形成されて
おり、そのことにより上記目的が達成される。
【００１７】前記ｐチャネル絶縁ゲート型電界効果トラ
ンジスタのゲート絶縁膜が、前記ｎチャネル絶縁ゲート
型電界効果トランジスタのゲート絶縁膜より薄肉となっ
ていてもよい。
ンジスタのゲート絶縁膜が、前記ｎチャネル絶縁ゲート
型電界効果トランジスタのゲート絶縁膜より薄肉となっ
ていてもよい。
【００１８】前記ｐチャネル絶縁ゲート型電界効果トラ
ンジスタのゲート絶縁膜の少なくとも一部が、前記ｎチ
ャネル絶縁ゲート型電界効果トランジスタのゲート絶縁
膜より高い誘電率を有する材料からなっていてもよい。
ンジスタのゲート絶縁膜の少なくとも一部が、前記ｎチ
ャネル絶縁ゲート型電界効果トランジスタのゲート絶縁
膜より高い誘電率を有する材料からなっていてもよい。
【００１９】
【作用】ＴＦＴの閾値電圧Ｖthは、一般に下記式で表さ
れる。
れる。
【００２０】
【数３】
【００２１】この式から理解されるように、Ｖthの絶対
値を低減させる方法の１つとしてＣoxを大きくする方法
が考えられる。
値を低減させる方法の１つとしてＣoxを大きくする方法
が考えられる。
【００２２】本発明においては、ｐチャネル絶縁ゲート
型ＦＥＴのＣoxを、ｎチャネル絶縁ゲート型ＦＥＴのＣ
oxに比べて大きくしている。ｐチャネル絶縁ゲート型Ｆ
ＥＴのゲート絶縁膜をｎチャネル絶縁ゲート型ＦＥＴの
それより薄肉にすること、またはｐチャネル絶縁ゲート
型ＦＥＴのゲート絶縁膜をｎチャネル絶縁ゲート型ＦＥ
Ｔのそれより高い誘電率を有する材料から形成すること
により、ｐチャネル絶縁ゲート型ＦＥＴのＶthを、ｎチ
ャネル絶縁ゲート型ＦＥＴのＶthから独立して制御する
ことができる。
型ＦＥＴのＣoxを、ｎチャネル絶縁ゲート型ＦＥＴのＣ
oxに比べて大きくしている。ｐチャネル絶縁ゲート型Ｆ
ＥＴのゲート絶縁膜をｎチャネル絶縁ゲート型ＦＥＴの
それより薄肉にすること、またはｐチャネル絶縁ゲート
型ＦＥＴのゲート絶縁膜をｎチャネル絶縁ゲート型ＦＥ
Ｔのそれより高い誘電率を有する材料から形成すること
により、ｐチャネル絶縁ゲート型ＦＥＴのＶthを、ｎチ
ャネル絶縁ゲート型ＦＥＴのＶthから独立して制御する
ことができる。
【００２３】
【実施例】以下に図面を参照しながら本発明の実施例に
ついて説明する。
ついて説明する。
【００２４】（実施例１）図１（ｇ）に、本発明の半導
体装置の一実施例を示す。この半導体装置は、絶縁性基
板１上に形成されたｐチャネルＴＦＴおよびｎチャネル
ＴＦＴを備えている。ｐチャネルＴＦＴにおいては、絶
縁性基板１上にソース領域・ドレイン領域および活性領
域を有する半導体層２ｐが形成され、その上に基板のほ
ぼ全面を覆うように絶縁膜４が形成されてゲート絶縁膜
となっている。その上に活性領域と対向するようにゲー
ト電極８ｐが形成され、ゲート電極８ｐを覆って層間絶
縁膜１０が形成されている。さらに、ソース電極・ドレ
イン電極１２ｐが形成されて、ゲート絶縁膜４および層
間絶縁膜１０に形成されたコンタクトホール１１ｐを介
してソース領域・ドレイン領域と電気的に接続されてい
る。また、ｎチャネルＴＦＴにおいては、絶縁性基板１
上にソース領域・ドレイン領域および活性領域を有する
半導体層２ｎが形成されている。その上にｎチャネルＴ
ＦＴ部分に絶縁膜３が形成され、さらに、基板のほぼ全
面を覆うように絶縁膜４が形成されて絶縁膜３および４
からなるゲート絶縁膜となっている。その上に活性領域
と対向するようにゲート電極８ｎが形成され、ゲート電
極８ｎを覆って層間絶縁膜１０が形成されている。さら
に、ソース電極・ドレイン電極１２ｎが形成されて、ゲ
ート絶縁膜４および層間絶縁膜１０に形成されたコンタ
クトホール１１ｎを介してソース領域・ドレイン領域と
電気的に接続されている。
体装置の一実施例を示す。この半導体装置は、絶縁性基
板１上に形成されたｐチャネルＴＦＴおよびｎチャネル
ＴＦＴを備えている。ｐチャネルＴＦＴにおいては、絶
縁性基板１上にソース領域・ドレイン領域および活性領
域を有する半導体層２ｐが形成され、その上に基板のほ
ぼ全面を覆うように絶縁膜４が形成されてゲート絶縁膜
となっている。その上に活性領域と対向するようにゲー
ト電極８ｐが形成され、ゲート電極８ｐを覆って層間絶
縁膜１０が形成されている。さらに、ソース電極・ドレ
イン電極１２ｐが形成されて、ゲート絶縁膜４および層
間絶縁膜１０に形成されたコンタクトホール１１ｐを介
してソース領域・ドレイン領域と電気的に接続されてい
る。また、ｎチャネルＴＦＴにおいては、絶縁性基板１
上にソース領域・ドレイン領域および活性領域を有する
半導体層２ｎが形成されている。その上にｎチャネルＴ
ＦＴ部分に絶縁膜３が形成され、さらに、基板のほぼ全
面を覆うように絶縁膜４が形成されて絶縁膜３および４
からなるゲート絶縁膜となっている。その上に活性領域
と対向するようにゲート電極８ｎが形成され、ゲート電
極８ｎを覆って層間絶縁膜１０が形成されている。さら
に、ソース電極・ドレイン電極１２ｎが形成されて、ゲ
ート絶縁膜４および層間絶縁膜１０に形成されたコンタ
クトホール１１ｎを介してソース領域・ドレイン領域と
電気的に接続されている。
【００２５】このような構成の半導体装置は、例えば、
図１（ａ）〜（ｇ）に示すような製造工程により作製す
ることができる。
図１（ａ）〜（ｇ）に示すような製造工程により作製す
ることができる。
【００２６】まず、図１（ａ）に示すように、絶縁性基
板１の上に、ＬＰＣＶＤ法により厚み８００オングスト
ロームの非晶質シリコン（ａ−Ｓｉ）膜を堆積し、これ
に熱処理を施してｐ−Ｓｉ膜とする。これをエッチング
して半導体層２ｐおよび２ｎをそれぞれｐチャネルＴＦ
Ｔ領域およびｎチャネルＴＦＴ領域に形成する。次に、
ＬＰＣＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧
力５０Ｐａ、基板温度８５０℃の条件で、基板のほぼ全
面に厚み５００オングストロームのＳｉＯ2からなる絶
縁膜３を形成する。
板１の上に、ＬＰＣＶＤ法により厚み８００オングスト
ロームの非晶質シリコン（ａ−Ｓｉ）膜を堆積し、これ
に熱処理を施してｐ−Ｓｉ膜とする。これをエッチング
して半導体層２ｐおよび２ｎをそれぞれｐチャネルＴＦ
Ｔ領域およびｎチャネルＴＦＴ領域に形成する。次に、
ＬＰＣＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧
力５０Ｐａ、基板温度８５０℃の条件で、基板のほぼ全
面に厚み５００オングストロームのＳｉＯ2からなる絶
縁膜３を形成する。
【００２７】その後、図１（ｂ）に示すように、絶縁膜
３のｐチャネルＴＦＴ領域のみを除去する。
３のｐチャネルＴＦＴ領域のみを除去する。
【００２８】さらに、図１（ｃ）に示すように、ＬＰＣ
ＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧力５０
Ｐａ、基板温度８５０℃の条件で、基板のほぼ全面に厚
み５００オングストロームのＳｉＯ2からなる絶縁膜４
を形成する。
ＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧力５０
Ｐａ、基板温度８５０℃の条件で、基板のほぼ全面に厚
み５００オングストロームのＳｉＯ2からなる絶縁膜４
を形成する。
【００２９】次に、図１（ｄ）に示すように、リンをド
ープしたＳｉ膜からなるゲート電極８ｐおよび８ｎをそ
れぞれｐチャネルＴＦＴ領域およびｎチャネルＴＦＴ領
域に形成する。
ープしたＳｉ膜からなるゲート電極８ｐおよび８ｎをそ
れぞれｐチャネルＴＦＴ領域およびｎチャネルＴＦＴ領
域に形成する。
【００３０】その後、図１（ｅ）に示すように、フォト
レジスト９ｐをｐチャネルＴＦＴ部分に形成する。その
状態で、半導体層２ｎに加速電圧１００ｋｅＶ、不純物
密度１×１０15ｃｍ-2の条件でリン（31Ｐ+）をイオン
注入してｎチャネルＴＦＴのソース領域およびドレイン
領域を形成する。この時、ゲート電極８ｎの遮へい効果
によって、ＴＦＴの活性領域には不純物はイオン注入さ
れない。
レジスト９ｐをｐチャネルＴＦＴ部分に形成する。その
状態で、半導体層２ｎに加速電圧１００ｋｅＶ、不純物
密度１×１０15ｃｍ-2の条件でリン（31Ｐ+）をイオン
注入してｎチャネルＴＦＴのソース領域およびドレイン
領域を形成する。この時、ゲート電極８ｎの遮へい効果
によって、ＴＦＴの活性領域には不純物はイオン注入さ
れない。
【００３１】さらに、図１（ｆ）に示すように、フォト
レジスト９ｎをｎチャネルＴＦＴ部分に形成する。その
状態で、半導体層２ｐに加速電圧３０ｋｅＶ、不純物密
度１×１０15ｃｍ-2の条件でほう素（11Ｂ+）をイオン
注入してｐチャネルＴＦＴのソース領域およびドレイン
領域を形成する。この時、ゲート電極８ｐの遮へい効果
によって、ＴＦＴの活性領域には不純物はイオン注入さ
れない。
レジスト９ｎをｎチャネルＴＦＴ部分に形成する。その
状態で、半導体層２ｐに加速電圧３０ｋｅＶ、不純物密
度１×１０15ｃｍ-2の条件でほう素（11Ｂ+）をイオン
注入してｐチャネルＴＦＴのソース領域およびドレイン
領域を形成する。この時、ゲート電極８ｐの遮へい効果
によって、ＴＦＴの活性領域には不純物はイオン注入さ
れない。
【００３２】続いて、ＣＶＤ法により、厚み５０００オ
ングストロームのＳｉＯ2からなる層間絶縁膜１０をゲ
ート電極８ｐおよび８ｎを覆うようにして形成する。そ
の状態の基板に、Ｎ2雰囲気下、温度９５０℃で３０分
間熱処理を行い、不純物を不活性化する。
ングストロームのＳｉＯ2からなる層間絶縁膜１０をゲ
ート電極８ｐおよび８ｎを覆うようにして形成する。そ
の状態の基板に、Ｎ2雰囲気下、温度９５０℃で３０分
間熱処理を行い、不純物を不活性化する。
【００３３】さらに、図１（ｇ）に示すように、絶縁膜
３、４および層間絶縁膜１０の所定部分を除去して、ソ
ース領域・ドレイン領域に達するようにコンタクトホー
ル１１ｐおよび１１ｎをそれぞれｐチャネルＴＦＴ領域
およびｎチャネルＴＦＴ領域に形成する。次に、Ａｌを
用いて、ソース領域・ドレイン領域に達するソース電極
・ドレイン電極１２ｐおよび１２ｎをそれぞれｐチャネ
ルＴＦＴ領域およびｎチャネルＴＦＴ領域に形成する。
３、４および層間絶縁膜１０の所定部分を除去して、ソ
ース領域・ドレイン領域に達するようにコンタクトホー
ル１１ｐおよび１１ｎをそれぞれｐチャネルＴＦＴ領域
およびｎチャネルＴＦＴ領域に形成する。次に、Ａｌを
用いて、ソース領域・ドレイン領域に達するソース電極
・ドレイン電極１２ｐおよび１２ｎをそれぞれｐチャネ
ルＴＦＴ領域およびｎチャネルＴＦＴ領域に形成する。
【００３４】以上の工程により、ｐチャネルＴＦＴおよ
びｎチャネルＴＦＴを備えた半導体装置が得られる。
びｎチャネルＴＦＴを備えた半導体装置が得られる。
【００３５】この実施例においては、ｐチャネルＴＦＴ
のゲート絶縁膜は絶縁膜３であり、５００オングストロ
ームである。また、ｎチャネルＴＦＴのゲート絶縁膜は
絶縁膜３および４からなり、１０００オングストローム
である。よって、ｐチャネルＴＦＴのゲート絶縁膜をｎ
チャネルＴＦＴのゲート絶縁膜に比べて薄く形成するこ
とができた。また、ゲート長５μｍのＴＦＴについて、
Ｖthp＝−３．５Ｖ、Ｖthn＝３．５Ｖとなり、ＣＭＯＳ
回路を高性能化するために、充分小さい絶対値とするこ
とができた。
のゲート絶縁膜は絶縁膜３であり、５００オングストロ
ームである。また、ｎチャネルＴＦＴのゲート絶縁膜は
絶縁膜３および４からなり、１０００オングストローム
である。よって、ｐチャネルＴＦＴのゲート絶縁膜をｎ
チャネルＴＦＴのゲート絶縁膜に比べて薄く形成するこ
とができた。また、ゲート長５μｍのＴＦＴについて、
Ｖthp＝−３．５Ｖ、Ｖthn＝３．５Ｖとなり、ＣＭＯＳ
回路を高性能化するために、充分小さい絶対値とするこ
とができた。
【００３６】上記実施例において、ＳｉＯ2を用いて絶
縁膜３および４を形成したが、Ｓｉ3Ｎ4やＴａ2Ｏ5など
を用いて形成してもよい。
縁膜３および４を形成したが、Ｓｉ3Ｎ4やＴａ2Ｏ5など
を用いて形成してもよい。
【００３７】（実施例２）図２（ｆ）に、本発明の半導
体装置の他の実施例を示す。この半導体装置において
は、ｎチャネルＴＦＴのゲート絶縁膜としてＳｉＯ2か
らなる絶縁膜６および７が形成されており、ｐチャネル
ＴＦＴのゲート絶縁膜としてＳｉＯ2からなる絶縁膜
３、７およびＳｉ3Ｎ4からなる高誘電率絶縁膜５が形成
されている。
体装置の他の実施例を示す。この半導体装置において
は、ｎチャネルＴＦＴのゲート絶縁膜としてＳｉＯ2か
らなる絶縁膜６および７が形成されており、ｐチャネル
ＴＦＴのゲート絶縁膜としてＳｉＯ2からなる絶縁膜
３、７およびＳｉ3Ｎ4からなる高誘電率絶縁膜５が形成
されている。
【００３８】このような構成の半導体装置は、例えば、
図２（ａ）〜（ｆ）に示すような製造工程により作製す
ることができる。
図２（ａ）〜（ｆ）に示すような製造工程により作製す
ることができる。
【００３９】まず、図２（ａ）に示すように、絶縁性基
板１の上に、ＬＰＣＶＤ法により厚み８００オングスト
ロームの非晶質シリコン（ａ−Ｓｉ）膜を堆積し、これ
に熱処理を施してｐ−Ｓｉ膜とする。これをエッチング
して半導体層２ｐおよび２ｎをそれぞれｐチャネルＴＦ
Ｔ領域およびｎチャネルＴＦＴ領域に形成する。次に、
ＬＰＣＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧
力５０Ｐａ、基板温度８５０℃の条件で、基板のほぼ全
面に厚み１５０オングストロームのＳｉＯ2からなる絶
縁膜３を形成する。続いて、ＬＰＣＶＤ法により、原料
ガスＳｉＨ2Ｃｌ2（ジクロロシラン）およびＮＨ3、圧
力５０Ｐａ、基板温度８５０℃の条件で、基板のほぼ全
面に厚み３００オングストロームのＳｉ3Ｎ4からなる高
誘電率絶縁膜５を形成する。
板１の上に、ＬＰＣＶＤ法により厚み８００オングスト
ロームの非晶質シリコン（ａ−Ｓｉ）膜を堆積し、これ
に熱処理を施してｐ−Ｓｉ膜とする。これをエッチング
して半導体層２ｐおよび２ｎをそれぞれｐチャネルＴＦ
Ｔ領域およびｎチャネルＴＦＴ領域に形成する。次に、
ＬＰＣＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧
力５０Ｐａ、基板温度８５０℃の条件で、基板のほぼ全
面に厚み１５０オングストロームのＳｉＯ2からなる絶
縁膜３を形成する。続いて、ＬＰＣＶＤ法により、原料
ガスＳｉＨ2Ｃｌ2（ジクロロシラン）およびＮＨ3、圧
力５０Ｐａ、基板温度８５０℃の条件で、基板のほぼ全
面に厚み３００オングストロームのＳｉ3Ｎ4からなる高
誘電率絶縁膜５を形成する。
【００４０】その後、図２（ｂ）に示すように、絶縁膜
３および高誘電率絶縁膜５のｎチャネルＴＦＴ領域のみ
を除去する。
３および高誘電率絶縁膜５のｎチャネルＴＦＴ領域のみ
を除去する。
【００４１】さらに、図２（ｃ）に示すように、ＬＰＣ
ＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧力５０
Ｐａ、基板温度８５０℃の条件で、基板のほぼ全面に厚
み８００オングストロームのＳｉＯ2からなる絶縁膜６
を形成する。
ＶＤ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧力５０
Ｐａ、基板温度８５０℃の条件で、基板のほぼ全面に厚
み８００オングストロームのＳｉＯ2からなる絶縁膜６
を形成する。
【００４２】その後、図２（ｄ）に示すように、絶縁膜
６のｐチャネルＴＦＴ領域のみを除去する。希ＨＦ水溶
液を用いるとＳｉ3Ｎ4からなる高誘電率絶縁膜５はエッ
チングされないので、ｐチャネルＴＦＴ領域のＳｉＯ2
からなる絶縁膜６のみをエッチングすることができる。
６のｐチャネルＴＦＴ領域のみを除去する。希ＨＦ水溶
液を用いるとＳｉ3Ｎ4からなる高誘電率絶縁膜５はエッ
チングされないので、ｐチャネルＴＦＴ領域のＳｉＯ2
からなる絶縁膜６のみをエッチングすることができる。
【００４３】次に、図２（ｅ）に示すように、ＬＰＣＶ
Ｄ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧力５０Ｐ
ａ、基板温度８５０℃の条件で、基板のほぼ全面に厚み
２００オングストロームのＳｉＯ2からなる絶縁膜７を
形成する。
Ｄ法により、原料ガスＳｉＨ4およびＮ2Ｏ、圧力５０Ｐ
ａ、基板温度８５０℃の条件で、基板のほぼ全面に厚み
２００オングストロームのＳｉＯ2からなる絶縁膜７を
形成する。
【００４４】次に、図２（ｆ）に示すように、リンをド
ープしたＳｉ膜からなるゲート電極８ｐおよび８ｎをそ
れぞれｐチャネルＴＦＴ領域およびｎチャネルＴＦＴ領
域に形成する。
ープしたＳｉ膜からなるゲート電極８ｐおよび８ｎをそ
れぞれｐチャネルＴＦＴ領域およびｎチャネルＴＦＴ領
域に形成する。
【００４５】その後、フォトレジストをｐチャネルＴＦ
Ｔ部分に形成する。その状態で、半導体層２ｎに加速電
圧１００ｋｅＶ、不純物密度１×１０15ｃｍ-2の条件で
リン（31Ｐ+）をイオン注入してｎチャネルＴＦＴのソ
ース領域およびドレイン領域を形成する。この時、ゲー
ト電極８ｎの遮へい効果によって、ＴＦＴの活性領域に
は不純物はイオン注入されない。
Ｔ部分に形成する。その状態で、半導体層２ｎに加速電
圧１００ｋｅＶ、不純物密度１×１０15ｃｍ-2の条件で
リン（31Ｐ+）をイオン注入してｎチャネルＴＦＴのソ
ース領域およびドレイン領域を形成する。この時、ゲー
ト電極８ｎの遮へい効果によって、ＴＦＴの活性領域に
は不純物はイオン注入されない。
【００４６】さらに、フォトレジストをｎチャネルＴＦ
Ｔ部分に形成する。その状態で、半導体層２ｐに加速電
圧６０ｋｅＶ、不純物密度１×１０15ｃｍ-2の条件でほ
う素（11Ｂ+）をイオン注入してｐチャネルＴＦＴのソ
ース領域およびドレイン領域を形成する。この時、ゲー
ト電極８ｐの遮へい効果によって、ＴＦＴの活性領域に
は不純物はイオン注入されない。
Ｔ部分に形成する。その状態で、半導体層２ｐに加速電
圧６０ｋｅＶ、不純物密度１×１０15ｃｍ-2の条件でほ
う素（11Ｂ+）をイオン注入してｐチャネルＴＦＴのソ
ース領域およびドレイン領域を形成する。この時、ゲー
ト電極８ｐの遮へい効果によって、ＴＦＴの活性領域に
は不純物はイオン注入されない。
【００４７】続いて、ＣＶＤ法により、厚み５０００オ
ングストロームのＳｉＯ2からなる層間絶縁膜１０をゲ
ート電極８ｐおよび８ｎを覆うようにして形成する。そ
の状態の基板に、Ｎ2雰囲気下、温度９５０℃で３０分
間熱処理を行い、不純物を不活性化する。
ングストロームのＳｉＯ2からなる層間絶縁膜１０をゲ
ート電極８ｐおよび８ｎを覆うようにして形成する。そ
の状態の基板に、Ｎ2雰囲気下、温度９５０℃で３０分
間熱処理を行い、不純物を不活性化する。
【００４８】さらに、絶縁膜３、５、６、７および層間
絶縁膜１０の所定部分を除去して、ソース領域・ドレイ
ン領域に達するようにコンタクトホール１１ｐおよび１
１ｎをそれぞれｐチャネルＴＦＴ領域およびｎチャネル
ＴＦＴ領域に形成する。次に、Ａｌを用いて、ソース領
域・ドレイン領域に達するソース電極・ドレイン電極１
２ｐおよび１２ｎをそれぞれｐチャネルＴＦＴ領域およ
びｎチャネルＴＦＴ領域に形成する。
絶縁膜１０の所定部分を除去して、ソース領域・ドレイ
ン領域に達するようにコンタクトホール１１ｐおよび１
１ｎをそれぞれｐチャネルＴＦＴ領域およびｎチャネル
ＴＦＴ領域に形成する。次に、Ａｌを用いて、ソース領
域・ドレイン領域に達するソース電極・ドレイン電極１
２ｐおよび１２ｎをそれぞれｐチャネルＴＦＴ領域およ
びｎチャネルＴＦＴ領域に形成する。
【００４９】以上の工程により、ｐチャネルＴＦＴおよ
びｎチャネルＴＦＴを備えた半導体装置が得られる。
びｎチャネルＴＦＴを備えた半導体装置が得られる。
【００５０】この実施例においては、ｐチャネルＴＦＴ
のゲート絶縁膜はＳｉＯ2からなる絶縁膜３、７および
Ｓｉ3Ｎ4からなる高誘電率絶縁膜５からなり、ＳｉＯ2
換算で厚み５００オングストロームである。また、ｎチ
ャネルＴＦＴのゲート絶縁膜はＳｉＯ2からなる絶縁膜
６および７からなり、１０００オングストロームであ
る。ＳｉＯ2の比誘電率εは３．９程度であり、Ｓｉ3Ｎ
4のεは７．８程度である。よって、ｐチャネルＴＦＴ
のゲート絶縁膜をｎチャネルＴＦＴのゲート絶縁膜に比
べてεの高い材料を含んだ構成とすることができた。ま
た、ゲート長５μｍのＴＦＴについて、Ｖthp＝−２．
９Ｖ、Ｖthn＝３．５Ｖとなり、ＣＭＯＳ回路を高性能
化するために、充分小さい絶対値とすることができた。
のゲート絶縁膜はＳｉＯ2からなる絶縁膜３、７および
Ｓｉ3Ｎ4からなる高誘電率絶縁膜５からなり、ＳｉＯ2
換算で厚み５００オングストロームである。また、ｎチ
ャネルＴＦＴのゲート絶縁膜はＳｉＯ2からなる絶縁膜
６および７からなり、１０００オングストロームであ
る。ＳｉＯ2の比誘電率εは３．９程度であり、Ｓｉ3Ｎ
4のεは７．８程度である。よって、ｐチャネルＴＦＴ
のゲート絶縁膜をｎチャネルＴＦＴのゲート絶縁膜に比
べてεの高い材料を含んだ構成とすることができた。ま
た、ゲート長５μｍのＴＦＴについて、Ｖthp＝−２．
９Ｖ、Ｖthn＝３．５Ｖとなり、ＣＭＯＳ回路を高性能
化するために、充分小さい絶対値とすることができた。
【００５１】上記実施例において、Ｓｉ3Ｎ4を用いて高
誘電率絶縁膜５を形成したが、Ｔａ2Ｏ5などを用いて形
成してもよい。
誘電率絶縁膜５を形成したが、Ｔａ2Ｏ5などを用いて形
成してもよい。
【００５２】以上、本発明の実施例について、具体的に
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形が可能である。
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形が可能である。
【００５３】例えば、ｐ−Ｓｉからなる半導体層以外
に、微結晶シリコン半導体層、あるいは非晶質シリコン
半導体層を用いることもできる。ＴＦＴの構成も上記に
限られず、例えば、図３および図４に示すような逆スタ
ッガ型のＴＦＴとすることができる。また、絶縁ゲート
型電界効果トランジスタであれば、ＴＦＴ以外であって
も適用することができる。また、ＣＭＯＳ回路以外の回
路に適用することもできる。
に、微結晶シリコン半導体層、あるいは非晶質シリコン
半導体層を用いることもできる。ＴＦＴの構成も上記に
限られず、例えば、図３および図４に示すような逆スタ
ッガ型のＴＦＴとすることができる。また、絶縁ゲート
型電界効果トランジスタであれば、ＴＦＴ以外であって
も適用することができる。また、ＣＭＯＳ回路以外の回
路に適用することもできる。
【００５４】上記において、ｎチャネル絶縁ゲート型Ｆ
ＥＴおよびｐチャネル絶縁ゲート型ＦＥＴのゲート絶縁
膜の膜厚および材料を各々変えることにより、各々のＶ
thを独立して制御することができ、回路の特性を最適化
して高性能な半導体装置を得ることができる。
ＥＴおよびｐチャネル絶縁ゲート型ＦＥＴのゲート絶縁
膜の膜厚および材料を各々変えることにより、各々のＶ
thを独立して制御することができ、回路の特性を最適化
して高性能な半導体装置を得ることができる。
【００５５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ｎチャネル絶縁ゲート型ＦＥＴおよびｐチャ
ネル絶縁ゲート型ＦＥＴのＶthを独立して制御して、そ
の絶対値を低減させることができるので、高性能な半導
体装置を得ることができる。よって、高解像度の液晶表
示パネル、高速で高解像度の密着型イメージセンサーお
よび３次元ＩＣなどを実現させることができる。
によれば、ｎチャネル絶縁ゲート型ＦＥＴおよびｐチャ
ネル絶縁ゲート型ＦＥＴのＶthを独立して制御して、そ
の絶対値を低減させることができるので、高性能な半導
体装置を得ることができる。よって、高解像度の液晶表
示パネル、高速で高解像度の密着型イメージセンサーお
よび３次元ＩＣなどを実現させることができる。
【図１】本発明の実施例１の半導体装置の製造工程を示
す断面図である。
す断面図である。
【図２】本発明の実施例２の半導体装置の製造工程を示
す断面図である。
す断面図である。
【図３】本発明の半導体装置の他の実施例を示す断面図
である。
である。
【図４】本発明の半導体装置の他の実施例を示す断面図
である。
である。
【図５】従来の半導体装置を示す断面図である。
【図６】ＣＭＯＳインバータの等価回路と伝達特性を示
す図である。
す図である。
１ 絶縁性基板 ２ｐ、２ｎ 半導体層 ３、４、６、７ 絶縁膜 ５ 高誘電率絶縁膜 ８ｐ、８ｎ ゲート電極 ９ フォトレジスト １０ｐ、１０ｎ 層間絶縁膜 １１ｐ、１１ｎ コンタクトホール １２ｐ、１２ｎ ソース電極・ドレイン電極
Claims (3)
- 【請求項１】 絶縁性基板上に、ｎチャネル絶縁ゲート
型電界効果トランジスタおよびｐチャネル絶縁ゲート型
電界効果トランジスタが、該ｐチャネル絶縁ゲート型電
界効果トランジスタのゲート絶縁膜の単位面積当りの容
量を、該ｎチャネル絶縁ゲート型電界効果トランジスタ
のゲート絶縁膜の単位面積当りの容量より大きくなるよ
うに形成されている半導体装置。 - 【請求項２】 前記ｐチャネル絶縁ゲート型電界効果ト
ランジスタのゲート絶縁膜が、前記ｎチャネル絶縁ゲー
ト型電界効果トランジスタのゲート絶縁膜より薄肉とな
っている請求項１に記載の半導体装置。 - 【請求項３】 前記ｐチャネル絶縁ゲート型電界効果ト
ランジスタのゲート絶縁膜の少なくとも一部が、前記ｎ
チャネル絶縁ゲート型電界効果トランジスタのゲート絶
縁膜より高い誘電率を有する材料からなっている請求項
１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP864893A JP3025385B2 (ja) | 1993-01-21 | 1993-01-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP864893A JP3025385B2 (ja) | 1993-01-21 | 1993-01-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06222387A true JPH06222387A (ja) | 1994-08-12 |
| JP3025385B2 JP3025385B2 (ja) | 2000-03-27 |
Family
ID=11698769
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| Application Number | Title | Priority Date | Filing Date |
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| JP864893A Expired - Fee Related JP3025385B2 (ja) | 1993-01-21 | 1993-01-21 | 半導体装置 |
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Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193245A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 薄膜トランジスタの製造方法 |
| JP2001250949A (ja) * | 2000-03-02 | 2001-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2002164439A (ja) * | 2000-11-24 | 2002-06-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| WO2003049188A1 (fr) * | 2001-11-30 | 2003-06-12 | Renesas Technology Corp. | Dispositif de circuit integre semi-conducteur et procede de fabrication correspondant |
| JP2005150737A (ja) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | 異種のゲート絶縁膜を有する半導体素子及びその製造方法 |
| JP2005183774A (ja) * | 2003-12-22 | 2005-07-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2006179635A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Ｃｍｏｓ半導体装置 |
| JP2007281494A (ja) * | 2007-05-09 | 2007-10-25 | Renesas Technology Corp | 半導体集積回路装置及びその製造方法 |
| WO2007145279A1 (ja) * | 2006-06-15 | 2007-12-21 | The Furukawa Electric Co., Ltd. | Iii族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法 |
| JP2008211195A (ja) * | 2007-01-30 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US7754570B2 (en) | 2004-08-25 | 2010-07-13 | Nec Electronics Corporation | Semiconductor device |
| US7759744B2 (en) | 2004-05-14 | 2010-07-20 | Nec Electronics Corporation | Semiconductor device having high dielectric constant layers of different thicknesses |
| WO2010089988A1 (ja) * | 2009-02-06 | 2010-08-12 | シャープ株式会社 | 半導体装置 |
| JP2010287906A (ja) * | 2010-08-05 | 2010-12-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011228718A (ja) * | 2011-05-23 | 2011-11-10 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2011228736A (ja) * | 2011-07-04 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP2014045009A (ja) * | 2012-08-24 | 2014-03-13 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| CN104465516A (zh) * | 2014-12-05 | 2015-03-25 | 京东方科技集团股份有限公司 | 阵列基板的制造方法、阵列基板和显示装置 |
| CN104934373A (zh) * | 2015-06-30 | 2015-09-23 | 厦门天马微电子有限公司 | 一种阵列基板及其制作方法 |
-
1993
- 1993-01-21 JP JP864893A patent/JP3025385B2/ja not_active Expired - Fee Related
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193245A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 薄膜トランジスタの製造方法 |
| JP2001250949A (ja) * | 2000-03-02 | 2001-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2002164439A (ja) * | 2000-11-24 | 2002-06-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| US7335561B2 (en) | 2001-11-30 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| WO2003049188A1 (fr) * | 2001-11-30 | 2003-06-12 | Renesas Technology Corp. | Dispositif de circuit integre semi-conducteur et procede de fabrication correspondant |
| JPWO2003049188A1 (ja) * | 2001-11-30 | 2005-04-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| US7897467B2 (en) | 2001-11-30 | 2011-03-01 | Renesas Electronics Corporation | Semiconductor integrated circuit device and manufacturing method thereof |
| CN100334732C (zh) * | 2001-11-30 | 2007-08-29 | 株式会社瑞萨科技 | 半导体集成电路器件及其制造方法 |
| US7741677B2 (en) | 2001-11-30 | 2010-06-22 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| US7560772B2 (en) | 2001-11-30 | 2009-07-14 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| JP2005150737A (ja) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | 異種のゲート絶縁膜を有する半導体素子及びその製造方法 |
| JP2005183774A (ja) * | 2003-12-22 | 2005-07-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US7759744B2 (en) | 2004-05-14 | 2010-07-20 | Nec Electronics Corporation | Semiconductor device having high dielectric constant layers of different thicknesses |
| US7754570B2 (en) | 2004-08-25 | 2010-07-13 | Nec Electronics Corporation | Semiconductor device |
| JP2006179635A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Ｃｍｏｓ半導体装置 |
| WO2007145279A1 (ja) * | 2006-06-15 | 2007-12-21 | The Furukawa Electric Co., Ltd. | Iii族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法 |
| JP2007335677A (ja) * | 2006-06-15 | 2007-12-27 | Furukawa Electric Co Ltd:The | Ｉｉｉ族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法 |
| JP2008211195A (ja) * | 2007-01-30 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR101425845B1 (ko) * | 2007-01-30 | 2014-08-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| JP2007281494A (ja) * | 2007-05-09 | 2007-10-25 | Renesas Technology Corp | 半導体集積回路装置及びその製造方法 |
| WO2010089988A1 (ja) * | 2009-02-06 | 2010-08-12 | シャープ株式会社 | 半導体装置 |
| JP2010287906A (ja) * | 2010-08-05 | 2010-12-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011228718A (ja) * | 2011-05-23 | 2011-11-10 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2011228736A (ja) * | 2011-07-04 | 2011-11-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP2014045009A (ja) * | 2012-08-24 | 2014-03-13 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| CN104465516A (zh) * | 2014-12-05 | 2015-03-25 | 京东方科技集团股份有限公司 | 阵列基板的制造方法、阵列基板和显示装置 |
| CN104934373A (zh) * | 2015-06-30 | 2015-09-23 | 厦门天马微电子有限公司 | 一种阵列基板及其制作方法 |
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