JPH09186343A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH09186343A JPH09186343A JP8328111A JP32811196A JPH09186343A JP H09186343 A JPH09186343 A JP H09186343A JP 8328111 A JP8328111 A JP 8328111A JP 32811196 A JP32811196 A JP 32811196A JP H09186343 A JPH09186343 A JP H09186343A
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Abstract
(57)【要約】
【課題】ＯＦＦ電流が小さく高コントラストなアクティ
ブマトリクス基板を実現する。 【解決手段】多結晶シリコン薄膜のチャネルとなる領域
に第１不純物を１０12〜１０13ｃｍ-2にドーピングする
工程を有し、このドーピング工程はゲート絶縁膜形成後
であって、且つゲート電極形成前とする。
ブマトリクス基板を実現する。 【解決手段】多結晶シリコン薄膜のチャネルとなる領域
に第１不純物を１０12〜１０13ｃｍ-2にドーピングする
工程を有し、このドーピング工程はゲート絶縁膜形成後
であって、且つゲート電極形成前とする。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性透明基板上
に形成されるアクティブマトリクスあるいはイメージセ
ンサーの画素のスイッチング素子あるいは駆動用回路に
用いられるＣＭＯＳ（Ｃｏｍｐ１ｅｍｅｎｔａｒｙ−Ｍ
ｅｔａ１−ＯｘｉｄｅーＳｅｍｉｃｏｎｄｕｃｔｏｒ）
型多結晶シリコン薄膜トランジスタにおいて、低駆動電
圧で大電流が得られ、さらに両チャネルトランジスタの
スレッシュホルド電圧（以下Ｖｔｈと記す）の絶対値が
一致するＣＭＯＳ型多結晶シリコン薄膜トランジスタ及
びその製造方法に関する。
に形成されるアクティブマトリクスあるいはイメージセ
ンサーの画素のスイッチング素子あるいは駆動用回路に
用いられるＣＭＯＳ（Ｃｏｍｐ１ｅｍｅｎｔａｒｙ−Ｍ
ｅｔａ１−ＯｘｉｄｅーＳｅｍｉｃｏｎｄｕｃｔｏｒ）
型多結晶シリコン薄膜トランジスタにおいて、低駆動電
圧で大電流が得られ、さらに両チャネルトランジスタの
スレッシュホルド電圧（以下Ｖｔｈと記す）の絶対値が
一致するＣＭＯＳ型多結晶シリコン薄膜トランジスタ及
びその製造方法に関する。
【０００２】
【従来の技術】多結晶シリコンにおいては、結晶粒界に
存在するダングリングボンドなどの欠陥が、キャリアに
対するトラップ準位あるいは障壁として働くと一般的に
考えられており（Ｊoｈｎ Ｙ．Ｗ．Ｓｅｔｏ，Ｊ，Ａ
ｐｐｌ.Ｐｈｙｓ.，４６，５２４７（１９７５）参
照）、従って多結晶シリコン薄膜トランジスタの性能を
向上させる為には、前記欠陥を低減させる必要がある。
（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，５３（２），１１９３
（１９８２）参照）その目的で、水素による前記欠陥の
終端化が行なわれており、その中でも代表的な方法が、
水素プラズマ処理（応用物理学会，１９８６年秋季大会
予稿集，講演番号２７ｐーＱー５ あるいは、Ｍａｔｅ
ｒ１ｓーＲｅｓｅａｈーＳｏｃｉｅｔｙ Ｓｙｍｐ．Ｐ
ｒｏｃ．Ｖｏｌ．５３，４１９（１９８６）参照）ある
いは水素イオン打込み法（ＩＥＥＥ ＥＩｃｔｒｏｎー
Ｄｅｖｉｃｅ-Ｌｅｔｔｅｒs，Ｖol.ＥＤＬー７，Ｎ
ｏ．１１，ＮｏＶｅｍｂｅｒ（１９８６），５９７べー
ジ参照）あるいはプラズマ窒化膜の形成（電子通信学会
技術研究報告ＳＳＤ８３ー７５，２３ぺージ参照）など
である。これらの方法を用いると、トランジスタ特性の
大幅な特性改善がなされる。しかしながら、特性が向上
する反面、Ｎチャネルトランジスタがデプレッション方
向に大きくシフトし、Ｐチャネルトランジスタがエンハ
ンスメント方向にわずかながらシフトするというＶｔｈ
の異常シフトの問題が生じる。この原因は、トランジス
タがプラズマ中にさらされる事により、ゲート酸化膜中
に正の固定電荷が形成されチャネル部が常に負に誘起さ
れている為だと考えられている。（電子通信学会技術研
究報告ＳＳＤ８３ー７５，２３べージ参照）一方、水素
プラズマ処理によるＶｔｈのシフト量がＮチャネルトラ
ンジスタについてはマイナス１Ｖからマイナス２Ｖであ
るのに対し、Ｐチャネルトランジスタについては、マイ
ナス０．１Ｖ程度であり（発明者による実験結果）この
現象についての原因は、まだわかっていない。
存在するダングリングボンドなどの欠陥が、キャリアに
対するトラップ準位あるいは障壁として働くと一般的に
考えられており（Ｊoｈｎ Ｙ．Ｗ．Ｓｅｔｏ，Ｊ，Ａ
ｐｐｌ.Ｐｈｙｓ.，４６，５２４７（１９７５）参
照）、従って多結晶シリコン薄膜トランジスタの性能を
向上させる為には、前記欠陥を低減させる必要がある。
（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，５３（２），１１９３
（１９８２）参照）その目的で、水素による前記欠陥の
終端化が行なわれており、その中でも代表的な方法が、
水素プラズマ処理（応用物理学会，１９８６年秋季大会
予稿集，講演番号２７ｐーＱー５ あるいは、Ｍａｔｅ
ｒ１ｓーＲｅｓｅａｈーＳｏｃｉｅｔｙ Ｓｙｍｐ．Ｐ
ｒｏｃ．Ｖｏｌ．５３，４１９（１９８６）参照）ある
いは水素イオン打込み法（ＩＥＥＥ ＥＩｃｔｒｏｎー
Ｄｅｖｉｃｅ-Ｌｅｔｔｅｒs，Ｖol.ＥＤＬー７，Ｎ
ｏ．１１，ＮｏＶｅｍｂｅｒ（１９８６），５９７べー
ジ参照）あるいはプラズマ窒化膜の形成（電子通信学会
技術研究報告ＳＳＤ８３ー７５，２３ぺージ参照）など
である。これらの方法を用いると、トランジスタ特性の
大幅な特性改善がなされる。しかしながら、特性が向上
する反面、Ｎチャネルトランジスタがデプレッション方
向に大きくシフトし、Ｐチャネルトランジスタがエンハ
ンスメント方向にわずかながらシフトするというＶｔｈ
の異常シフトの問題が生じる。この原因は、トランジス
タがプラズマ中にさらされる事により、ゲート酸化膜中
に正の固定電荷が形成されチャネル部が常に負に誘起さ
れている為だと考えられている。（電子通信学会技術研
究報告ＳＳＤ８３ー７５，２３べージ参照）一方、水素
プラズマ処理によるＶｔｈのシフト量がＮチャネルトラ
ンジスタについてはマイナス１Ｖからマイナス２Ｖであ
るのに対し、Ｐチャネルトランジスタについては、マイ
ナス０．１Ｖ程度であり（発明者による実験結果）この
現象についての原因は、まだわかっていない。
【０００３】
【発明が解決しようとする課題】従来技術では、ゲート
電極形成前に、ウエハ全面にわたってイオン打込み法に
より、ボロンをチャネルドーピングする方法と、多結晶
シリコン薄膜として、ボロンドープされた多結晶シリコ
ン薄膜を推積させて用いるという２つの方法がある。し
かしながら、前述のように水素プラズマあるいは水素イ
オン打込み法、あるいは、プラズマ窒化膜形成工程によ
るＶｔｈのシフト量がＮチャネルとＰチャネルとで異な
る為に、従来技術では、Ｐチャネルトランジスタが、エ
ンハンスメント方向にシフトしすぎてしまい、両チャネ
ルのＶｔｈの絶対値の値を等しくできなくなってしま
う。
電極形成前に、ウエハ全面にわたってイオン打込み法に
より、ボロンをチャネルドーピングする方法と、多結晶
シリコン薄膜として、ボロンドープされた多結晶シリコ
ン薄膜を推積させて用いるという２つの方法がある。し
かしながら、前述のように水素プラズマあるいは水素イ
オン打込み法、あるいは、プラズマ窒化膜形成工程によ
るＶｔｈのシフト量がＮチャネルとＰチャネルとで異な
る為に、従来技術では、Ｐチャネルトランジスタが、エ
ンハンスメント方向にシフトしすぎてしまい、両チャネ
ルのＶｔｈの絶対値の値を等しくできなくなってしま
う。
【０００４】本発明は、このような水素プラズマ処理あ
るいは水素イオン打込み法あるいはプラズマ窒化膜形成
工程によるＣＭＯＳ型多結晶シリコン薄膜トランジスタ
のＶｔｈの制御に関して、従来方法により生じたＰチャ
ネル多結晶シリコン薄膜トランジスタが、エンハンスメ
ント方向へ大きくシフトするという問題点を解決し、Ｖ
ｔｈの絶対値が小さくてサブスレッシュホルド領域の立
ち上がりが急しゅんで、さらにＰチャネル及びＮチャネ
ル共にそのＶｔｈの絶対値がほぼ等しいＣＭＯＳ型多結
晶シリコン薄膜トランジスタを実現することを目的とし
ている。
るいは水素イオン打込み法あるいはプラズマ窒化膜形成
工程によるＣＭＯＳ型多結晶シリコン薄膜トランジスタ
のＶｔｈの制御に関して、従来方法により生じたＰチャ
ネル多結晶シリコン薄膜トランジスタが、エンハンスメ
ント方向へ大きくシフトするという問題点を解決し、Ｖ
ｔｈの絶対値が小さくてサブスレッシュホルド領域の立
ち上がりが急しゅんで、さらにＰチャネル及びＮチャネ
ル共にそのＶｔｈの絶対値がほぼ等しいＣＭＯＳ型多結
晶シリコン薄膜トランジスタを実現することを目的とし
ている。
【０００５】
【課題を解決するための手段】本発明のＣＭ０Ｓ型多結
晶シリコン薄膜トランジスタ及びその製造方法は、絶縁
性透明基板上に多結晶シリコン薄膜と該多結晶シリコン
薄膜を熱酸化させて形成されたゲート酸化膜とゲート電
極と不純物拡散領域とで構成されたＮチャネル多結晶シ
リコン薄膜トランジスタとＰチャネル多結晶シリコン薄
膜トランジスタとを有するＣＭＯＳ型多結晶シリコン薄
膜トランジスタにおいて、前記ゲート電極形成前に、前
記Ｎチャネル多結晶シリコン薄膜トランジスタのみに選
択的にボロンをチャネルドーピングする工程と、前記不
純物拡散領域の活性化熱処理後に水素プラズマ処理工程
あるいは水素イオン打込み工程あるいはプラズマ窒化膜
形成工程とを有することを特徴とする。
晶シリコン薄膜トランジスタ及びその製造方法は、絶縁
性透明基板上に多結晶シリコン薄膜と該多結晶シリコン
薄膜を熱酸化させて形成されたゲート酸化膜とゲート電
極と不純物拡散領域とで構成されたＮチャネル多結晶シ
リコン薄膜トランジスタとＰチャネル多結晶シリコン薄
膜トランジスタとを有するＣＭＯＳ型多結晶シリコン薄
膜トランジスタにおいて、前記ゲート電極形成前に、前
記Ｎチャネル多結晶シリコン薄膜トランジスタのみに選
択的にボロンをチャネルドーピングする工程と、前記不
純物拡散領域の活性化熱処理後に水素プラズマ処理工程
あるいは水素イオン打込み工程あるいはプラズマ窒化膜
形成工程とを有することを特徴とする。
【０００６】
【発明の実施の形態】実施例１を、図１により、工程図
に従って説明する。同図（ａ）において、絶縁性透明基
板１一１上に無添加多結晶シリコン薄膜の島１ー２と１
ー３を形成する。前記無添加多結晶シリコン薄膜の島
は、減圧ＣＶＤなどで堆積させられ、続いてフォトエッ
チングで形成される。次に同図（ｂ）に示すように、レ
ジストマスク１ー４を形成し、島１ー３のみにボロンを
チャネルドーピングする。このようにしてＮチャネル薄
膜トランジスタにするべき島１ー３のみを低濃度のボロ
ンドープされたＰ型多結晶シリコンにする。１ー５はボ
ロンビームを示す。ただしＶｔｈのシフト量が１ボルト
程度で、抵抗率が低下しないくらいのチャネルドープ打
込み量に設定する必要があり、およそ１０12ｃｍー2から
１０13ｃｍー2程度が適当である。その後レジストマスタ
１ー４は剥離される。続いて同図（ｃ）で示すように熱
酸によりゲート酸化膜１一６を形成する。同図（ｄ）と
（ｅ）は一般的なＣＭＯＳ工程である。１ー７はゲート
電極であり、ｎ型多結晶シリコンが使われる。該ゲート
電極１ー７をマスクとしてボロンあるいはリンを必要な
ところにイオン打込みして、ボロンドープ領域１一８及
び、リンドープ領域１ー９を形成する。このようにし
て、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０及び、低濃度にボロンをチャネルドーピングされたＮ
チャネル多結晶シリコン薄膜トランジスタ１ー１１が作
製される。次に層間絶縁膜１ー１２を形成する。該層間
絶縁膜はＣＶＤ法（減圧ＣＶＤあるいは常圧ＣＶＤ）に
よるＳｉＯ2 を用いて形成される。続いて前記ボロンド
ープ領域１ー８及びリンドープ領域１ー９の活性化熱処
理を約１０００℃で行なう。この段階でのＴＦＴ特性
は、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０は通常の特性であるが、低濃度にボロンをチャネルド
ーピングされたＮチャネル多結晶シリコン薄膜トランジ
スタ１ー１１は、エンハンスメント方向にシフトしてい
る。ここで水素プラズマ処埋あるいは水素イオン打込み
処理が行なわれる。同図１ー１３は、水素プラズマによ
り発生した反応性の高い水素ラジカル、あるいは水素イ
オンピームを示している。水素プラズマは平行平板型の
一般的なプラズマ装置と水素ガスを用いることにより簡
単に得ることができる。その後、コンタクトホール形成
工程、続いて電極形成工程などそれれのデバイスに必要
な工程へと続いてゆく。前記電極材料として、金属（ア
ルミニウムあるいはクロムなど）を用いる場合には、電
極形成後に水素プラズマ処理あるいは水素イオン打込み
処理を行なっても何ら問題はない。ただし、ＩＴＯ（Ｉ
ｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）あるいはＳｎＯ2 な
どの透明導電膜を前記電極材料に用いる場合は、該透明
導電膜が還元作用を受けるため、水素プラズマ処理ある
いは水素イオン打込み処理は電極形成前に行なわなけれ
ばならない。
に従って説明する。同図（ａ）において、絶縁性透明基
板１一１上に無添加多結晶シリコン薄膜の島１ー２と１
ー３を形成する。前記無添加多結晶シリコン薄膜の島
は、減圧ＣＶＤなどで堆積させられ、続いてフォトエッ
チングで形成される。次に同図（ｂ）に示すように、レ
ジストマスク１ー４を形成し、島１ー３のみにボロンを
チャネルドーピングする。このようにしてＮチャネル薄
膜トランジスタにするべき島１ー３のみを低濃度のボロ
ンドープされたＰ型多結晶シリコンにする。１ー５はボ
ロンビームを示す。ただしＶｔｈのシフト量が１ボルト
程度で、抵抗率が低下しないくらいのチャネルドープ打
込み量に設定する必要があり、およそ１０12ｃｍー2から
１０13ｃｍー2程度が適当である。その後レジストマスタ
１ー４は剥離される。続いて同図（ｃ）で示すように熱
酸によりゲート酸化膜１一６を形成する。同図（ｄ）と
（ｅ）は一般的なＣＭＯＳ工程である。１ー７はゲート
電極であり、ｎ型多結晶シリコンが使われる。該ゲート
電極１ー７をマスクとしてボロンあるいはリンを必要な
ところにイオン打込みして、ボロンドープ領域１一８及
び、リンドープ領域１ー９を形成する。このようにし
て、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０及び、低濃度にボロンをチャネルドーピングされたＮ
チャネル多結晶シリコン薄膜トランジスタ１ー１１が作
製される。次に層間絶縁膜１ー１２を形成する。該層間
絶縁膜はＣＶＤ法（減圧ＣＶＤあるいは常圧ＣＶＤ）に
よるＳｉＯ2 を用いて形成される。続いて前記ボロンド
ープ領域１ー８及びリンドープ領域１ー９の活性化熱処
理を約１０００℃で行なう。この段階でのＴＦＴ特性
は、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０は通常の特性であるが、低濃度にボロンをチャネルド
ーピングされたＮチャネル多結晶シリコン薄膜トランジ
スタ１ー１１は、エンハンスメント方向にシフトしてい
る。ここで水素プラズマ処埋あるいは水素イオン打込み
処理が行なわれる。同図１ー１３は、水素プラズマによ
り発生した反応性の高い水素ラジカル、あるいは水素イ
オンピームを示している。水素プラズマは平行平板型の
一般的なプラズマ装置と水素ガスを用いることにより簡
単に得ることができる。その後、コンタクトホール形成
工程、続いて電極形成工程などそれれのデバイスに必要
な工程へと続いてゆく。前記電極材料として、金属（ア
ルミニウムあるいはクロムなど）を用いる場合には、電
極形成後に水素プラズマ処理あるいは水素イオン打込み
処理を行なっても何ら問題はない。ただし、ＩＴＯ（Ｉ
ｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）あるいはＳｎＯ2 な
どの透明導電膜を前記電極材料に用いる場合は、該透明
導電膜が還元作用を受けるため、水素プラズマ処理ある
いは水素イオン打込み処理は電極形成前に行なわなけれ
ばならない。
【０００７】実施例１では、ゲート酸化膜形成前に選択
チャネルドーピングする方法について説明したが、実施
例２では、ゲート酸化膜形成後に選択チャネルドーピン
グする方法について説明する。同図（ａ）に示すように
実施例１と同様な方法で絶縁性透明基板２ー１上に無添
加多結晶シリコン薄膜の島２ー２と２ー３を形成する。
次に同図（ｂ）で示すように熱酸化によりゲート酸化膜
２ー４を形成する。続いて同図（ｃ）レジストマスタ２
ー５を形成し、無添加多結晶シリコン薄膜の島２ー３の
みに、ボロンをチャネルドーピングする。このようにゲ
ート酸化膜２ー４を通して、Ｎチャネル多結晶シリコン
薄膜トランジスタにするべき島２一３のみを低濃度にボ
ロンドープされたＰ型多結晶シリコンにする。２一６は
ボロンビームを示す。チャネルドーピング打込み量につ
いては実施例１のところで述べたのでここでは省略す
る。その後、レジストマスク２ー５は剥離される。以後
同図（ｄ），（ｅ），（ｆ）で示す工程は、実施例１の
ところで図１（ｄ），（ｅ），（ｆ）に従って説明した
事と同様なので、ここでは省略する。
チャネルドーピングする方法について説明したが、実施
例２では、ゲート酸化膜形成後に選択チャネルドーピン
グする方法について説明する。同図（ａ）に示すように
実施例１と同様な方法で絶縁性透明基板２ー１上に無添
加多結晶シリコン薄膜の島２ー２と２ー３を形成する。
次に同図（ｂ）で示すように熱酸化によりゲート酸化膜
２ー４を形成する。続いて同図（ｃ）レジストマスタ２
ー５を形成し、無添加多結晶シリコン薄膜の島２ー３の
みに、ボロンをチャネルドーピングする。このようにゲ
ート酸化膜２ー４を通して、Ｎチャネル多結晶シリコン
薄膜トランジスタにするべき島２一３のみを低濃度にボ
ロンドープされたＰ型多結晶シリコンにする。２一６は
ボロンビームを示す。チャネルドーピング打込み量につ
いては実施例１のところで述べたのでここでは省略す
る。その後、レジストマスク２ー５は剥離される。以後
同図（ｄ），（ｅ），（ｆ）で示す工程は、実施例１の
ところで図１（ｄ），（ｅ），（ｆ）に従って説明した
事と同様なので、ここでは省略する。
【０００８】以上述べたように本発明によれば、従来の
水素プラズマ処理で生じた、Ｎチャネル多結晶シリコン
薄膜トランジスタがデプレッション方向へ１Ｖから２Ｖ
程度シフトするという異常シフトの問題を、Ｎチャネル
多結晶シリコン薄膜トランジズタのみのチャネル部にボ
ロンを低濃度（１０12ｃｍー2から１０ー13 cｍー2程度）
に選択チャネルドーピングしたので、エンハンスメント
方向へ制御して解決することができる。従って、水素プ
ラズマ処理あるいは水素イオン打込み処理あるいはプラ
ズマ窒化膜形成による多結晶シリコンの欠陥の低減とい
う長所を最大限に利用することが可能となった。つま
り、サブスレッシュホルド領域の立ち上がりが急しゅん
となり、Ｖｔｈの絶対値が低減され、しかもＮチャネ
ル，Ｐチャネル共にそのＶｔｈの絶対値の大きさが一致
するという優れた特性を有する。ＣＭＯＳ型多結晶シリ
コン薄膜トランジスタの実現が可能となる。図３にＣＭ
ＯＳ型多結晶シリコン薄膜トランジスタに対する本発明
の効果な示す。図３（ａ）にＮチャネル多結晶シリコン
薄膜トランジスタに対する本発明の効果を示す。同図は
発明者が実験して得たデータである。横柚はゲートとソ
ース間電圧ＶGSであり、縦軸はドレイン電ＩDSの対数で
ある。測定はドレインとソース間の電圧ＶDSを５Ｖ一定
にして行なった。同図において破線３ー１の曲線が従来
方法による結果であり、実線３ー２の曲線が、ボロンを
選択チャネルドーピングされた薄膜トランジスタのトラ
ンジスタ特性である。図３（ｂ）には同様にＰチャネル
多結晶シリコン薄膜トランジスタのトランジスタ特性を
示す。ＶDSはー５Ｖである。Ｐチャネル多結晶シリコン
薄膜トランジスタは、チャネルドーピングはされていな
いので、Ｖｔｈのシフト量は、問題とならない。これら
の結果からわかるように、従来方法では、水素プラズマ
処理あるいは水素イオン打込み処理あるいはプラズマ窒
化膜形成など（以下まとめて水素処理と呼ぶ）によるＮ
チャネルのデプレッション方向への異常シフトを全面に
ボロンなチャネルドーピングという方向で行なっていた
ので、前記水素処理による異常シフトの小さいＰチャネ
ル多結晶シリコン薄膜トランジスタはエンハンスメント
方向へ異常シフトしてしまった。本発明ではＮチャネル
多結晶シリコン薄膜トランジスタのみにボロンを選択チ
ャネルドーピングするので、ＮチャネルのみＶｔｈがエ
ンハンスメント方向に制御されることとなり、前記水素
処理後には両チャネルのＶｔｈの絶対値のほとんど一致
した、優れたＣＭＯＳ型多結晶シリコン薄膜トランジス
タを実現することが可能となった。
水素プラズマ処理で生じた、Ｎチャネル多結晶シリコン
薄膜トランジスタがデプレッション方向へ１Ｖから２Ｖ
程度シフトするという異常シフトの問題を、Ｎチャネル
多結晶シリコン薄膜トランジズタのみのチャネル部にボ
ロンを低濃度（１０12ｃｍー2から１０ー13 cｍー2程度）
に選択チャネルドーピングしたので、エンハンスメント
方向へ制御して解決することができる。従って、水素プ
ラズマ処理あるいは水素イオン打込み処理あるいはプラ
ズマ窒化膜形成による多結晶シリコンの欠陥の低減とい
う長所を最大限に利用することが可能となった。つま
り、サブスレッシュホルド領域の立ち上がりが急しゅん
となり、Ｖｔｈの絶対値が低減され、しかもＮチャネ
ル，Ｐチャネル共にそのＶｔｈの絶対値の大きさが一致
するという優れた特性を有する。ＣＭＯＳ型多結晶シリ
コン薄膜トランジスタの実現が可能となる。図３にＣＭ
ＯＳ型多結晶シリコン薄膜トランジスタに対する本発明
の効果な示す。図３（ａ）にＮチャネル多結晶シリコン
薄膜トランジスタに対する本発明の効果を示す。同図は
発明者が実験して得たデータである。横柚はゲートとソ
ース間電圧ＶGSであり、縦軸はドレイン電ＩDSの対数で
ある。測定はドレインとソース間の電圧ＶDSを５Ｖ一定
にして行なった。同図において破線３ー１の曲線が従来
方法による結果であり、実線３ー２の曲線が、ボロンを
選択チャネルドーピングされた薄膜トランジスタのトラ
ンジスタ特性である。図３（ｂ）には同様にＰチャネル
多結晶シリコン薄膜トランジスタのトランジスタ特性を
示す。ＶDSはー５Ｖである。Ｐチャネル多結晶シリコン
薄膜トランジスタは、チャネルドーピングはされていな
いので、Ｖｔｈのシフト量は、問題とならない。これら
の結果からわかるように、従来方法では、水素プラズマ
処理あるいは水素イオン打込み処理あるいはプラズマ窒
化膜形成など（以下まとめて水素処理と呼ぶ）によるＮ
チャネルのデプレッション方向への異常シフトを全面に
ボロンなチャネルドーピングという方向で行なっていた
ので、前記水素処理による異常シフトの小さいＰチャネ
ル多結晶シリコン薄膜トランジスタはエンハンスメント
方向へ異常シフトしてしまった。本発明ではＮチャネル
多結晶シリコン薄膜トランジスタのみにボロンを選択チ
ャネルドーピングするので、ＮチャネルのみＶｔｈがエ
ンハンスメント方向に制御されることとなり、前記水素
処理後には両チャネルのＶｔｈの絶対値のほとんど一致
した、優れたＣＭＯＳ型多結晶シリコン薄膜トランジス
タを実現することが可能となった。
【０００９】
【発明の効果】アクティブマトリクス基板に本発明を用
いるとＯＦＦ電流が小さいので高コントラストなアクテ
ィブマトリクス基板が実現できる。また、ＣＭ０Ｓ構造
である為シフトレジスタ回路と光電変換素子を同一基板
に作り込んだイメージセンサーにも応用することがで
き、前記イメージセンサーの高速読み取りや大型化、あ
るいはカラー化などに対して大きな効果が期待できる。
ＯＦＦ電流も低下するので、低消費電力化にも役立つ。
またトランジスタ特性の立ち上がりが急しゅんになるの
で、素子の駆動電圧の低減もできるので素子の信頼性向
上にもつながる。
いるとＯＦＦ電流が小さいので高コントラストなアクテ
ィブマトリクス基板が実現できる。また、ＣＭ０Ｓ構造
である為シフトレジスタ回路と光電変換素子を同一基板
に作り込んだイメージセンサーにも応用することがで
き、前記イメージセンサーの高速読み取りや大型化、あ
るいはカラー化などに対して大きな効果が期待できる。
ＯＦＦ電流も低下するので、低消費電力化にも役立つ。
またトランジスタ特性の立ち上がりが急しゅんになるの
で、素子の駆動電圧の低減もできるので素子の信頼性向
上にもつながる。
【００１０】このように、アクティブマトリクス基板あ
るいはイメージセンサーなどのデバイスの高速動作、低
消費電力、低駆動電圧化、及び高信頼化などの要求項目
に対し。本発明の効果は非常に大きい。
るいはイメージセンサーなどのデバイスの高速動作、低
消費電力、低駆動電圧化、及び高信頼化などの要求項目
に対し。本発明の効果は非常に大きい。
【図１】（ａ）から（ｆ）は、本発明におけるＣＭＯＳ
型多結晶シリコン薄膜トランジスタの工程図であり、実
施例１である。
型多結晶シリコン薄膜トランジスタの工程図であり、実
施例１である。
【図２】（ａ）から（ｆ）は、同じく本発明の実施例２
を示す工程図である。
を示す工程図である。
【図３】（ａ），（ｂ）は、ＣＭＯＳ型多結晶シリコン
薄膜トランジスタに対する本発明の効果を示すトランジ
スタ特性図である。
薄膜トランジスタに対する本発明の効果を示すトランジ
スタ特性図である。
１ー４と２ー５；選択チャネルドーピングのためのレジ
ストマスク １ー５と２ー６；ボロンビーム １ー１３と２ー１１；水素ラジカル ３ー１；従来例によるＮチャネルのトランジスタカーブ ３ー２；本発明によるＮチャネルのトランジスタカーブ ３ー３；本発明によるＰチャネルのトランジスタカーブ
ストマスク １ー５と２ー６；ボロンビーム １ー１３と２ー１１；水素ラジカル ３ー１；従来例によるＮチャネルのトランジスタカーブ ３ー２；本発明によるＮチャネルのトランジスタカーブ ３ー３；本発明によるＰチャネルのトランジスタカーブ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、絶縁性透明基板上
に形成されるアクティブマトリクスあるいはイメージセ
ンサーの画素のスイッチング素子あるいは駆動用回路に
用いられる多結晶シリコン薄膜トランジスタの製造方法
に関する。
に形成されるアクティブマトリクスあるいはイメージセ
ンサーの画素のスイッチング素子あるいは駆動用回路に
用いられる多結晶シリコン薄膜トランジスタの製造方法
に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】
【発明が解決しようとする課題】従来技術では、ゲート
電極形成前に、ウエハ全面にわたってイオン打込み法に
より、ボロンをチャネルドーピングする方法と、多結晶
シリコン薄膜として、ボロンドープされた多結晶シリコ
ン薄膜を推積させて用いるという２つの方法がある。し
かしながら、前述のように水素プラズマあるいは水素イ
オン打込み法、あるいは、プラズマ窒化膜形成工程によ
るＶｔｈのシフト量がＮチャネルとＰチャネルとで異な
る為に、チャネルのＶｔｈの調整が難しいという問題を
有していた。 本発明は、このような水素プラズマ処理
あるいは水素イオン打込み法あるいはプラズマ窒化膜形
成工程による多結晶シリコン薄膜トランジスタのＶｔｈ
の制御に関して、従来方法により生じた問題点を解決
し、Ｖｔｈの絶対値が小さくてサブスレッシュホルド領
域の立ち上がりが急しゅんな多結晶シリコン薄膜トラン
ジスタを実現することを目的としている。
電極形成前に、ウエハ全面にわたってイオン打込み法に
より、ボロンをチャネルドーピングする方法と、多結晶
シリコン薄膜として、ボロンドープされた多結晶シリコ
ン薄膜を推積させて用いるという２つの方法がある。し
かしながら、前述のように水素プラズマあるいは水素イ
オン打込み法、あるいは、プラズマ窒化膜形成工程によ
るＶｔｈのシフト量がＮチャネルとＰチャネルとで異な
る為に、チャネルのＶｔｈの調整が難しいという問題を
有していた。 本発明は、このような水素プラズマ処理
あるいは水素イオン打込み法あるいはプラズマ窒化膜形
成工程による多結晶シリコン薄膜トランジスタのＶｔｈ
の制御に関して、従来方法により生じた問題点を解決
し、Ｖｔｈの絶対値が小さくてサブスレッシュホルド領
域の立ち上がりが急しゅんな多結晶シリコン薄膜トラン
ジスタを実現することを目的としている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、絶縁性基板上に多結晶シリコン薄膜を
形成する工程と、前記多結晶シリコン薄膜上にゲート絶
縁膜を形成する工程と、前記多結晶シリコン薄膜のチャ
ネルとなる領域に第１不純物を低濃度にドーピングする
工程と、前記多結晶シリコン薄膜の上に前記ゲート絶縁
膜を介してゲート電極を形成する工程と、前記多結晶シ
リコン薄膜に選択的に第２不純物を高濃度にドーピング
してソース・ドレイン領域を形成する工程と、前記ソー
ス・ドレイン領域を形成した後に、水素処理を施す工程
とを有し、前記第１不純物を低濃度にドーピングする工
程は、前記ゲート絶縁膜の形成後であって、且つ前記ゲ
ート電極の形成前であり、前記第１不純物を低濃度にド
ーピングするドーピング量は、１０12ｃｍ-2から１０13
ｃｍ-2であることを特徴とする
タの製造方法は、絶縁性基板上に多結晶シリコン薄膜を
形成する工程と、前記多結晶シリコン薄膜上にゲート絶
縁膜を形成する工程と、前記多結晶シリコン薄膜のチャ
ネルとなる領域に第１不純物を低濃度にドーピングする
工程と、前記多結晶シリコン薄膜の上に前記ゲート絶縁
膜を介してゲート電極を形成する工程と、前記多結晶シ
リコン薄膜に選択的に第２不純物を高濃度にドーピング
してソース・ドレイン領域を形成する工程と、前記ソー
ス・ドレイン領域を形成した後に、水素処理を施す工程
とを有し、前記第１不純物を低濃度にドーピングする工
程は、前記ゲート絶縁膜の形成後であって、且つ前記ゲ
ート電極の形成前であり、前記第１不純物を低濃度にド
ーピングするドーピング量は、１０12ｃｍ-2から１０13
ｃｍ-2であることを特徴とする
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明の実施の形態】参考例を、図１により、工程図に
従って説明する。同図（ａ）において、絶縁性透明基板
１一１上に無添加多結晶シリコン薄膜の島１ー２と１ー
３を形成する。前記無添加多結晶シリコン薄膜の島は、
減圧ＣＶＤなどで堆積させられ、続いてフォトエッチン
グで形成される。次に同図（ｂ）に示すように、レジス
トマスク１ー４を形成し、島１ー３のみにボロンをチャ
ネルドーピングする。このようにしてＮチャネル薄膜ト
ランジスタにするべき島１ー３のみを低濃度のボロンド
ープされたＰ型多結晶シリコンにする。１ー５はボロン
ビームを示す。ただしＶｔｈのシフト量が１ボルト程度
で、抵抗率が低下しないくらいのチャネルドープ打込み
量に設定する必要があり、およそ１０12ｃｍー2から１０
13ｃｍー2程度が適当である。その後レジストマスタ１ー
４は剥離される。続いて同図（ｃ）で示すように熱酸に
よりゲート酸化膜１一６を形成する。同図（ｄ）と
（ｅ）は一般的なＣＭＯＳ工程である。１ー７はゲート
電極であり、ｎ型多結晶シリコンが使われる。該ゲート
電極１ー７をマスクとしてボロンあるいはリンを必要な
ところにイオン打込みして、ボロンドープ領域１一８及
び、リンドープ領域１ー９を形成する。このようにし
て、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０及び、低濃度にボロンをチャネルドーピングされたＮ
チャネル多結晶シリコン薄膜トランジスタ１ー１１が作
製される。次に層間絶縁膜１ー１２を形成する。該層間
絶縁膜はＣＶＤ法（減圧ＣＶＤあるいは常圧ＣＶＤ）に
よるＳｉＯ2 を用いて形成される。続いて前記ボロンド
ープ領域１ー８及びリンドープ領域１ー９の活性化熱処
理を約１０００℃で行なう。この段階でのＴＦＴ特性
は、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０は通常の特性であるが、低濃度にボロンをチャネルド
ーピングされたＮチャネル多結晶シリコン薄膜トランジ
スタ１ー１１は、エンハンスメント方向にシフトしてい
る。ここで水素プラズマ処埋あるいは水素イオン打込み
処理が行なわれる。同図１ー１３は、水素プラズマによ
り発生した反応性の高い水素ラジカル、あるいは水素イ
オンピームを示している。水素プラズマは平行平板型の
一般的なプラズマ装置と水素ガスを用いることにより簡
単に得ることができる。その後、コンタクトホール形成
工程、続いて電極形成工程などそれれのデバイスに必要
な工程へと続いてゆく。前記電極材料として、金属（ア
ルミニウムあるいはクロムなど）を用いる場合には、電
極形成後に水素プラズマ処理あるいは水素イオン打込み
処理を行なっても何ら問題はない。ただし、ＩＴＯ（Ｉ
ｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）あるいはＳｎＯ2 な
どの透明導電膜を前記電極材料に用いる場合は、該透明
導電膜が還元作用を受けるため、水素プラズマ処理ある
いは水素イオン打込み処理は電極形成前に行なわなけれ
ばならない。
従って説明する。同図（ａ）において、絶縁性透明基板
１一１上に無添加多結晶シリコン薄膜の島１ー２と１ー
３を形成する。前記無添加多結晶シリコン薄膜の島は、
減圧ＣＶＤなどで堆積させられ、続いてフォトエッチン
グで形成される。次に同図（ｂ）に示すように、レジス
トマスク１ー４を形成し、島１ー３のみにボロンをチャ
ネルドーピングする。このようにしてＮチャネル薄膜ト
ランジスタにするべき島１ー３のみを低濃度のボロンド
ープされたＰ型多結晶シリコンにする。１ー５はボロン
ビームを示す。ただしＶｔｈのシフト量が１ボルト程度
で、抵抗率が低下しないくらいのチャネルドープ打込み
量に設定する必要があり、およそ１０12ｃｍー2から１０
13ｃｍー2程度が適当である。その後レジストマスタ１ー
４は剥離される。続いて同図（ｃ）で示すように熱酸に
よりゲート酸化膜１一６を形成する。同図（ｄ）と
（ｅ）は一般的なＣＭＯＳ工程である。１ー７はゲート
電極であり、ｎ型多結晶シリコンが使われる。該ゲート
電極１ー７をマスクとしてボロンあるいはリンを必要な
ところにイオン打込みして、ボロンドープ領域１一８及
び、リンドープ領域１ー９を形成する。このようにし
て、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０及び、低濃度にボロンをチャネルドーピングされたＮ
チャネル多結晶シリコン薄膜トランジスタ１ー１１が作
製される。次に層間絶縁膜１ー１２を形成する。該層間
絶縁膜はＣＶＤ法（減圧ＣＶＤあるいは常圧ＣＶＤ）に
よるＳｉＯ2 を用いて形成される。続いて前記ボロンド
ープ領域１ー８及びリンドープ領域１ー９の活性化熱処
理を約１０００℃で行なう。この段階でのＴＦＴ特性
は、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０は通常の特性であるが、低濃度にボロンをチャネルド
ーピングされたＮチャネル多結晶シリコン薄膜トランジ
スタ１ー１１は、エンハンスメント方向にシフトしてい
る。ここで水素プラズマ処埋あるいは水素イオン打込み
処理が行なわれる。同図１ー１３は、水素プラズマによ
り発生した反応性の高い水素ラジカル、あるいは水素イ
オンピームを示している。水素プラズマは平行平板型の
一般的なプラズマ装置と水素ガスを用いることにより簡
単に得ることができる。その後、コンタクトホール形成
工程、続いて電極形成工程などそれれのデバイスに必要
な工程へと続いてゆく。前記電極材料として、金属（ア
ルミニウムあるいはクロムなど）を用いる場合には、電
極形成後に水素プラズマ処理あるいは水素イオン打込み
処理を行なっても何ら問題はない。ただし、ＩＴＯ（Ｉ
ｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）あるいはＳｎＯ2 な
どの透明導電膜を前記電極材料に用いる場合は、該透明
導電膜が還元作用を受けるため、水素プラズマ処理ある
いは水素イオン打込み処理は電極形成前に行なわなけれ
ばならない。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】参考例では、ゲート酸化膜形成前に選択チ
ャネルドーピングする方法について説明したが、次に本
発明の実施例について説明する。本実施例では、ゲート
酸化膜形成後に選択チャネルドーピングする方法につい
て説明する。同図（ａ）に示すように参考例と同様な方
法で絶縁性透明基板２ー１上に無添加多結晶シリコン薄
膜の島２ー２と２ー３を形成する。次に同図（ｂ）で示
すように熱酸化によりゲート酸化膜２ー４を形成する。
続いて同図（ｃ）レジストマスタ２ー５を形成し、無添
加多結晶シリコン薄膜の島２ー３のみに、ボロンをチャ
ネルドーピングする。このようにゲート酸化膜２ー４を
通して、Ｎチャネル多結晶シリコン薄膜トランジスタに
するべき島２一３のみを低濃度にボロンドープされたＰ
型多結晶シリコンにする。２一６はボロンビームを示
す。チャネルドーピング打込み量については参考例のと
ころで述べたのでここでは省略する。その後、レジスト
マスク２ー５は剥離される。以後同図（ｄ）、（ｅ）、
（ｆ）で示す工程は、参考例のところで図１（ｄ）、
（ｅ）、（ｆ）に従って説明した事と同様なので、ここ
では省略する。
ャネルドーピングする方法について説明したが、次に本
発明の実施例について説明する。本実施例では、ゲート
酸化膜形成後に選択チャネルドーピングする方法につい
て説明する。同図（ａ）に示すように参考例と同様な方
法で絶縁性透明基板２ー１上に無添加多結晶シリコン薄
膜の島２ー２と２ー３を形成する。次に同図（ｂ）で示
すように熱酸化によりゲート酸化膜２ー４を形成する。
続いて同図（ｃ）レジストマスタ２ー５を形成し、無添
加多結晶シリコン薄膜の島２ー３のみに、ボロンをチャ
ネルドーピングする。このようにゲート酸化膜２ー４を
通して、Ｎチャネル多結晶シリコン薄膜トランジスタに
するべき島２一３のみを低濃度にボロンドープされたＰ
型多結晶シリコンにする。２一６はボロンビームを示
す。チャネルドーピング打込み量については参考例のと
ころで述べたのでここでは省略する。その後、レジスト
マスク２ー５は剥離される。以後同図（ｄ）、（ｅ）、
（ｆ）で示す工程は、参考例のところで図１（ｄ）、
（ｅ）、（ｆ）に従って説明した事と同様なので、ここ
では省略する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】以上述べたように本発明によれば、従来の
水素プラズマ処理で生じた、Ｎチャネル多結晶シリコン
薄膜トランジスタがデプレッション方向へ１Ｖから２Ｖ
程度シフトするという異常シフトの問題を、Ｎチャネル
多結晶シリコン薄膜トランジズタのみのチャネル部にボ
ロンを低濃度（１０12ｃｍー2から１０ー13 cｍー2程度）
に選択チャネルドーピングしたので、エンハンスメント
方向へ制御して解決することができる。従って、水素プ
ラズマ処理あるいは水素イオン打込み処理あるいはプラ
ズマ窒化膜形成による多結晶シリコンの欠陥の低減とい
う長所を最大限に利用することが可能となった。つま
り、サブスレッシュホルド領域の立ち上がりが急しゅん
となり、Ｖｔｈの絶対値が低減され、しかもＮチャネ
ル，Ｐチャネル共にそのＶｔｈの絶対値の大きさが一致
するという優れた特性を有する。ＣＭＯＳ型多結晶シリ
コン薄膜トランジスタの実現が可能となる。図３にＣＭ
ＯＳ型多結晶シリコン薄膜トランジスタに対する本実施
例の効果な示す。図３（ａ）にＮチャネル多結晶シリコ
ン薄膜トランジスタに対する本発明の効果を示す。同図
は発明者が実験して得たデータである。横柚はゲートと
ソース間電圧ＶGSであり、縦軸はドレイン電ＩDSの対数
である。測定はドレインとソース間の電圧ＶDSを５Ｖ一
定にして行なった。同図において破線３ー１の曲線が従
来方法による結果であり、実線３ー２の曲線が、ボロン
を選択チャネルドーピングされた薄膜トランジスタのト
ランジスタ特性である。図３（ｂ）には同様にＰチャネ
ル多結晶シリコン薄膜トランジスタのトランジスタ特性
を示す。ＶDSはー５Ｖである。Ｐチャネル多結晶シリコ
ン薄膜トランジスタは、チャネルドーピングはされてい
ないので、Ｖｔｈのシフト量は、問題とならない。これ
らの結果からわかるように、従来方法では、水素プラズ
マ処理あるいは水素イオン打込み処理あるいはプラズマ
窒化膜形成など（以下まとめて水素処理と呼ぶ）による
Ｎチャネルのデプレッション方向への異常シフトを全面
にボロンなチャネルドーピングという方向で行なってい
たので、前記水素処理による異常シフトの小さいＰチャ
ネル多結晶シリコン薄膜トランジスタはエンハンスメン
ト方向へ異常シフトしてしまった。本発明ではＮチャネ
ル多結晶シリコン薄膜トランジスタのみにボロンを選択
チャネルドーピングするので、ＮチャネルのみＶｔｈが
エンハンスメント方向に制御されることとなり、前記水
素処理後には両チャネルのＶｔｈの絶対値のほとんど一
致した、優れたＣＭＯＳ型多結晶シリコン薄膜トランジ
スタを実現することが可能となった。
水素プラズマ処理で生じた、Ｎチャネル多結晶シリコン
薄膜トランジスタがデプレッション方向へ１Ｖから２Ｖ
程度シフトするという異常シフトの問題を、Ｎチャネル
多結晶シリコン薄膜トランジズタのみのチャネル部にボ
ロンを低濃度（１０12ｃｍー2から１０ー13 cｍー2程度）
に選択チャネルドーピングしたので、エンハンスメント
方向へ制御して解決することができる。従って、水素プ
ラズマ処理あるいは水素イオン打込み処理あるいはプラ
ズマ窒化膜形成による多結晶シリコンの欠陥の低減とい
う長所を最大限に利用することが可能となった。つま
り、サブスレッシュホルド領域の立ち上がりが急しゅん
となり、Ｖｔｈの絶対値が低減され、しかもＮチャネ
ル，Ｐチャネル共にそのＶｔｈの絶対値の大きさが一致
するという優れた特性を有する。ＣＭＯＳ型多結晶シリ
コン薄膜トランジスタの実現が可能となる。図３にＣＭ
ＯＳ型多結晶シリコン薄膜トランジスタに対する本実施
例の効果な示す。図３（ａ）にＮチャネル多結晶シリコ
ン薄膜トランジスタに対する本発明の効果を示す。同図
は発明者が実験して得たデータである。横柚はゲートと
ソース間電圧ＶGSであり、縦軸はドレイン電ＩDSの対数
である。測定はドレインとソース間の電圧ＶDSを５Ｖ一
定にして行なった。同図において破線３ー１の曲線が従
来方法による結果であり、実線３ー２の曲線が、ボロン
を選択チャネルドーピングされた薄膜トランジスタのト
ランジスタ特性である。図３（ｂ）には同様にＰチャネ
ル多結晶シリコン薄膜トランジスタのトランジスタ特性
を示す。ＶDSはー５Ｖである。Ｐチャネル多結晶シリコ
ン薄膜トランジスタは、チャネルドーピングはされてい
ないので、Ｖｔｈのシフト量は、問題とならない。これ
らの結果からわかるように、従来方法では、水素プラズ
マ処理あるいは水素イオン打込み処理あるいはプラズマ
窒化膜形成など（以下まとめて水素処理と呼ぶ）による
Ｎチャネルのデプレッション方向への異常シフトを全面
にボロンなチャネルドーピングという方向で行なってい
たので、前記水素処理による異常シフトの小さいＰチャ
ネル多結晶シリコン薄膜トランジスタはエンハンスメン
ト方向へ異常シフトしてしまった。本発明ではＮチャネ
ル多結晶シリコン薄膜トランジスタのみにボロンを選択
チャネルドーピングするので、ＮチャネルのみＶｔｈが
エンハンスメント方向に制御されることとなり、前記水
素処理後には両チャネルのＶｔｈの絶対値のほとんど一
致した、優れたＣＭＯＳ型多結晶シリコン薄膜トランジ
スタを実現することが可能となった。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【発明の効果】アクティブマトリクス基板に本発明を用
いるとＯＦＦ電流が小さいので高コントラストなアクテ
ィブマトリクス基板が実現できる。また、ＣＭ０Ｓ構造
である為シフトレジスタ回路と光電変換素子を同一基板
に作り込んだイメージセンサーにも応用することがで
き、前記イメージセンサーの高速読み取りや大型化、あ
るいはカラー化などに対して大きな効果が期待できる。
ＯＦＦ電流も低下するので、低消費電力化にも役立つ。
またトランジスタ特性の立ち上がりが急しゅんになるの
で、素子の駆動電圧の低減もできるので素子の信頼性向
上にもつながる。
いるとＯＦＦ電流が小さいので高コントラストなアクテ
ィブマトリクス基板が実現できる。また、ＣＭ０Ｓ構造
である為シフトレジスタ回路と光電変換素子を同一基板
に作り込んだイメージセンサーにも応用することがで
き、前記イメージセンサーの高速読み取りや大型化、あ
るいはカラー化などに対して大きな効果が期待できる。
ＯＦＦ電流も低下するので、低消費電力化にも役立つ。
またトランジスタ特性の立ち上がりが急しゅんになるの
で、素子の駆動電圧の低減もできるので素子の信頼性向
上にもつながる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】（ａ）から（ｆ）は、本発明の参考例における
ＣＭＯＳ型多結晶シリコン薄膜トランジスタの工程図で
ある。
ＣＭＯＳ型多結晶シリコン薄膜トランジスタの工程図で
ある。
【図２】（ａ）から（ｆ）は、同じく本発明の実施例を
示す工程図である。
示す工程図である。
【図３】（ａ），（ｂ）は、ＣＭＯＳ型多結晶シリコン
薄膜トランジスタに対する本発明の効果を示すトランジ
スタ特性図である。
薄膜トランジスタに対する本発明の効果を示すトランジ
スタ特性図である。
【符号の説明】 １ー４と２ー５；選択チャネルドーピングのためのレジ
ストマスク １ー５と２ー６；ボロンビーム １ー１３と２ー１１；水素ラジカル ３ー１；従来例によるＮチャネルのトランジスタカーブ ３ー２；本発明によるＮチャネルのトランジスタカーブ ３ー３；本発明によるＰチャネルのトランジスタカーブ
ストマスク １ー５と２ー６；ボロンビーム １ー１３と２ー１１；水素ラジカル ３ー１；従来例によるＮチャネルのトランジスタカーブ ３ー２；本発明によるＮチャネルのトランジスタカーブ ３ー３；本発明によるＰチャネルのトランジスタカーブ
Claims (1)
- 【請求項１】 絶縁性透明基板上に、多結晶シリコン薄
膜と該多結晶シリコン薄膜を熱酸化させて形成されたゲ
ート酸化膜とゲート電極と不純物拡散領域とで構成され
たＮチャネル多結晶シリコン薄膜トランジスタとＰチャ
ネル多結晶シリコン薄膜トランジスタを形成する薄膜ト
ランジスタの製造方法において、前記ゲート電極形成前
に、前記Ｎチャネル多結晶シリコン薄膜トランジスタの
みに選択的にボロンをチャネルドーピングする工程と、
前記不純物拡散領域の活性化熱処理後に水素プラズマ処
理工程あるいは水素イオン打込み工程あるいはプラズマ
窒化膜形成工程とを有することを特徴とする薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328111A JP2899960B2 (ja) | 1996-12-09 | 1996-12-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328111A JP2899960B2 (ja) | 1996-12-09 | 1996-12-09 | 薄膜トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62096756A Division JP2764395B2 (ja) | 1987-04-20 | 1987-04-20 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10126440A Division JP3120372B2 (ja) | 1998-05-08 | 1998-05-08 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186343A true JPH09186343A (ja) | 1997-07-15 |
| JP2899960B2 JP2899960B2 (ja) | 1999-06-02 |
Family
ID=18206623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8328111A Expired - Lifetime JP2899960B2 (ja) | 1996-12-09 | 1996-12-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2899960B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872978B2 (en) * | 1998-12-28 | 2005-03-29 | Fujitsu Display Technologies Corporation | CMOS-type thin film semiconductor device and method of fabricating the same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160457A (en) * | 1979-03-30 | 1980-12-13 | Toshiba Corp | Semiconductor device |
| JPS5727066A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Manufacture of mis field-effect semiconductor device |
| JPS6058675A (ja) * | 1983-09-12 | 1985-04-04 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
| JPS60136259A (ja) * | 1983-12-24 | 1985-07-19 | Sony Corp | 電界効果型トランジスタの製造方法 |
| JPS60164363A (ja) * | 1984-02-07 | 1985-08-27 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
-
1996
- 1996-12-09 JP JP8328111A patent/JP2899960B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160457A (en) * | 1979-03-30 | 1980-12-13 | Toshiba Corp | Semiconductor device |
| JPS5727066A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Manufacture of mis field-effect semiconductor device |
| JPS6058675A (ja) * | 1983-09-12 | 1985-04-04 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
| JPS60136259A (ja) * | 1983-12-24 | 1985-07-19 | Sony Corp | 電界効果型トランジスタの製造方法 |
| JPS60164363A (ja) * | 1984-02-07 | 1985-08-27 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872978B2 (en) * | 1998-12-28 | 2005-03-29 | Fujitsu Display Technologies Corporation | CMOS-type thin film semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2899960B2 (ja) | 1999-06-02 |
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