JPS60164363A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS60164363A JPS60164363A JP2048384A JP2048384A JPS60164363A JP S60164363 A JPS60164363 A JP S60164363A JP 2048384 A JP2048384 A JP 2048384A JP 2048384 A JP2048384 A JP 2048384A JP S60164363 A JPS60164363 A JP S60164363A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は優れた特性を有する薄膜トランジスタの製造方
法に関する。
法に関する。
近年、絶縁基板上に薄膜トランジスタを形成する技術の
研究が活発に行なわれている。この技術は、安価な透明
絶縁基板を用いて高品質の薄形ディスプレイを実現する
アクティブマトリックスパネル、あるいは通常の半導体
集積回路上にトランジスタなどの能動菓子を形成する三
次元集積回路、あるいは安価で高性能なイメージセンサ
、あるいは高密度のメモリーなど、数多くの応用が期待
されるものである。
研究が活発に行なわれている。この技術は、安価な透明
絶縁基板を用いて高品質の薄形ディスプレイを実現する
アクティブマトリックスパネル、あるいは通常の半導体
集積回路上にトランジスタなどの能動菓子を形成する三
次元集積回路、あるいは安価で高性能なイメージセンサ
、あるいは高密度のメモリーなど、数多くの応用が期待
されるものである。
このような応用においては、すべて、基本となる薄膜ト
ランジスタの特性の良否が実現の銀を握っている。薄膜
トランジスタの特性を著しく改溌する方法としては、チ
ャネル領域となるシリコンＱ ＩＱ７４中に水素を導入
する方法が知られて°いる。これは、一般にシリコン薄
ｊ換は多結晶状態あるいは非晶質状態であるため、膜中
に数多くの結晶欠陥を有しており、この結晶欠陥ｅ−価
の水素原子で埋めることによって特性を改善するもので
ある。
ランジスタの特性の良否が実現の銀を握っている。薄膜
トランジスタの特性を著しく改溌する方法としては、チ
ャネル領域となるシリコンＱ ＩＱ７４中に水素を導入
する方法が知られて°いる。これは、一般にシリコン薄
ｊ換は多結晶状態あるいは非晶質状態であるため、膜中
に数多くの結晶欠陥を有しており、この結晶欠陥ｅ−価
の水素原子で埋めることによって特性を改善するもので
ある。
水素の導入方法としては、２００〜６００℃のτ都度下
で水素をプラズマ状態に活性化してシリコン薄膜中に拡
散させるプラズマ法が一般的である。
で水素をプラズマ状態に活性化してシリコン薄膜中に拡
散させるプラズマ法が一般的である。
しかしこの方法は、温度を上昇させるためにデバイスや
材料の特性が変化したり、処理能力が低い、制御性・再
現性に欠けるなどの欠点を有している。このため、プラ
ズマ法に代わって、水素をイオン化させ電界で加速して
シリコン薄膜中に導入するイオン打ち込み珠が検討され
ている。しかし、水素原子は最も軽しＣ元素なので、１
μ常以下の膜厚のシリコン薄膜中に水素を導入するため
にはイオンの加速エネルギーを２０ＫｅＶ以下に下げな
くてはならない。このため、ビーム電流が低下したり、
ビーム電流が不安定になるという欠点を有している。ビ
ー・ム電流が低下すると、打ち込・みに要する時間が長
くなり処理能力が低下し、またビーム電流が不安定にな
ると、制御性・再現住込；低下するという事態が発生す
る。
材料の特性が変化したり、処理能力が低い、制御性・再
現性に欠けるなどの欠点を有している。このため、プラ
ズマ法に代わって、水素をイオン化させ電界で加速して
シリコン薄膜中に導入するイオン打ち込み珠が検討され
ている。しかし、水素原子は最も軽しＣ元素なので、１
μ常以下の膜厚のシリコン薄膜中に水素を導入するため
にはイオンの加速エネルギーを２０ＫｅＶ以下に下げな
くてはならない。このため、ビーム電流が低下したり、
ビーム電流が不安定になるという欠点を有している。ビ
ー・ム電流が低下すると、打ち込・みに要する時間が長
くなり処理能力が低下し、またビーム電流が不安定にな
ると、制御性・再現住込；低下するという事態が発生す
る。
本発明はこのような欠点を除去するものであり、その目
的とするところは、シリコン薄膜中に水素を、高い処理
能力のもとで、制御性・再現性良く導入し１優れた特性
を実現する薄膜トランジスタめ製造方法を提供すること
にある。
的とするところは、シリコン薄膜中に水素を、高い処理
能力のもとで、制御性・再現性良く導入し１優れた特性
を実現する薄膜トランジスタめ製造方法を提供すること
にある。
この目的を達成するために、本発明は、ゲート電極及び
ゲート絶縁膜を介して水素イオンをシリコン薄膜中に打
ち込む′薄膜トランジスタ（７） 製７ａ 方法を提供
するものである。
ゲート絶縁膜を介して水素イオンをシリコン薄膜中に打
ち込む′薄膜トランジスタ（７） 製７ａ 方法を提供
するものである。
〔実施１ｙＩＩ ）
以下、実施列に基づいて本発明の詳細な説明する。なお
、以下の説明では、Ｎチャネル型薄膜トランジスタに限
定するが、本発明がＰチャネル型薄膜トランジスタにつ
いても同様に適用されることは明らかである。 ゛ 第・１図は本発明によるＮｌｉμトランジスタの製造方
法を示す図面である。まず＠１図（α）のように、絶縁
性基ン汲１０１上に、多結晶シリコン・非晶質シリコン
などのシリコン薄膜１０２を堆積させ、所望のパターン
形成を行なった後、熱酸化法・気相成長法などによりゲ
ート絶縁膜１０３を形成する。次に第１図（ｂ）のよう
に、ゲート電極１０４を形成した後、リンあるいはヒ素
などドナーとなり得る５価の不純物イオン１０５をシリ
コン薄膜中に打ち込み、ソース領域１０６及びドレイン
領域１０７を形成する。さらに第１図ＣＣ）のように、
水素イオン１０８をゲート電極１０４及びゲート絶縁膜
１０３を介してシリコン薄膜１０２中に打ち込む。装置
は通常の半導体プロセスで使用されるイオン打ち込み装
置を用いることができる。この時の条件としては、例え
ば、イオン種として２鱈、を用い、ビーム電流５００μ
Ａ１加速電圧１１０ＫｅＶ、 ドーズｆｉ Ｉ Ｘ １
０１６ａｎ−”である。この条件の下で打ち込みに要す
る時間は６０秒であり、充分な処理能力が得られる。最
後に第１図Ｃｄ）のように、眉間絶縁膜１０９を堆積さ
せた後、コンタクトホールを開口し、ソース電極１１０
及びドレイン見極１１１を形成して、薄膜トランジスタ
は完成する。
、以下の説明では、Ｎチャネル型薄膜トランジスタに限
定するが、本発明がＰチャネル型薄膜トランジスタにつ
いても同様に適用されることは明らかである。 ゛ 第・１図は本発明によるＮｌｉμトランジスタの製造方
法を示す図面である。まず＠１図（α）のように、絶縁
性基ン汲１０１上に、多結晶シリコン・非晶質シリコン
などのシリコン薄膜１０２を堆積させ、所望のパターン
形成を行なった後、熱酸化法・気相成長法などによりゲ
ート絶縁膜１０３を形成する。次に第１図（ｂ）のよう
に、ゲート電極１０４を形成した後、リンあるいはヒ素
などドナーとなり得る５価の不純物イオン１０５をシリ
コン薄膜中に打ち込み、ソース領域１０６及びドレイン
領域１０７を形成する。さらに第１図ＣＣ）のように、
水素イオン１０８をゲート電極１０４及びゲート絶縁膜
１０３を介してシリコン薄膜１０２中に打ち込む。装置
は通常の半導体プロセスで使用されるイオン打ち込み装
置を用いることができる。この時の条件としては、例え
ば、イオン種として２鱈、を用い、ビーム電流５００μ
Ａ１加速電圧１１０ＫｅＶ、 ドーズｆｉ Ｉ Ｘ １
０１６ａｎ−”である。この条件の下で打ち込みに要す
る時間は６０秒であり、充分な処理能力が得られる。最
後に第１図Ｃｄ）のように、眉間絶縁膜１０９を堆積さ
せた後、コンタクトホールを開口し、ソース電極１１０
及びドレイン見極１１１を形成して、薄膜トランジスタ
は完成する。
第２図は、このように作製された薄膜トランジスタの特
性を示すグラフである。横軸はゲート電゛圧、縦軸はド
レイン電流であり、ドレイン電圧ＶＤは５ｖである。図
中、カーブ（Ａ）は水素イオンの打ち込みを行なわない
従来の薄膜トランジスタの特性を、また、カーブＣＢ）
は水素イオンの打チ込みを行なった本発明による薄膜ト
ランジスタの特性をそれぞれ示している。グラフから明
らかなように、本発明により、薄膜トランジスタの特性
は大幅に改善されている。すなわち、ＯＦＦ時に流れる
電流（０１ｒ１１′電流）がほとんど変化することなく
、ＯＮ時に流れる電流（ＯＮ電流）が著しく増大してお
り、この結果、ＯＮ電流とｏＦ１電流の比（ＯＮ１０
Ｐ ＩＦ比）が大幅に改善されている。これは、シリコ
ン９＃膜中に存在するパ結晶欠陥を水素が補償した結果
、等価的不鈍物碗度が低下してスレシＮＡ／ド電圧が下
がると共に１、結晶欠陥によるキャリア散乱が減少しモ
キャリア移動度が増大したためである。
性を示すグラフである。横軸はゲート電゛圧、縦軸はド
レイン電流であり、ドレイン電圧ＶＤは５ｖである。図
中、カーブ（Ａ）は水素イオンの打ち込みを行なわない
従来の薄膜トランジスタの特性を、また、カーブＣＢ）
は水素イオンの打チ込みを行なった本発明による薄膜ト
ランジスタの特性をそれぞれ示している。グラフから明
らかなように、本発明により、薄膜トランジスタの特性
は大幅に改善されている。すなわち、ＯＦＦ時に流れる
電流（０１ｒ１１′電流）がほとんど変化することなく
、ＯＮ時に流れる電流（ＯＮ電流）が著しく増大してお
り、この結果、ＯＮ電流とｏＦ１電流の比（ＯＮ１０
Ｐ ＩＦ比）が大幅に改善されている。これは、シリコ
ン９＃膜中に存在するパ結晶欠陥を水素が補償した結果
、等価的不鈍物碗度が低下してスレシＮＡ／ド電圧が下
がると共に１、結晶欠陥によるキャリア散乱が減少しモ
キャリア移動度が増大したためである。
第３図は本発明による薄膜トランジスタの特性の再現性
を示すグラフである。第３図（α）は不発により作製し
た薄膜トランジスタのデータであり、第５ ｆＡ（７１
ンはゲート電極及びゲート絶縁膜を介さずにシリコン薄
膜へ直接、水素イオンを打ち込んで（加速電圧１５Ｋｅ
Ｖ）作製した従来の薄膜トランジスタのデータであ纂。
を示すグラフである。第３図（α）は不発により作製し
た薄膜トランジスタのデータであり、第５ ｆＡ（７１
ンはゲート電極及びゲート絶縁膜を介さずにシリコン薄
膜へ直接、水素イオンを打ち込んで（加速電圧１５Ｋｅ
Ｖ）作製した従来の薄膜トランジスタのデータであ纂。
横軸はドレイン電圧５Ｖ、ゲート電圧２０Ｖにおけるド
レイン電流（ＯＮｌｌ流）であり、縦軸は度数Ｎである
。
レイン電流（ＯＮｌｌ流）であり、縦軸は度数Ｎである
。
これらのグラフから明らかなように、本発明によれば、
薄膜トランジスタの特性の再現性が著しく改善されてい
る。これは、水素イオンの打ち込みが制御性良く行なわ
れていることを示しており、この結果、常に安定したト
ランジスタ特性を得ることができる。
薄膜トランジスタの特性の再現性が著しく改善されてい
る。これは、水素イオンの打ち込みが制御性良く行なわ
れていることを示しており、この結果、常に安定したト
ランジスタ特性を得ることができる。
本発明は次のような効果を有している。
第１に、極めて優れた特性を有する薄膜トランジスタを
実現することができる。これは、前述の如く、シリコン
薄膜中の結晶欠陥を水素で補償することによるものであ
る。この結果ミ等価的な不純物濃度が低下してスレショ
ルド電圧が低下スると共に、結晶欠陥によるキャリア散
乱が減少してキャリア移動度が増大する。このため、薄
膜トランジスタのＯＮ電流を大幅に増大させることがで
きる。
実現することができる。これは、前述の如く、シリコン
薄膜中の結晶欠陥を水素で補償することによるものであ
る。この結果ミ等価的な不純物濃度が低下してスレショ
ルド電圧が低下スると共に、結晶欠陥によるキャリア散
乱が減少してキャリア移動度が増大する。このため、薄
膜トランジスタのＯＮ電流を大幅に増大させることがで
きる。
第２に、優れた特性の薄膜トランジスタを再現性良く、
また制御性良く実現できる。この様子は第３図に示した
通りである。これは、最も軽い元素である水素をシリコ
ン薄膜中に導入するためには、従来、加速電圧を２０に
θＶ以下とい、う低い値に設定しなくてはならなかった
のに対して、本発明では、ゲート電極及びゲート絶縁膜
を介して水素をシリコン′ＡＩｂＱ中に打ち込むため、
加速電圧を１１０ＫｅＶ程度の高い値に設定できること
による。このため、ビーム電流が不安定になることなく
、安定して水素を導入することができる。また、プラズ
マ法のように拡散律速でなく、精密な水素濃度の制御が
可能である。
また制御性良く実現できる。この様子は第３図に示した
通りである。これは、最も軽い元素である水素をシリコ
ン薄膜中に導入するためには、従来、加速電圧を２０に
θＶ以下とい、う低い値に設定しなくてはならなかった
のに対して、本発明では、ゲート電極及びゲート絶縁膜
を介して水素をシリコン′ＡＩｂＱ中に打ち込むため、
加速電圧を１１０ＫｅＶ程度の高い値に設定できること
による。このため、ビーム電流が不安定になることなく
、安定して水素を導入することができる。また、プラズ
マ法のように拡散律速でなく、精密な水素濃度の制御が
可能である。
第３に、処理能力に優れ安価である。これは、水素イオ
ンの打ち込み時の加速電圧を高く設定できるため、必然
的にビーム電流が増大することによる。したがって、前
述の如く基板１枚当り１程度度の処理時間で済むため、
工程コストが安価になる。また、プラズマ法と比較して
も、真空中での基板の昇潟・降温が不要であるばかりで
なく、処理能力の高い既存の量産用イオン打ち込み装置
がそのまま使用できるためはるかに量産性に富み安価で
ある。
ンの打ち込み時の加速電圧を高く設定できるため、必然
的にビーム電流が増大することによる。したがって、前
述の如く基板１枚当り１程度度の処理時間で済むため、
工程コストが安価になる。また、プラズマ法と比較して
も、真空中での基板の昇潟・降温が不要であるばかりで
なく、処理能力の高い既存の量産用イオン打ち込み装置
がそのまま使用できるためはるかに量産性に富み安価で
ある。
第４に、本発明は初期特性の′みならず信頼性の高い薄
膜トランジスタを実現できる。これはゲート絶縁膜とし
てシリコン薄膜の熱酸化膜を用いることができることに
起因している。従来のように、シリコンＭ膜へ直接、水
素を導入する方法では、その後のゲート絶縁膜形成工程
で熱酸化法を用いることができない。５００℃以上の温
度では水素がシリコン薄膜中から離脱してしまうからで
ある。一方、本発明ではゲート絶縁膜を形成した後で水
素イオンを打ち込むため、ゲート絶縁膜の形成に高温の
熱酸化法を用いることができる。周岬の如く、薄膜トラ
ンジスタなどのＭＯ８型トランジスタでは、ゲート絶縁
膜の形成方法が、デバイスの初期特性のみならず信頼性
の良否を決定する最も大きい要因である。熱酸化法はシ
リコン薄膜上に単にゲート絶縁膜を堆積させる方法と異
なり、シリコン薄膜とゲート絶縁膜の界面を清浄に保ち
、かつ良質の絶縁膜を形成することが可能である。また
、熱酸化法を用いれば、ゲート絶縁膜形成中にシリコン
薄膜の再結晶化が進むため、結晶粒が大きく成長し、移
動度の大きい、すなわちＯＮ％流の多い薄膜トランジス
タを形成することができる。したがって水素添加の効果
を相乗的に増大することができる。このように、熱酸化
法を適用することによって、よりＯＮ電流の多いトラン
ジスタ特性を信頼性良く製造することができることは、
本発明の大きな特徴である。
膜トランジスタを実現できる。これはゲート絶縁膜とし
てシリコン薄膜の熱酸化膜を用いることができることに
起因している。従来のように、シリコンＭ膜へ直接、水
素を導入する方法では、その後のゲート絶縁膜形成工程
で熱酸化法を用いることができない。５００℃以上の温
度では水素がシリコン薄膜中から離脱してしまうからで
ある。一方、本発明ではゲート絶縁膜を形成した後で水
素イオンを打ち込むため、ゲート絶縁膜の形成に高温の
熱酸化法を用いることができる。周岬の如く、薄膜トラ
ンジスタなどのＭＯ８型トランジスタでは、ゲート絶縁
膜の形成方法が、デバイスの初期特性のみならず信頼性
の良否を決定する最も大きい要因である。熱酸化法はシ
リコン薄膜上に単にゲート絶縁膜を堆積させる方法と異
なり、シリコン薄膜とゲート絶縁膜の界面を清浄に保ち
、かつ良質の絶縁膜を形成することが可能である。また
、熱酸化法を用いれば、ゲート絶縁膜形成中にシリコン
薄膜の再結晶化が進むため、結晶粒が大きく成長し、移
動度の大きい、すなわちＯＮ％流の多い薄膜トランジス
タを形成することができる。したがって水素添加の効果
を相乗的に増大することができる。このように、熱酸化
法を適用することによって、よりＯＮ電流の多いトラン
ジスタ特性を信頼性良く製造することができることは、
本発明の大きな特徴である。
以上述べた如く、本発明は多くの優れた効果を有するも
のである。
のである。
第１図（αン〜Ｃｄ）は本発明による薄膜トランジスタ
の製造方法を示す図面である。 ＠２図は本発明により製造した薄膜トランジスタの特性
を示すグラフである。 第５ｖ４（ａ）、（ｂ）は本発明により製造した薄膜ト
ランジスタの特性の再現性を示すグラフである。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 ↓ ↓ ↓ ↓ ↓〜パ２ 第１図 一１０Ｏ１０１０ｈ。 ｂ′−ト電りと “Ｖｔ、Ｃｖ） 第２ＵＡ ＹレインＩｔ審し １や （Ｐ Ａ ）（久） 般 （ ｐ゛レイン１ヤシ糺 Ｔ−？（μＡ） （ト２ 第３図
の製造方法を示す図面である。 ＠２図は本発明により製造した薄膜トランジスタの特性
を示すグラフである。 第５ｖ４（ａ）、（ｂ）は本発明により製造した薄膜ト
ランジスタの特性の再現性を示すグラフである。 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 ↓ ↓ ↓ ↓ ↓〜パ２ 第１図 一１０Ｏ１０１０ｈ。 ｂ′−ト電りと “Ｖｔ、Ｃｖ） 第２ＵＡ ＹレインＩｔ審し １や （Ｐ Ａ ）（久） 般 （ ｐ゛レイン１ヤシ糺 Ｔ−？（μＡ） （ト２ 第３図
Claims (1)
- シリコン’ｆｔＭ ＩＤＡ上にゲート絶縁膜を介してゲ
ート電極を有する薄膜トランジスタの製造方法において
、前記ゲート電極を形成した後に、前記ゲート電極上か
ら前記シリコン薄膜中に水素原子をイオン打ち込み法に
より導入することを特徴とする薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048384A JPH061786B2 (ja) | 1984-02-07 | 1984-02-07 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048384A JPH061786B2 (ja) | 1984-02-07 | 1984-02-07 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60164363A true JPS60164363A (ja) | 1985-08-27 |
| JPH061786B2 JPH061786B2 (ja) | 1994-01-05 |
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ID=12028371
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| JP2048384A Expired - Lifetime JPH061786B2 (ja) | 1984-02-07 | 1984-02-07 | 薄膜トランジスタの製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JPH061786B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237571A (ja) * | 1987-03-26 | 1988-10-04 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
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| US5093703A (en) * | 1988-03-25 | 1992-03-03 | Sanyo Electric Co., Ltd. | Thin film transistor with 10-15% hydrogen content |
| WO1994018706A1 (en) * | 1993-02-10 | 1994-08-18 | Seiko Epson Corporation | Active matrix substrate and thin film transistor, and method of its manufacture |
| JPH06260645A (ja) * | 1993-03-04 | 1994-09-16 | Kodo Eizo Gijutsu Kenkyusho:Kk | 薄膜半導体装置およびその製造方法 |
| JPH09186343A (ja) * | 1996-12-09 | 1997-07-15 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPH09270521A (ja) * | 1996-12-09 | 1997-10-14 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| US5953582A (en) * | 1993-02-10 | 1999-09-14 | Seiko Epson Corporation | Active matrix panel manufacturing method including TFTS having variable impurity concentration levels |
-
1984
- 1984-02-07 JP JP2048384A patent/JPH061786B2/ja not_active Expired - Lifetime
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| US5563427A (en) * | 1993-02-10 | 1996-10-08 | Seiko Epson Corporation | Active matrix panel and manufacturing method including TFTs having variable impurity concentration levels |
| US5953582A (en) * | 1993-02-10 | 1999-09-14 | Seiko Epson Corporation | Active matrix panel manufacturing method including TFTS having variable impurity concentration levels |
| JPH06260645A (ja) * | 1993-03-04 | 1994-09-16 | Kodo Eizo Gijutsu Kenkyusho:Kk | 薄膜半導体装置およびその製造方法 |
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| JPH09270521A (ja) * | 1996-12-09 | 1997-10-14 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH061786B2 (ja) | 1994-01-05 |
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