JPS58103124A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58103124A JPS58103124A JP20407281A JP20407281A JPS58103124A JP S58103124 A JPS58103124 A JP S58103124A JP 20407281 A JP20407281 A JP 20407281A JP 20407281 A JP20407281 A JP 20407281A JP S58103124 A JPS58103124 A JP S58103124A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は半導体装置の製造方法に係り、特Ｋａ線の影響
を受けることの少ない半導体装置を製造する方法に関す
る。
を受けることの少ない半導体装置を製造する方法に関す
る。
（ｂ） 従来技術と問題点
半導体装置がＬＳ１．超ＬＳＩと高密度化され、素子が
微細化されるに伴い、自然界に存在するα線の影響が益
々厳しいものとなって来る。即ちα線を受けると半導体
素子内に電子と正孔の対が発生してこれが半導体素子内
に拡散するため、例えば半導体記憶装置に書き込まれて
いた情報が書き変えられてしまう等、半導体装置の誤動
作を引き起す製置となる。
微細化されるに伴い、自然界に存在するα線の影響が益
々厳しいものとなって来る。即ちα線を受けると半導体
素子内に電子と正孔の対が発生してこれが半導体素子内
に拡散するため、例えば半導体記憶装置に書き込まれて
いた情報が書き変えられてしまう等、半導体装置の誤動
作を引き起す製置となる。
このようなα線の影響を防ぐには、α線が半導体素子内
に侵入するのを極力防止することは勿論であるが、α線
の侵入を皆無とすることは不可能なので、半導体素子に
α線が侵入したときに、発生する電子と正孔の対を出来
るだけ少なくすること、及び発生した電子と正孔を速や
かに消滅させて素子に到達させないようにすることが必
要であるＯ 前者の目的に対しては無欠陥層の幅を薄くすれば良く、
後者の目的に対しては半導体支持基板内に内部欠陥を形
成すれば良い。
に侵入するのを極力防止することは勿論であるが、α線
の侵入を皆無とすることは不可能なので、半導体素子に
α線が侵入したときに、発生する電子と正孔の対を出来
るだけ少なくすること、及び発生した電子と正孔を速や
かに消滅させて素子に到達させないようにすることが必
要であるＯ 前者の目的に対しては無欠陥層の幅を薄くすれば良く、
後者の目的に対しては半導体支持基板内に内部欠陥を形
成すれば良い。
この目的のため、従来は半導体支持基板内に予め所定量
の酸素（０２）を含有せしめ、加熱処理を施して上記酸
素（０り ｔ：析出させることにより形成したＳｉＯｘ
の欠陥核を中心に内部欠陥を発生させ、この内部欠陥の
ゲッタリング効果を利用して上記半導体支持基板の表面
に無欠陥層を形成し、その上に所望のシリコン単結晶層
をエピタキシアル成長法によル成長させ、このエピタキ
シアル成長層に所定の半導体素子を形成していた。
の酸素（０２）を含有せしめ、加熱処理を施して上記酸
素（０り ｔ：析出させることにより形成したＳｉＯｘ
の欠陥核を中心に内部欠陥を発生させ、この内部欠陥の
ゲッタリング効果を利用して上記半導体支持基板の表面
に無欠陥層を形成し、その上に所望のシリコン単結晶層
をエピタキシアル成長法によル成長させ、このエピタキ
シアル成長層に所定の半導体素子を形成していた。
上記従来の半導体装置の製造方法では、半導体支持基板
表面に形成される無欠陥層の辱さを厳密に制御すること
が困難で、そのため内部欠陥層とその上の無欠陥層との
境界と、無欠陥層内に広がる素子の底面との間に不要な
無欠陥層が残存し、従ってａ＠の悪影醤を十分に排線し
得几とは言い難いＯ 本発明の目的は上記問題点を解消して、無欠陥層の厚さ
を精度良く形成可能な半導体装置の製造方法を提供する
ことにある。
表面に形成される無欠陥層の辱さを厳密に制御すること
が困難で、そのため内部欠陥層とその上の無欠陥層との
境界と、無欠陥層内に広がる素子の底面との間に不要な
無欠陥層が残存し、従ってａ＠の悪影醤を十分に排線し
得几とは言い難いＯ 本発明の目的は上記問題点を解消して、無欠陥層の厚さ
を精度良く形成可能な半導体装置の製造方法を提供する
ことにある。
（ｄｉ 発明の構成
本発明の特徴は、シリコン支持基板底面にイオン注入法
により酸素または戻木會所定の深さに注入する工程と、
前記シリコン支持基板に６５０ （’Ｏ：］ないし８０
０ （ＩＥ〕の温度で加熱処理を施して前記注入せる酸
素または炭素を核とする欠陥核を形成する工程と、前記
シリコン支持基板に１０７０（’０，１ないし１２５０
〔’Ｃ〕の温度で加熱処理を施して前記シリコン支持基
板表面に無欠陥層を形成する工程とを施し、しかる後蚊
無欠陥層上にエピタキシアル成長法により所望のシリコ
ン単結晶層′Ｉｋｇ！Ｌ長せしめ、該シリコン単結晶層
に所定の素子を形成することにある。
により酸素または戻木會所定の深さに注入する工程と、
前記シリコン支持基板に６５０ （’Ｏ：］ないし８０
０ （ＩＥ〕の温度で加熱処理を施して前記注入せる酸
素または炭素を核とする欠陥核を形成する工程と、前記
シリコン支持基板に１０７０（’０，１ないし１２５０
〔’Ｃ〕の温度で加熱処理を施して前記シリコン支持基
板表面に無欠陥層を形成する工程とを施し、しかる後蚊
無欠陥層上にエピタキシアル成長法により所望のシリコ
ン単結晶層′Ｉｋｇ！Ｌ長せしめ、該シリコン単結晶層
に所定の素子を形成することにある。
（・） 発明の実施例
以下本発明の一＊Ｍ例を図面によシ説明するＯ第１図〜
第５図は本発明の一実施例を製造工１第１図において１
はシリコｙ （Ｓｉ ）よりなゐ支持基板（以下率ＫＳ
１ｆｉｌ［と略記する）で、通常Ｃ２法により内部に含
有する格子間酸素（０り濃度を制御して製作される０こ
Ｏ８１基板１懺面に例えは加速電圧約２００ＣｋｅＶ）
で酸素イオン（σ）を凡そ３〜ｇ ｘ ｌ Ｏ”１ｃｍ
−’）注入することにより、周知の如＜［１イオ／（σ
）２の注入深さｔＷ御し得る。
第５図は本発明の一実施例を製造工１第１図において１
はシリコｙ （Ｓｉ ）よりなゐ支持基板（以下率ＫＳ
１ｆｉｌ［と略記する）で、通常Ｃ２法により内部に含
有する格子間酸素（０り濃度を制御して製作される０こ
Ｏ８１基板１懺面に例えは加速電圧約２００ＣｋｅＶ）
で酸素イオン（σ）を凡そ３〜ｇ ｘ ｌ Ｏ”１ｃｍ
−’）注入することにより、周知の如＜［１イオ／（σ
）２の注入深さｔＷ御し得る。
次いで上１ｅｓｉ基板１に窒素（塊）雰囲気中において
凡そ７５０ （：Ｏ］で約６〔時間〕加熱処理を施し、
第２図に示す如く前記酸素イオン（σ）２を析出させる
ことによｐ、Ｓｌ基板１内部に欠陥核３を形成する０ 上記工程に引き続いて爽に窒素（Ｎ、）雰囲気中におい
て凡そ１２００（”Ｏ〕で約３０唾〕の加熱外Ｉｌ′を
施すことによシ、第３図に見られる如く前記欠陥核３を
中心として内部欠陥４を発生せしめるＯこのように内部
欠陥４を発生させることにより、Ｓｉ基板１表面には周
知の如く無欠陥層５力五形成される０本実施例において
は、上述のように欠陥核を形成するため所ｉ量の酸素イ
オン（０−）を所望の深さに注入することにより、Ｓｉ
基板１表面から所望の深さに欠陥核３ｔ−形成し、もっ
て無欠陥層５を所定の厚さに制御することを可能ならし
めたもので、この結晶成長温度と時間及びこの俵の素子
製作プロセス温良で基板上の無欠陥層が消滅した構造と
することも可能で、この点が従来の製造方法と異なる。
凡そ７５０ （：Ｏ］で約６〔時間〕加熱処理を施し、
第２図に示す如く前記酸素イオン（σ）２を析出させる
ことによｐ、Ｓｌ基板１内部に欠陥核３を形成する０ 上記工程に引き続いて爽に窒素（Ｎ、）雰囲気中におい
て凡そ１２００（”Ｏ〕で約３０唾〕の加熱外Ｉｌ′を
施すことによシ、第３図に見られる如く前記欠陥核３を
中心として内部欠陥４を発生せしめるＯこのように内部
欠陥４を発生させることにより、Ｓｉ基板１表面には周
知の如く無欠陥層５力五形成される０本実施例において
は、上述のように欠陥核を形成するため所ｉ量の酸素イ
オン（０−）を所望の深さに注入することにより、Ｓｉ
基板１表面から所望の深さに欠陥核３ｔ−形成し、もっ
て無欠陥層５を所定の厚さに制御することを可能ならし
めたもので、この結晶成長温度と時間及びこの俵の素子
製作プロセス温良で基板上の無欠陥層が消滅した構造と
することも可能で、この点が従来の製造方法と異なる。
即ち従来の製造方法は、上記一連の加熱地理工程におい
て、Ｓｌ基板１内に始から含有されている欽累（ＯＩＪ
を析出させて欠陥核３’に形成し、これを中心にＳｌ
基板１内部全域に内部欠陥４’を発生させることにより
８１基板１嵌面に無欠陥層５ｔ−形成していｆｃ７’ｃ
め、内部に含有せるＩｌｌ素濃度の変動等によシ無欠陥
層５の厚さも変動せざるを得なかった０ ここまでの工程で留意すべきことは、この後に引き続く
工程において８１基板１に加えられる加熱外ＩＬＫよる
内部欠陥４の拡散を予め考慮して、上記無欠陥層５の厚
さを選択することである０次いで第４図に示すように、
＃ｉ酸ＣＨＣＩ）を周込て気相エツチングを行って無欠
陥層５表面を工ツチングし、次いでエピタキシアル成長
法にょシＷｒだのＳｌ単結晶層６を形成する。なお上記
気相エツチング工程にお込て、残留する無欠陥層５の厚
さが所定の厚さになるよう、結晶成ｆＩｋ温度及びその
時間を考慮してエツチング量金制御することが大切であ
るが、本実施例では無欠陥層５の最初の厚さが十分に制
御されているので、上記気相エツチング工程におけるエ
ツチング制御も容易である。
て、Ｓｌ基板１内に始から含有されている欽累（ＯＩＪ
を析出させて欠陥核３’に形成し、これを中心にＳｌ
基板１内部全域に内部欠陥４’を発生させることにより
８１基板１嵌面に無欠陥層５ｔ−形成していｆｃ７’ｃ
め、内部に含有せるＩｌｌ素濃度の変動等によシ無欠陥
層５の厚さも変動せざるを得なかった０ ここまでの工程で留意すべきことは、この後に引き続く
工程において８１基板１に加えられる加熱外ＩＬＫよる
内部欠陥４の拡散を予め考慮して、上記無欠陥層５の厚
さを選択することである０次いで第４図に示すように、
＃ｉ酸ＣＨＣＩ）を周込て気相エツチングを行って無欠
陥層５表面を工ツチングし、次いでエピタキシアル成長
法にょシＷｒだのＳｌ単結晶層６を形成する。なお上記
気相エツチング工程にお込て、残留する無欠陥層５の厚
さが所定の厚さになるよう、結晶成ｆＩｋ温度及びその
時間を考慮してエツチング量金制御することが大切であ
るが、本実施例では無欠陥層５の最初の厚さが十分に制
御されているので、上記気相エツチング工程におけるエ
ツチング制御も容易である。
このあと通常の製造工程に従りて、例えばゲート酸化膜
１１、ｎ”撒のソース領域及びドレイン領域１２．１３
、二緻化シリコン（ＳｉＯ＊）ａのような絶縁膜１４、
アルミニウムＣＡＩ）のような導電材料よシなるゲート
電極、ソース電極、ドレイン電極１５．１６．１７等を
形成し、第５図に示すように、本実施例による半導体装
置が元成する。
１１、ｎ”撒のソース領域及びドレイン領域１２．１３
、二緻化シリコン（ＳｉＯ＊）ａのような絶縁膜１４、
アルミニウムＣＡＩ）のような導電材料よシなるゲート
電極、ソース電極、ドレイン電極１５．１６．１７等を
形成し、第５図に示すように、本実施例による半導体装
置が元成する。
上述のようにして得られた本実施例の半導体装置の完成
体においては、前述した如く半導体素子形成工程におけ
る加熱処理により内部欠陥層４が無欠陥層５内に拡散し
くＩ！５図参照入 ンース領は殆ど存在しない。従って
前述し友如くたとえα線が侵入しても、その影蕃によｐ
誤動作を引き起す恐れを殆ど除去することが出来た。同
時に動作層が形成されているエピタキシアル層は当初の
結晶欠陥の無い状態を保持している。
体においては、前述した如く半導体素子形成工程におけ
る加熱処理により内部欠陥層４が無欠陥層５内に拡散し
くＩ！５図参照入 ンース領は殆ど存在しない。従って
前述し友如くたとえα線が侵入しても、その影蕃によｐ
誤動作を引き起す恐れを殆ど除去することが出来た。同
時に動作層が形成されているエピタキシアル層は当初の
結晶欠陥の無い状態を保持している。
なお内部に所定濃度の酸素（０１）等を含有するＳｉ基
板に上記一実施例のような加熱処理を施せば８１基板に
内部欠陥を発生せしめ得ることは既に知られておシ、そ
の処理条件としてまず凡そ６５０〜８００（”Ｏ）にお
ける第１段階の処理と、このあとに引き続く凡そ１０７
０〜１２５０（’Ｏ）Ｋおける第２段階の処理とからな
る二段階の加熱処理が必要であること、また第１段階の
処理は一旦９００ Ｃ（３Ｊ程度の温ｆＫした後、温度
を下げ、上述の第１Ｒ階の処１Ｉｔ−行っても良いこと
等も公知である。本発明を実施するに際しても上記那熱
処理条件はすでに知られている上述のどの条件に従って
も良いことは勿論である。
板に上記一実施例のような加熱処理を施せば８１基板に
内部欠陥を発生せしめ得ることは既に知られておシ、そ
の処理条件としてまず凡そ６５０〜８００（”Ｏ）にお
ける第１段階の処理と、このあとに引き続く凡そ１０７
０〜１２５０（’Ｏ）Ｋおける第２段階の処理とからな
る二段階の加熱処理が必要であること、また第１段階の
処理は一旦９００ Ｃ（３Ｊ程度の温ｆＫした後、温度
を下げ、上述の第１Ｒ階の処１Ｉｔ−行っても良いこと
等も公知である。本発明を実施するに際しても上記那熱
処理条件はすでに知られている上述のどの条件に従って
も良いことは勿論である。
本発明は上記一実施例に限定されるものではな即ち本発
明は上記一実施例の説明に掲げたＭＩＳＦＥＴのみなら
ず、ＭＯＳ ＦＥＴやバイポーラ製半導体装置の製作に
用いる仁と一出来る０また欠陥核形成のために注入する
イオンは、酸素（ＯＲ）に変えて尿素ＣＣ）用いても良
い。
明は上記一実施例の説明に掲げたＭＩＳＦＥＴのみなら
ず、ＭＯＳ ＦＥＴやバイポーラ製半導体装置の製作に
用いる仁と一出来る０また欠陥核形成のために注入する
イオンは、酸素（ＯＲ）に変えて尿素ＣＣ）用いても良
い。
更に上記イオン注入工程における加速電圧やドーズ量も
、その目的に応じて過賞選択しうろことは盲うまでもな
い０ （ｆ） 発明の詳細 な説明した如く本発明により、無欠陥層の厚さｔ良好な
精度で制御することが可能となり、従ってα線の影響を
受けることの少ない半導体装置の製造方法が提供される
０
、その目的に応じて過賞選択しうろことは盲うまでもな
い０ （ｆ） 発明の詳細 な説明した如く本発明により、無欠陥層の厚さｔ良好な
精度で制御することが可能となり、従ってα線の影響を
受けることの少ない半導体装置の製造方法が提供される
０
第１図〜第５図は本発明の一実施例をその製造工程の順
に示すｌ！部断向図でわる０ 図において、１はシリコン（Ｓｉ）よシなる支持基板、
２は注入されたイオン、３は欠陥核、４は内部欠陥、５
は無欠陥層、６はエピタキシアル成長層を示す。 第１図 ↓ ↓ ↓ 手 続 補 正 書（方式） ％式％ １事件の表示 昭和Ｓ≦年持許願第よθ４σり２号 ２・発明の名称 半導体装置の製造方法３ 補正をする
者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社
に示すｌ！部断向図でわる０ 図において、１はシリコン（Ｓｉ）よシなる支持基板、
２は注入されたイオン、３は欠陥核、４は内部欠陥、５
は無欠陥層、６はエピタキシアル成長層を示す。 第１図 ↓ ↓ ↓ 手 続 補 正 書（方式） ％式％ １事件の表示 昭和Ｓ≦年持許願第よθ４σり２号 ２・発明の名称 半導体装置の製造方法３ 補正をする
者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社
Claims (1)
- シリコン支持基板＊ＷＫエビタ命シアル成長法により所
望のシリコン単結晶層を成長せしめるに先立ち、前記シ
リコン支持基１［表面にイオン注入法により酸素または
炭素を所定の櫟さく注入する工程と、前記シリコン支持
基板Ｋ ６５０（’Ｏ）ないし８００ （’Ｏ）の温度
で加熱地理を施して前記注入せる酸素または炭素を核と
する欠陥核を形成する工程と、前記シリコン支持基板に
１０７ｅＣ’Ｏ）ないし１２５０（’Ｏ）の温度で加熱
旭ｌｌを施して前記シリコン支持基１［表面に無欠陥層
を形成する工程とを施し、しかゐ後骸無欠陥層上にエピ
タキシアル成長法によ、ｌｒ望のシリコン単結晶層を成
長せしめ、鋏シリコン単結晶層に所定の素子を形成する
ことｔ特徴とする半導体装置の製造方法◎
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20407281A JPS58103124A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20407281A JPS58103124A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103124A true JPS58103124A (ja) | 1983-06-20 |
| JPH026222B2 JPH026222B2 (ja) | 1990-02-08 |
Family
ID=16484295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20407281A Granted JPS58103124A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103124A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116532A (ja) * | 1984-07-03 | 1986-01-24 | Matsushita Electric Ind Co Ltd | 半導体基板およびその製造方法 |
| JPS6194176A (ja) * | 1984-10-15 | 1986-05-13 | N T C Densan Service:Kk | 帳票発行装置 |
| JPS62181421A (ja) * | 1986-02-04 | 1987-08-08 | Mitsubishi Electric Corp | シリコンエピタキシヤルウエハの製造方法 |
| US4897368A (en) * | 1987-05-21 | 1990-01-30 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a polycidegate employing nitrogen/oxygen implantation |
| JPH02306622A (ja) * | 1989-05-22 | 1990-12-20 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH11145146A (ja) * | 1997-11-10 | 1999-05-28 | Nec Corp | 半導体基板及びその製造方法 |
| US6830986B2 (en) | 2002-01-24 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | SOI semiconductor device having gettering layer and method for producing the same |
| WO2024195321A1 (ja) * | 2023-03-22 | 2024-09-26 | 信越半導体株式会社 | エピタキシャルウェーハ及びｓｏｉウェーハ並びにそれらの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787119A (en) * | 1980-11-19 | 1982-05-31 | Toshiba Corp | Manufacture of semiconductor device |
-
1981
- 1981-12-16 JP JP20407281A patent/JPS58103124A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5787119A (en) * | 1980-11-19 | 1982-05-31 | Toshiba Corp | Manufacture of semiconductor device |
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| WO2024195321A1 (ja) * | 2023-03-22 | 2024-09-26 | 信越半導体株式会社 | エピタキシャルウェーハ及びｓｏｉウェーハ並びにそれらの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH026222B2 (ja) | 1990-02-08 |
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