JPH11145146A - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
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- JPH11145146A JPH11145146A JP9307296A JP30729697A JPH11145146A JP H11145146 A JPH11145146 A JP H11145146A JP 9307296 A JP9307296 A JP 9307296A JP 30729697 A JP30729697 A JP 30729697A JP H11145146 A JPH11145146 A JP H11145146A
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Abstract
(57)【要約】
【課題】 基板に加えられるダメージを低く抑えつつ、
ゲッタリング能力を高く保ち、エピタキシャル層に酸素
析出物が到達することをも防止する。 【解決手段】 開示される半導体基板は、その表面から
裏面に向かって、無欠陥層１６と、高密度に酸素析出核
１５を含む高密度層１３ａと、高密度層１３ａより低密
度に酸素析出核１５を含む低密度領域１４ａとが順に形
成されたシリコン基板１１と、シリコン基板１１上に形
成されたエピタキシャル層１７とを備えてなる。
ゲッタリング能力を高く保ち、エピタキシャル層に酸素
析出物が到達することをも防止する。 【解決手段】 開示される半導体基板は、その表面から
裏面に向かって、無欠陥層１６と、高密度に酸素析出核
１５を含む高密度層１３ａと、高密度層１３ａより低密
度に酸素析出核１５を含む低密度領域１４ａとが順に形
成されたシリコン基板１１と、シリコン基板１１上に形
成されたエピタキシャル層１７とを備えてなる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板及び
その製造方法に関し、詳しくは、引き上げ法（ＣＺ法）
等により作製されたシリコン単結晶から加工され、ＬＳ
Ｉ等の半導体装置の製造に用いられる半導体基板及びそ
の製造方法に関する。
その製造方法に関し、詳しくは、引き上げ法（ＣＺ法）
等により作製されたシリコン単結晶から加工され、ＬＳ
Ｉ等の半導体装置の製造に用いられる半導体基板及びそ
の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ等の半導体装置は、基本的特性と
して、ＰＮ接合においてリーク電流が少ないことやＭＯ
Ｓトランジスタのゲート酸化膜に対する信頼性が高いこ
とが要求される。これらの特性を劣化させる原因の１つ
として、通常の引き上げ法（ＣＺ法）やシリコン融液の
対流を抑制するために磁場を印加しながらシリコン単結
晶を引き上げる磁場印加引き上げ法（ＭＣＺ法；Magnet
ic field applied Czochralski method）によりシリコ
ン単結晶を作製し、そのシリコン単結晶を加工して半導
体基板を製造する工程や得られた半導体基板上に半導体
装置を製造する工程において、半導体基板や半導体装置
に重金属等の汚染不純物が混入したり、結晶欠陥が生じ
てしまうことが挙げられる。そして、近年の半導体装置
の高集積化、動作速度の高速化に伴って、半導体素子が
微細化しているため、上記汚染不純物や上記結晶欠陥が
半導体装置の特性劣化に与える影響は一層増大する傾向
にある。
して、ＰＮ接合においてリーク電流が少ないことやＭＯ
Ｓトランジスタのゲート酸化膜に対する信頼性が高いこ
とが要求される。これらの特性を劣化させる原因の１つ
として、通常の引き上げ法（ＣＺ法）やシリコン融液の
対流を抑制するために磁場を印加しながらシリコン単結
晶を引き上げる磁場印加引き上げ法（ＭＣＺ法；Magnet
ic field applied Czochralski method）によりシリコ
ン単結晶を作製し、そのシリコン単結晶を加工して半導
体基板を製造する工程や得られた半導体基板上に半導体
装置を製造する工程において、半導体基板や半導体装置
に重金属等の汚染不純物が混入したり、結晶欠陥が生じ
てしまうことが挙げられる。そして、近年の半導体装置
の高集積化、動作速度の高速化に伴って、半導体素子が
微細化しているため、上記汚染不純物や上記結晶欠陥が
半導体装置の特性劣化に与える影響は一層増大する傾向
にある。
【０００３】この点、従来から、ＣＺ法（Czochralski
method）やＭＣＺ法によって作製されたシリコン単結晶
を加工して得られたシリコン基板表面に無欠陥層として
エピタキシャル層を形成したエピタキシャル基板を使用
する方法がある。しかしながら、エピタキシャル層形成
時にも重金属等の汚染不純物が半導体基板のバンドギャ
ップ中に深い準位を形成し、半導体装置の特性を劣化さ
せる要因となるが、上記エピタキシャル層形成時には、
上記汚染不純物等を半導体装置の動作領域から除去又は
捕獲して不活性化するゲッタリング（gettering）能力
がないため、上記エピタキシャル層形成過程で混入する
汚染不純物を除去できないという欠点がある。
method）やＭＣＺ法によって作製されたシリコン単結晶
を加工して得られたシリコン基板表面に無欠陥層として
エピタキシャル層を形成したエピタキシャル基板を使用
する方法がある。しかしながら、エピタキシャル層形成
時にも重金属等の汚染不純物が半導体基板のバンドギャ
ップ中に深い準位を形成し、半導体装置の特性を劣化さ
せる要因となるが、上記エピタキシャル層形成時には、
上記汚染不純物等を半導体装置の動作領域から除去又は
捕獲して不活性化するゲッタリング（gettering）能力
がないため、上記エピタキシャル層形成過程で混入する
汚染不純物を除去できないという欠点がある。
【０００４】そこで、半導体基板自体にゲッタリング能
力を持たせるイントリンシックゲッタリング法（ＩＧ
法；Intrinsic Gettering 法）がある。特開平８−１７
８４１号公報には、ゲッタリング能力を有する半導体基
板を製造する方法が開示されている。図４は、上記公報
に開示された従来の半導体基板の製造方法を示す工程図
である。以下、順を追ってその製造工程を説明する。ま
ず、図４（ａ）に示すように、ＣＺ法により作製された
シリコン単結晶を加工して得られたシリコン基板１に、
注入不純物として炭素イオン（Ｃ4+）や砒素イオン（Ａ
ｓ+）、リンイオン（Ｐ+）をイオン注入することによ
り、図４（ｂ）に示すように、注入不純物が透過した薄
い表面層２の下に、注入不純物濃度が高い高濃度層３及
び高濃度層３より注入不純物濃度が低い低濃度領域４が
形成される。次に、シリコン基板１を６５０゜Ｃで２時
間熱処理することにより、図４（ｃ）に示すように、高
濃度層３は高密度に析出核５を含む高密度層３ａに、低
濃度領域４はより低密度に析出核を含む低密度領域４ａ
となる。次に、図４（ｄ）に示すように、化学的気相成
長法により、シリコン基板１上にエピタキシャル層６を
形成することにより、半導体基板を製造する。この後、
この半導体基板上に半導体素子を形成して半導体装置を
完成させる。上記製造工程において、図４（ｃ）に示す
高密度層３ａ内の析出核５は、図４（ｄ）に示すよう
に、酸素の析出物５ａとなってゲッタリングサイトとし
て作用し、重金属をエピタキシャル層６から除去する。
力を持たせるイントリンシックゲッタリング法（ＩＧ
法；Intrinsic Gettering 法）がある。特開平８−１７
８４１号公報には、ゲッタリング能力を有する半導体基
板を製造する方法が開示されている。図４は、上記公報
に開示された従来の半導体基板の製造方法を示す工程図
である。以下、順を追ってその製造工程を説明する。ま
ず、図４（ａ）に示すように、ＣＺ法により作製された
シリコン単結晶を加工して得られたシリコン基板１に、
注入不純物として炭素イオン（Ｃ4+）や砒素イオン（Ａ
ｓ+）、リンイオン（Ｐ+）をイオン注入することによ
り、図４（ｂ）に示すように、注入不純物が透過した薄
い表面層２の下に、注入不純物濃度が高い高濃度層３及
び高濃度層３より注入不純物濃度が低い低濃度領域４が
形成される。次に、シリコン基板１を６５０゜Ｃで２時
間熱処理することにより、図４（ｃ）に示すように、高
濃度層３は高密度に析出核５を含む高密度層３ａに、低
濃度領域４はより低密度に析出核を含む低密度領域４ａ
となる。次に、図４（ｄ）に示すように、化学的気相成
長法により、シリコン基板１上にエピタキシャル層６を
形成することにより、半導体基板を製造する。この後、
この半導体基板上に半導体素子を形成して半導体装置を
完成させる。上記製造工程において、図４（ｃ）に示す
高密度層３ａ内の析出核５は、図４（ｄ）に示すよう
に、酸素の析出物５ａとなってゲッタリングサイトとし
て作用し、重金属をエピタキシャル層６から除去する。
【０００５】
【発明が解決しようとする課題】ところで、上記した従
来の半導体基板の製造方法においては、シリコン基板１
の基板表面からの深さに対する酸素濃度の分布（以下、
単に酸素濃度分布という）が図５に示すような分布を示
すために、表面層２の膜厚を十分に厚くすることができ
ず、エピタキシャル層６に析出物５ａが到達する虞があ
る。このような半導体基板上に半導体素子を形成した場
合、完成した半導体装置は良好な特性が得られなくなっ
てしまう。なお、図５に示す酸素濃度分布のグラフは、
観念的なものであって目盛りは任意である。以下の酸素
濃度分布のグラフについても同様である。
来の半導体基板の製造方法においては、シリコン基板１
の基板表面からの深さに対する酸素濃度の分布（以下、
単に酸素濃度分布という）が図５に示すような分布を示
すために、表面層２の膜厚を十分に厚くすることができ
ず、エピタキシャル層６に析出物５ａが到達する虞があ
る。このような半導体基板上に半導体素子を形成した場
合、完成した半導体装置は良好な特性が得られなくなっ
てしまう。なお、図５に示す酸素濃度分布のグラフは、
観念的なものであって目盛りは任意である。以下の酸素
濃度分布のグラフについても同様である。
【０００６】そこで、表面層２の膜厚を十分に厚くする
方法として、以下に示す２つが考えられる。第１に、注
入不純物をイオン注入する時の注入エネルギを高くし
て、図６（ａ）に示すように、シリコン基板１の表面か
らより深い位置にまで注入不純物を注入して高濃度層３
を形成することにより、図６（ｂ）に示すように、酸素
濃度分布全体をシリコン基板１の深さ方向へ移動させ
る。第２に、注入不純物をイオン注入する時のドーズ量
を低くして、図７（ａ）に示すように、注入不純物濃度
自体を低下させることにより、図７（ｂ）に示すよう
に、酸素濃度分布全体を小さくさせ、右分布のすそ野を
基板表面から深い位置にする。しかし、上記第１の方法
では、注入不純物が強い衝撃でシリコン基板１に注入さ
れるため、ダメージが大きくなるし、上記第２の方法で
は、酸素の析出物密度が低下してゲッタリング能力が低
下してしまうという問題があった。
方法として、以下に示す２つが考えられる。第１に、注
入不純物をイオン注入する時の注入エネルギを高くし
て、図６（ａ）に示すように、シリコン基板１の表面か
らより深い位置にまで注入不純物を注入して高濃度層３
を形成することにより、図６（ｂ）に示すように、酸素
濃度分布全体をシリコン基板１の深さ方向へ移動させ
る。第２に、注入不純物をイオン注入する時のドーズ量
を低くして、図７（ａ）に示すように、注入不純物濃度
自体を低下させることにより、図７（ｂ）に示すよう
に、酸素濃度分布全体を小さくさせ、右分布のすそ野を
基板表面から深い位置にする。しかし、上記第１の方法
では、注入不純物が強い衝撃でシリコン基板１に注入さ
れるため、ダメージが大きくなるし、上記第２の方法で
は、酸素の析出物密度が低下してゲッタリング能力が低
下してしまうという問題があった。
【０００７】この発明は、上述の事情に鑑みてなされた
もので、基板に加えられるダメージを低く抑えつつ、ゲ
ッタリング能力を高く保つことができ、しかもエピタキ
シャル層に酸素析出物が到達するのを防止できる半導体
基板及びその製造方法を提供することを目的としてい
る。
もので、基板に加えられるダメージを低く抑えつつ、ゲ
ッタリング能力を高く保つことができ、しかもエピタキ
シャル層に酸素析出物が到達するのを防止できる半導体
基板及びその製造方法を提供することを目的としてい
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る半導体基板は、その表面
から裏面に向かって、無欠陥層と、高密度に酸素析出核
を含む高密度層と、該高密度層より低密度に酸素析出核
を含む低密度領域とが順に形成されたシリコン基板と、
上記シリコン基板上に形成されたエピタキシャル層とを
備えてなることを特徴としている。
に、請求項１記載の発明に係る半導体基板は、その表面
から裏面に向かって、無欠陥層と、高密度に酸素析出核
を含む高密度層と、該高密度層より低密度に酸素析出核
を含む低密度領域とが順に形成されたシリコン基板と、
上記シリコン基板上に形成されたエピタキシャル層とを
備えてなることを特徴としている。
【０００９】請求項２記載の発明は、請求項１記載の半
導体基板に係り、上記無欠陥層及び上記高密度層の膜厚
は、共に１〜５μｍであることを特徴としている。
導体基板に係り、上記無欠陥層及び上記高密度層の膜厚
は、共に１〜５μｍであることを特徴としている。
【００１０】請求項３記載の発明に係る半導体基板は、
その表層部にボロンが高濃度にイオン注入された層が形
成されたシリコン基板と、上記シリコン基板上に形成さ
れたエピタキシャル層とを備えてなることを特徴として
いる。
その表層部にボロンが高濃度にイオン注入された層が形
成されたシリコン基板と、上記シリコン基板上に形成さ
れたエピタキシャル層とを備えてなることを特徴として
いる。
【００１１】請求項４記載の発明に係る半導体基板の製
造方法は、シリコン基板の表面側から酸素イオンをイオ
ン注入し、上記シリコン基板の表面から裏面に向かっ
て、酸素濃度が低い低濃度層と、酸素濃度が高い高濃度
層と、該高濃度層より酸素濃度が低い低濃度領域とを形
成する第１の工程と、上記シリコン基板を１１００〜１
２００゜Ｃで熱処理し、上記シリコン基板の表層部に注
入されている酸素を外方拡散させると共に、上記酸素を
上記シリコン基板の裏面方向へ押し込む第２の工程と、
上記シリコン基板を６００〜９００゜Ｃで熱処理し、上
記シリコン基板の表面から裏面に向かって、無欠陥層
と、高密度に酸素析出核を含む高密度層と、該高密度層
より低密度に酸素析出核を含む低密度領域とを形成する
第３の工程と、上記シリコン基板を１０００゜Ｃ前後に
加熱しつつ、上記シリコン基板上にエピタキシャル層を
形成する第４の工程とからなることを特徴としている。
造方法は、シリコン基板の表面側から酸素イオンをイオ
ン注入し、上記シリコン基板の表面から裏面に向かっ
て、酸素濃度が低い低濃度層と、酸素濃度が高い高濃度
層と、該高濃度層より酸素濃度が低い低濃度領域とを形
成する第１の工程と、上記シリコン基板を１１００〜１
２００゜Ｃで熱処理し、上記シリコン基板の表層部に注
入されている酸素を外方拡散させると共に、上記酸素を
上記シリコン基板の裏面方向へ押し込む第２の工程と、
上記シリコン基板を６００〜９００゜Ｃで熱処理し、上
記シリコン基板の表面から裏面に向かって、無欠陥層
と、高密度に酸素析出核を含む高密度層と、該高密度層
より低密度に酸素析出核を含む低密度領域とを形成する
第３の工程と、上記シリコン基板を１０００゜Ｃ前後に
加熱しつつ、上記シリコン基板上にエピタキシャル層を
形成する第４の工程とからなることを特徴としている。
【００１２】請求項５記載の発明は、請求項４記載の半
導体基板の製造方法に係り、第１の工程で用いるシリコ
ン基板は、当初の比抵抗が１１．５〜１５．５Ωｃｍ、
当初の酸素濃度が１×１０17〜１４×１０17ｃｍ-3であ
ることを特徴としている。
導体基板の製造方法に係り、第１の工程で用いるシリコ
ン基板は、当初の比抵抗が１１．５〜１５．５Ωｃｍ、
当初の酸素濃度が１×１０17〜１４×１０17ｃｍ-3であ
ることを特徴としている。
【００１３】請求項６記載の発明は、請求項４又は５の
いずれか１に記載の半導体基板の製造方法に係り、上記
第１の工程では、上記酸素イオンを、１００〜７００ｋ
ｅＶの加速エネルギ及び１×１０14〜１×１０15ｃｍ-2
のドーズ量でイオン注入することを特徴としている。
いずれか１に記載の半導体基板の製造方法に係り、上記
第１の工程では、上記酸素イオンを、１００〜７００ｋ
ｅＶの加速エネルギ及び１×１０14〜１×１０15ｃｍ-2
のドーズ量でイオン注入することを特徴としている。
【００１４】請求項７記載の発明は、請求項４乃至６の
いずれか１に記載の半導体基板の製造方法に係り、上記
無欠陥層及び上記高密度層の膜厚は、共に１〜５μｍで
あることを特徴としている。
いずれか１に記載の半導体基板の製造方法に係り、上記
無欠陥層及び上記高密度層の膜厚は、共に１〜５μｍで
あることを特徴としている。
【００１５】請求項８記載の発明に係る半導体基板の製
造方法は、シリコン基板の表面側からボロンイオンをイ
オン注入し、上記シリコン基板の表層部に、ボロン濃度
が高い高濃度層を形成する第１の工程と、上記シリコン
基板を１０００゜Ｃ前後に加熱しつつ、上記シリコン基
板上にエピタキシャル層を形成する第２の工程とからな
ることを特徴としている。
造方法は、シリコン基板の表面側からボロンイオンをイ
オン注入し、上記シリコン基板の表層部に、ボロン濃度
が高い高濃度層を形成する第１の工程と、上記シリコン
基板を１０００゜Ｃ前後に加熱しつつ、上記シリコン基
板上にエピタキシャル層を形成する第２の工程とからな
ることを特徴としている。
【００１６】請求項９記載の発明は、請求項８記載の半
導体基板の製造方法に係り、上記第１の工程で用いるシ
リコン基板は、当初の比抵抗が１１．５〜１５．５Ωｃ
ｍであることを特徴としている。
導体基板の製造方法に係り、上記第１の工程で用いるシ
リコン基板は、当初の比抵抗が１１．５〜１５．５Ωｃ
ｍであることを特徴としている。
【００１７】請求項１０記載の発明は、請求項８又は９
のいずれか１に記載の半導体基板の製造方法に係り、上
記第１の工程では、上記ボロンイオンを、１００〜７０
０ｋｅＶの加速エネルギ及び１×１０14〜１×１０15ｃ
ｍ-2のドーズ量でイオン注入することを特徴としてい
る。
のいずれか１に記載の半導体基板の製造方法に係り、上
記第１の工程では、上記ボロンイオンを、１００〜７０
０ｋｅＶの加速エネルギ及び１×１０14〜１×１０15ｃ
ｍ-2のドーズ量でイオン注入することを特徴としてい
る。
【００１８】
【作用】請求項１及び２記載の発明の構成によれば、エ
ピタキシャル層と高密度層との間に無欠陥層が形成され
ているので、ゲッタリング能力を高く保つことができる
と共に、エピタキシャル層に酸素析出物が到達するのを
防止できる。また、請求項４乃至７記載の発明の構成に
よれば、第２の工程において、酸素をシリコン基板の裏
面方向へ押し込むために、シリコン基板を１１００〜１
２００゜Ｃで熱処理を施すだけであるので、基板に加え
られるダメージを低く抑えつつ、ゲッタリング能力を高
く保つことができ、しかもエピタキシャル層に酸素析出
物が到達するのを防止できる。さらに、請求項３，８乃
至１０記載の発明の構成によれば、ボロンの高密度層は
シリコン基板の表層部にしか形成されないので、エピタ
キシャル層の形成時や半導体装置製造工程において熱処
理が施されても、半導体基板の裏面側からボロンが外方
拡散することはない。従って、従来のように、半導体基
板の裏面側からボロンが外方拡散して他の半導体基板や
炉に悪影響を及ぼすことはない。
ピタキシャル層と高密度層との間に無欠陥層が形成され
ているので、ゲッタリング能力を高く保つことができる
と共に、エピタキシャル層に酸素析出物が到達するのを
防止できる。また、請求項４乃至７記載の発明の構成に
よれば、第２の工程において、酸素をシリコン基板の裏
面方向へ押し込むために、シリコン基板を１１００〜１
２００゜Ｃで熱処理を施すだけであるので、基板に加え
られるダメージを低く抑えつつ、ゲッタリング能力を高
く保つことができ、しかもエピタキシャル層に酸素析出
物が到達するのを防止できる。さらに、請求項３，８乃
至１０記載の発明の構成によれば、ボロンの高密度層は
シリコン基板の表層部にしか形成されないので、エピタ
キシャル層の形成時や半導体装置製造工程において熱処
理が施されても、半導体基板の裏面側からボロンが外方
拡散することはない。従って、従来のように、半導体基
板の裏面側からボロンが外方拡散して他の半導体基板や
炉に悪影響を及ぼすことはない。
【００１９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 図１は、この発明の第１の実施例である半導体基板の製
造方法を示す工程図である。以下、順を追ってその製造
工程を説明する。まず、図１（ａ）に示すように、ＣＺ
法等により作製されたシリコン単結晶を加工して得られ
た、比抵抗が例えば、１１．５〜１５．５Ωｃｍ、酸素
濃度が例えば、１×１０17〜１４×１０17ｃｍ-3のシリ
コン基板１１に、注入不純物として酸素イオン（Ｏ2-）
を、１００〜７００ｋｅＶの加速エネルギ及び１×１０
14〜１×１０15ｃｍ-2のドーズ量でイオン注入する。こ
れにより、酸素濃度分布は、図２（ａ）に示すような分
布となり、図１（ｂ）に示すように、注入不純物濃度が
低い低濃度層２の下に、注入不純物濃度が高い高濃度層
１３及び高濃度層１３より注入不純物濃度が低い低濃度
領域１４が形成される。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 図１は、この発明の第１の実施例である半導体基板の製
造方法を示す工程図である。以下、順を追ってその製造
工程を説明する。まず、図１（ａ）に示すように、ＣＺ
法等により作製されたシリコン単結晶を加工して得られ
た、比抵抗が例えば、１１．５〜１５．５Ωｃｍ、酸素
濃度が例えば、１×１０17〜１４×１０17ｃｍ-3のシリ
コン基板１１に、注入不純物として酸素イオン（Ｏ2-）
を、１００〜７００ｋｅＶの加速エネルギ及び１×１０
14〜１×１０15ｃｍ-2のドーズ量でイオン注入する。こ
れにより、酸素濃度分布は、図２（ａ）に示すような分
布となり、図１（ｂ）に示すように、注入不純物濃度が
低い低濃度層２の下に、注入不純物濃度が高い高濃度層
１３及び高濃度層１３より注入不純物濃度が低い低濃度
領域１４が形成される。
【００２０】次に、例えば、非酸化性雰囲気中で、シリ
コン基板１１を１１００〜１２００゜Ｃで高温熱処理す
ることにより、図１（ｃ）に示すように、シリコン基板
１１の表層部の注入不純物としての酸素（注入酸素）を
外方拡散させると共に、注入酸素をシリコン基板１１の
深さ方向へ押し込む。これにより、酸素濃度分布は、図
２（ｂ）に示すような分布となり、図１（ｃ）に示すよ
うに、低濃度層２の膜厚が厚くなり、高濃度層１３の基
板表面からの深さが深くなり、低濃度領域１４の領域が
狭くなる。次に、シリコン基板１１を６００〜９００゜
Ｃで低温熱処理することにより、図１（ｄ）に示すよう
に、高濃度層１３に酸素析出核１５が形成されるので、
シリコン基板１１の表面から１〜５μｍの領域に無欠陥
層１６が、無欠陥層１６の下の１〜５μｍの領域に高密
度に酸素析出核１５を含む高密度層１３ａが、高密度層
１３ａの下にはより低密度に酸素析出核を含む低密度領
域１４ａがそれぞれ形成される。次に、図１（ｅ）に示
すように、化学的気相成長法等により、シリコン基板１
１を１０００゜Ｃ前後に加熱しつつ、シリコン基板１１
上にエピタキシャル層１７を形成することにより、半導
体基板を製造する。この場合、シリコン基板１１が１０
００゜Ｃ前後に加熱されることにより、酸素析出核を含
む高密度層１３ａ及び低密度領域１４ａにおいては、酸
素析出核を中心に酸素析出物１８が形成される。この
後、この半導体基板上に半導体素子を形成して半導体装
置を完成させるが、この半導体装置製造工程において
も、多数の熱処理が行われるため、主に高密度層１３ａ
において酸素析出物１８が成長する。
コン基板１１を１１００〜１２００゜Ｃで高温熱処理す
ることにより、図１（ｃ）に示すように、シリコン基板
１１の表層部の注入不純物としての酸素（注入酸素）を
外方拡散させると共に、注入酸素をシリコン基板１１の
深さ方向へ押し込む。これにより、酸素濃度分布は、図
２（ｂ）に示すような分布となり、図１（ｃ）に示すよ
うに、低濃度層２の膜厚が厚くなり、高濃度層１３の基
板表面からの深さが深くなり、低濃度領域１４の領域が
狭くなる。次に、シリコン基板１１を６００〜９００゜
Ｃで低温熱処理することにより、図１（ｄ）に示すよう
に、高濃度層１３に酸素析出核１５が形成されるので、
シリコン基板１１の表面から１〜５μｍの領域に無欠陥
層１６が、無欠陥層１６の下の１〜５μｍの領域に高密
度に酸素析出核１５を含む高密度層１３ａが、高密度層
１３ａの下にはより低密度に酸素析出核を含む低密度領
域１４ａがそれぞれ形成される。次に、図１（ｅ）に示
すように、化学的気相成長法等により、シリコン基板１
１を１０００゜Ｃ前後に加熱しつつ、シリコン基板１１
上にエピタキシャル層１７を形成することにより、半導
体基板を製造する。この場合、シリコン基板１１が１０
００゜Ｃ前後に加熱されることにより、酸素析出核を含
む高密度層１３ａ及び低密度領域１４ａにおいては、酸
素析出核を中心に酸素析出物１８が形成される。この
後、この半導体基板上に半導体素子を形成して半導体装
置を完成させるが、この半導体装置製造工程において
も、多数の熱処理が行われるため、主に高密度層１３ａ
において酸素析出物１８が成長する。
【００２１】Ｂ．第２の実施例 次に、第２の実施例について説明する。図３は、この発
明の第２の実施例である半導体基板の製造方法を示す工
程図である。以下、順を追ってその製造工程を説明す
る。まず、図３（ａ）に示すように、ＣＺ法等により作
製されたシリコン単結晶を加工して得られた、比抵抗が
例えば、１１．５〜１５．５Ωｃｍのシリコン基板２１
に、注入不純物としてボロンイオン（Ｂ+）を、１００
〜７００ｋｅＶの加速エネルギ及び１×１０14〜１×１
０15ｃｍ-2のドーズ量でイオン注入する。これにより、
図３（ｂ）に示すように、シリコン基板２１の表層部に
注入不純物濃度が高い高濃度層２２が、その下に高濃度
層２２より注入不純物濃度が低い低濃度領域２３がそれ
ぞれ形成される。
明の第２の実施例である半導体基板の製造方法を示す工
程図である。以下、順を追ってその製造工程を説明す
る。まず、図３（ａ）に示すように、ＣＺ法等により作
製されたシリコン単結晶を加工して得られた、比抵抗が
例えば、１１．５〜１５．５Ωｃｍのシリコン基板２１
に、注入不純物としてボロンイオン（Ｂ+）を、１００
〜７００ｋｅＶの加速エネルギ及び１×１０14〜１×１
０15ｃｍ-2のドーズ量でイオン注入する。これにより、
図３（ｂ）に示すように、シリコン基板２１の表層部に
注入不純物濃度が高い高濃度層２２が、その下に高濃度
層２２より注入不純物濃度が低い低濃度領域２３がそれ
ぞれ形成される。
【００２２】次に、図３（ｃ）に示すように、化学的気
相成長法等により、シリコン基板２１を１０００゜Ｃ前
後に加熱しつつ、シリコン基板２１上にエピタキシャル
層２４を形成して半導体基板を製造する。この場合、シ
リコン基板２１が１０００゜Ｃ前後に加熱されることに
より、高濃度層２２においては、析出物が形成されてゲ
ッタリングサイトとして作用し、重金属をエピタキシャ
ル層２４から除去する。この後、この半導体基板上に半
導体素子を形成して半導体装置を完成させる。この半導
体装置製造工程において、多数の熱処理が行われるた
め、主に高濃度層２２において析出物が成長し、同様
に、ゲッタリングサイトとして作用し、重金属をエピタ
キシャル層２４から除去する。
相成長法等により、シリコン基板２１を１０００゜Ｃ前
後に加熱しつつ、シリコン基板２１上にエピタキシャル
層２４を形成して半導体基板を製造する。この場合、シ
リコン基板２１が１０００゜Ｃ前後に加熱されることに
より、高濃度層２２においては、析出物が形成されてゲ
ッタリングサイトとして作用し、重金属をエピタキシャ
ル層２４から除去する。この後、この半導体基板上に半
導体素子を形成して半導体装置を完成させる。この半導
体装置製造工程において、多数の熱処理が行われるた
め、主に高濃度層２２において析出物が成長し、同様
に、ゲッタリングサイトとして作用し、重金属をエピタ
キシャル層２４から除去する。
【００２３】このように、この例の構成によれば、半導
体基板の表面側にだけボロンの高濃度層２２が存在し、
裏面側には存在しないので、エピタキシャル層２４の形
成時や半導体装置製造工程において熱処理が施されて
も、半導体基板の裏面側からボロンが外方拡散すること
はない。従って、従来のように、半導体基板の裏面側か
らボロンが外方拡散して他の半導体基板や炉に悪影響を
及ぼすことはない。
体基板の表面側にだけボロンの高濃度層２２が存在し、
裏面側には存在しないので、エピタキシャル層２４の形
成時や半導体装置製造工程において熱処理が施されて
も、半導体基板の裏面側からボロンが外方拡散すること
はない。従って、従来のように、半導体基板の裏面側か
らボロンが外方拡散して他の半導体基板や炉に悪影響を
及ぼすことはない。
【００２４】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、シリコン基板全面にエピタキシャ
ル層を形成する例を示したが、これに限定されず、シリ
コン基板の表面の一部に選択的にエピタキシャル層を形
成しても良い。また、上述の第１の実施例においては、
比抵抗が１１．５〜１５．５Ωｃｍ、酸素濃度が１×１
０17〜１４×１０17ｃｍ-3であるシリコン基板１１を用
いる例を示したが、これに限定されず、半導体装置作製
上、必要なシリコン基板を用いて良いことはいうまでも
ない。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、シリコン基板全面にエピタキシャ
ル層を形成する例を示したが、これに限定されず、シリ
コン基板の表面の一部に選択的にエピタキシャル層を形
成しても良い。また、上述の第１の実施例においては、
比抵抗が１１．５〜１５．５Ωｃｍ、酸素濃度が１×１
０17〜１４×１０17ｃｍ-3であるシリコン基板１１を用
いる例を示したが、これに限定されず、半導体装置作製
上、必要なシリコン基板を用いて良いことはいうまでも
ない。
【００２５】
【発明の効果】以上説明したように、請求項１及び２記
載の発明の構成によれば、エピタキシャル層と高密度層
との間に無欠陥層が形成されているので、ゲッタリング
能力を高く保つことができると共に、エピタキシャル層
に酸素析出物が到達するのを防止できる。また、請求項
４乃至７記載の発明の構成によれば、第２の工程におい
て、酸素をシリコン基板の裏面方向へ押し込むために、
シリコン基板を１１００〜１２００゜Ｃで熱処理を施す
だけであるので、基板に加えられるダメージを低く抑え
つつ、ゲッタリング能力を高く保つことができ、しかも
エピタキシャル層に酸素析出物が到達するのを防止でき
る。さらに、請求項３，８乃至１０記載の発明の構成に
よれば、ボロンの高密度層はシリコン基板の表層部にし
か形成されないので、エピタキシャル層の形成時や半導
体装置製造工程において熱処理が施されても、半導体基
板の裏面側からボロンが外方拡散することはない。従っ
て、従来のように、半導体基板の裏面側からボロンが外
方拡散して他の半導体基板や炉に悪影響を及ぼすことは
ない。これにより、高品質の半導体装置を製造すること
ができる。
載の発明の構成によれば、エピタキシャル層と高密度層
との間に無欠陥層が形成されているので、ゲッタリング
能力を高く保つことができると共に、エピタキシャル層
に酸素析出物が到達するのを防止できる。また、請求項
４乃至７記載の発明の構成によれば、第２の工程におい
て、酸素をシリコン基板の裏面方向へ押し込むために、
シリコン基板を１１００〜１２００゜Ｃで熱処理を施す
だけであるので、基板に加えられるダメージを低く抑え
つつ、ゲッタリング能力を高く保つことができ、しかも
エピタキシャル層に酸素析出物が到達するのを防止でき
る。さらに、請求項３，８乃至１０記載の発明の構成に
よれば、ボロンの高密度層はシリコン基板の表層部にし
か形成されないので、エピタキシャル層の形成時や半導
体装置製造工程において熱処理が施されても、半導体基
板の裏面側からボロンが外方拡散することはない。従っ
て、従来のように、半導体基板の裏面側からボロンが外
方拡散して他の半導体基板や炉に悪影響を及ぼすことは
ない。これにより、高品質の半導体装置を製造すること
ができる。
【図１】この発明の第１の実施例である半導体基板の製
造方法を示す工程図である。
造方法を示す工程図である。
【図２】図１に示す製造方法により製造される半導体基
板の酸素注入後及び外方拡散後における基板表面からの
深さに対する酸素濃度の観念的な分布を示す分布図であ
る。
板の酸素注入後及び外方拡散後における基板表面からの
深さに対する酸素濃度の観念的な分布を示す分布図であ
る。
【図３】この発明の第２の実施例である半導体基板の製
造方法を示す工程図である。
造方法を示す工程図である。
【図４】従来の半導体基板の製造方法を示す工程図であ
る。
る。
【図５】図４に示す製造方法により製造された半導体基
板の表面からの深さに対する酸素濃度の観念的な分布を
示す図である。
板の表面からの深さに対する酸素濃度の観念的な分布を
示す図である。
【図６】図４に示す製造方法の不都合を改善する第１の
方法を示す工程図及び右方法により製造された半導体基
板の表面からの深さに対する酸素濃度の観念的な分布を
示す図である。
方法を示す工程図及び右方法により製造された半導体基
板の表面からの深さに対する酸素濃度の観念的な分布を
示す図である。
【図７】図４に示す製造方法の不都合を改善する第２の
方法を示す工程図及び右方法により製造された半導体基
板の表面からの深さに対する酸素濃度の観念的な分布を
示す図である。
方法を示す工程図及び右方法により製造された半導体基
板の表面からの深さに対する酸素濃度の観念的な分布を
示す図である。
１１，２１ シリコン基板 １３ａ 高密度層 １４ａ 低密度領域 １５ 酸素析出核 １６ 無欠陥層 １７，２４ エピタキシャル層 Ｏ2- 酸素イオン Ｂ+ ボロンイオン
Claims (10)
- 【請求項１】 その表面から裏面に向かって、無欠陥層
と、高密度に酸素析出核を含む高密度層と、該高密度層
より低密度に酸素析出核を含む低密度領域とが順に形成
されたシリコン基板と、 前記シリコン基板上に形成されたエピタキシャル層とを
備えてなることを特徴とする半導体基板。 - 【請求項２】 前記無欠陥層及び前記高密度層の膜厚
は、共に１〜５μｍであることを特徴とする請求項１記
載の半導体基板。 - 【請求項３】 その表層部にボロンが高濃度にイオン注
入された層が形成されたシリコン基板と、 前記シリコン基板上に形成されたエピタキシャル層とを
備えてなることを特徴とする半導体基板。 - 【請求項４】 シリコン基板の表面側から酸素イオンを
イオン注入し、前記シリコン基板の表面から裏面に向か
って、酸素濃度が低い低濃度層と、酸素濃度が高い高濃
度層と、該高濃度層より酸素濃度が低い低濃度領域とを
形成する第１の工程と、 前記シリコン基板を１１００〜１２００゜Ｃで熱処理
し、前記シリコン基板の表層部に注入されている酸素を
外方拡散させると共に、前記酸素を前記シリコン基板の
裏面方向へ押し込む第２の工程と、 前記シリコン基板を６００〜９００゜Ｃで熱処理し、前
記シリコン基板の表面から裏面に向かって、無欠陥層
と、高密度に酸素析出核を含む高密度層と、該高密度層
より低密度に酸素析出核を含む低密度領域とを形成する
第３の工程と、 前記シリコン基板を１０００゜Ｃ前後に加熱しつつ、前
記シリコン基板上にエピタキシャル層を形成する第４の
工程とからなることを特徴とする半導体基板の製造方
法。 - 【請求項５】 前記第１の工程で用いるシリコン基板
は、当初の比抵抗が１１．５〜１５．５Ωｃｍ、当初の
酸素濃度が１×１０17〜１４×１０17ｃｍ-3であること
を特徴とする請求項４記載の半導体基板の製造方法。 - 【請求項６】 前記第１の工程では、前記酸素イオン
を、１００〜７００ｋｅＶの加速エネルギ及び１×１０
14〜１×１０15ｃｍ-2のドーズ量でイオン注入すること
を特徴とする請求項４又は５のいずれか１に記載の半導
体基板の製造方法。 - 【請求項７】 前記無欠陥層及び前記高密度層の膜厚
は、共に１〜５μｍであることを特徴とする請求項４乃
至６のいずれか１に記載の半導体基板の製造方法。 - 【請求項８】 シリコン基板の表面側からボロンイオン
をイオン注入し、前記シリコン基板の表層部に、ボロン
濃度が高い高濃度層を形成する第１の工程と、 前記シリコン基板を１０００゜Ｃ前後に加熱しつつ、前
記シリコン基板上にエピタキシャル層を形成する第２の
工程とからなることを特徴とする半導体基板の製造方
法。 - 【請求項９】 前記第１の工程で用いるシリコン基板
は、当初の比抵抗が１１．５〜１５．５Ωｃｍであるこ
とを特徴とする請求項８記載の半導体基板の製造方法。 - 【請求項１０】 前記第１の工程では、前記ボロンイオ
ンを、１００〜７００ｋｅＶの加速エネルギ及び１×１
０14〜１×１０15ｃｍ-2のドーズ量でイオン注入するこ
とを特徴とする請求項８又は９のいずれか１に記載の半
導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307296A JPH11145146A (ja) | 1997-11-10 | 1997-11-10 | 半導体基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307296A JPH11145146A (ja) | 1997-11-10 | 1997-11-10 | 半導体基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145146A true JPH11145146A (ja) | 1999-05-28 |
Family
ID=17967439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9307296A Pending JPH11145146A (ja) | 1997-11-10 | 1997-11-10 | 半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145146A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006134925A (ja) * | 2004-11-02 | 2006-05-25 | Nec Electronics Corp | Ｓｏｉ基板及びその製造方法 |
| KR100654354B1 (ko) | 2005-07-25 | 2006-12-08 | 삼성전자주식회사 | 게더링 기능을 가지는 저결함 에피택셜 반도체 기판, 이를이용한 이미지 센서 및 이의 제조 방법 |
| JP2015216371A (ja) * | 2014-05-09 | 2015-12-03 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体デバイスを形成するための方法および半導体デバイス |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103124A (ja) * | 1981-12-16 | 1983-06-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5952841A (ja) * | 1982-09-20 | 1984-03-27 | Nec Corp | 半導体装置 |
| JPS62219529A (ja) * | 1986-03-19 | 1987-09-26 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPH04130731A (ja) * | 1990-09-21 | 1992-05-01 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0555233A (ja) * | 1991-08-28 | 1993-03-05 | Nec Corp | 半導体基板の製造方法 |
| JPH0737893A (ja) * | 1993-07-23 | 1995-02-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0817841A (ja) * | 1994-06-24 | 1996-01-19 | Fujitsu Ltd | 半導体基板，半導体装置及び半導体装置の製造方法 |
-
1997
- 1997-11-10 JP JP9307296A patent/JPH11145146A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103124A (ja) * | 1981-12-16 | 1983-06-20 | Fujitsu Ltd | 半導体装置の製造方法 |
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| JPH0817841A (ja) * | 1994-06-24 | 1996-01-19 | Fujitsu Ltd | 半導体基板，半導体装置及び半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2015216371A (ja) * | 2014-05-09 | 2015-12-03 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体デバイスを形成するための方法および半導体デバイス |
| US9847229B2 (en) | 2014-05-09 | 2017-12-19 | Infineon Technologies Ag | Method for forming a semiconductor device and semiconductor device |
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