JPS62219529A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62219529A JPS62219529A JP6156886A JP6156886A JPS62219529A JP S62219529 A JPS62219529 A JP S62219529A JP 6156886 A JP6156886 A JP 6156886A JP 6156886 A JP6156886 A JP 6156886A JP S62219529 A JPS62219529 A JP S62219529A
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- layer
- heat treatment
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体基板上に成長させたエピタキシャル層
を有し、その界面の一部に埋込拡散層が設けられる半導
体装置の製造方法に関する。
を有し、その界面の一部に埋込拡散層が設けられる半導
体装置の製造方法に関する。
従来、エピタキシャル層を用いる半導体装置はバイポー
ラデバイスが主でありたが、近年ランチアップ防止のた
め0MO3にも使用されたり、良品率、特性の向上のた
めD−RAM等にも使用されている。特にBl−0MO
3では、はとんどエピタキシャル層が用いられている。 ところが0MO8やBi−0MO3では、ウェル形成に
おける1150℃以上で数時間ないし数十時間に及ぶ高
温熱処理が原因となり、表面近傍に欠陥層が発生し、リ
ーク電流増加、良品率の低下をまねく事があった。 この欠陥は、引上法によって作成されたCZ結晶中に存
在する酸素濃度と関連があり、酸素濃度が高すぎると過
飽、和の酸素がウェル形成における高温熱処理によりエ
ピタキシャル層の表面に拡散し、析出したものといわれ
ている。この欠陥を除去するため従来は、例えば日経マ
グロウヒル社版、徳山、橋本ほか著rMO3Ls1製造
技術」 (昭60年)58〜59ページに記載されてい
るイントリンシック・ゲッタリング(IG)処理と呼ば
れる無欠陥層形成処理を行った半導体基板を使用してい
た。 しかしIC処理には、1100℃以上の高温で数時間。 続いて600〜800℃の低温で十数時間、さらに10
00℃程度で十数時間の熱処理を行う必要があり、原価
の上昇の原因となっていた。
ラデバイスが主でありたが、近年ランチアップ防止のた
め0MO3にも使用されたり、良品率、特性の向上のた
めD−RAM等にも使用されている。特にBl−0MO
3では、はとんどエピタキシャル層が用いられている。 ところが0MO8やBi−0MO3では、ウェル形成に
おける1150℃以上で数時間ないし数十時間に及ぶ高
温熱処理が原因となり、表面近傍に欠陥層が発生し、リ
ーク電流増加、良品率の低下をまねく事があった。 この欠陥は、引上法によって作成されたCZ結晶中に存
在する酸素濃度と関連があり、酸素濃度が高すぎると過
飽、和の酸素がウェル形成における高温熱処理によりエ
ピタキシャル層の表面に拡散し、析出したものといわれ
ている。この欠陥を除去するため従来は、例えば日経マ
グロウヒル社版、徳山、橋本ほか著rMO3Ls1製造
技術」 (昭60年)58〜59ページに記載されてい
るイントリンシック・ゲッタリング(IG)処理と呼ば
れる無欠陥層形成処理を行った半導体基板を使用してい
た。 しかしIC処理には、1100℃以上の高温で数時間。 続いて600〜800℃の低温で十数時間、さらに10
00℃程度で十数時間の熱処理を行う必要があり、原価
の上昇の原因となっていた。
本発明は、上記の問題を解決するためになされたもので
、基板上に形成されたエピタキシャル層に高温処理を施
した際生ずる表面欠陥を低減させるための処理に要する
費用を低減することを目的とする。
、基板上に形成されたエピタキシャル層に高温処理を施
した際生ずる表面欠陥を低減させるための処理に要する
費用を低減することを目的とする。
本発明は、一導電型のCZ結晶よりなる半導体基板の一
面から選択的に不純物を導入して他導電型の領域を形成
した後、その半導体基板を非酸化性雰囲気中で1100
℃以上の温度で1ないし数時間。 600〜800℃の温度で1ないし数時間、さらに約1
000℃の温度で1ないし数時間順次熱処理を施し、次
いで基板表面上にエピタキシャル層を成長せしめるもの
で、埋込不純物層のドライブイン拡散工程を兼ねて基板
中の過飽和酸素を減少させ、さらに不純物層中に酸素析
出による欠陥層を構成することにより、その後のエピタ
キシャル成長後の高温熱処理を行っても過飽和酸素が表
面層に拡散する事がなくなり、かつ析出物層による汚染
不純物のゲッタリング効果により表面欠陥が低減できて
上記の目的を達成できる。
面から選択的に不純物を導入して他導電型の領域を形成
した後、その半導体基板を非酸化性雰囲気中で1100
℃以上の温度で1ないし数時間。 600〜800℃の温度で1ないし数時間、さらに約1
000℃の温度で1ないし数時間順次熱処理を施し、次
いで基板表面上にエピタキシャル層を成長せしめるもの
で、埋込不純物層のドライブイン拡散工程を兼ねて基板
中の過飽和酸素を減少させ、さらに不純物層中に酸素析
出による欠陥層を構成することにより、その後のエピタ
キシャル成長後の高温熱処理を行っても過飽和酸素が表
面層に拡散する事がなくなり、かつ析出物層による汚染
不純物のゲッタリング効果により表面欠陥が低減できて
上記の目的を達成できる。
第1図は本発明の一実施例のエピタキシャル層形成まで
の工程を順次示す。第1図(a)には、CZ単結晶から
切り出されたP型半導体基板1の表面に酸化膜2を成長
させ、フォトリソグラフィ法により窓21を明け、そこ
にN型不純物3をイオン注入等により導入した図を示す
、なお半導体基板1には、微小欠陥4が内在している。 第2図(b)には、酸化膜2を除去後、不活性ガス雰囲
気中で1100℃以上の高温で数時間熱処理した図を示
す。この高温処理によりN型層5が形成されるとともに
基板1の表面層2〜6−には、デヌーデッドゾーンと呼
ばれる酸素濃度の低い無欠陥層6が形成されて理により
析出核7が形成された状態を第2図(C1に示す。次に
第2図(d)に示すように、N型エピタキシャル層9を
成長させる。このエピタキシャル層9成長前に、さらに
1000℃付近で数時間熱処理することにより、析出核
7が酸素を集めて析出物8に成長する。同時に汚染不純
物や微小欠陥に対するゲッタリング効果が増大する。こ
うして形成されたウェハでは、基板1とエピタキシャル
層9の間に無欠陥層6ができるが、生じた埋込拡散層5
の中は基板1と比較すると、大量の析出物8が形成され
ている。これは、イオン注入等により不純物を導入した
ため、析出核が多数発生したためである。ゲッタリング
効果は析出物の量と相関があり、埋込層5の真上の方が
ゲッタリング効果が大きい、このようにエピタキシャル
層9と基板1の界面に無酸素の無欠陥層6ができるため
、エピタキシャル層には酸素が拡散せず、従ってこのあ
と第2図に示すようなPウェル10形成のための115
0℃以上の高温熱処理によってもウェハ表面に欠陥層が
生ずることがない。
の工程を順次示す。第1図(a)には、CZ単結晶から
切り出されたP型半導体基板1の表面に酸化膜2を成長
させ、フォトリソグラフィ法により窓21を明け、そこ
にN型不純物3をイオン注入等により導入した図を示す
、なお半導体基板1には、微小欠陥4が内在している。 第2図(b)には、酸化膜2を除去後、不活性ガス雰囲
気中で1100℃以上の高温で数時間熱処理した図を示
す。この高温処理によりN型層5が形成されるとともに
基板1の表面層2〜6−には、デヌーデッドゾーンと呼
ばれる酸素濃度の低い無欠陥層6が形成されて理により
析出核7が形成された状態を第2図(C1に示す。次に
第2図(d)に示すように、N型エピタキシャル層9を
成長させる。このエピタキシャル層9成長前に、さらに
1000℃付近で数時間熱処理することにより、析出核
7が酸素を集めて析出物8に成長する。同時に汚染不純
物や微小欠陥に対するゲッタリング効果が増大する。こ
うして形成されたウェハでは、基板1とエピタキシャル
層9の間に無欠陥層6ができるが、生じた埋込拡散層5
の中は基板1と比較すると、大量の析出物8が形成され
ている。これは、イオン注入等により不純物を導入した
ため、析出核が多数発生したためである。ゲッタリング
効果は析出物の量と相関があり、埋込層5の真上の方が
ゲッタリング効果が大きい、このようにエピタキシャル
層9と基板1の界面に無酸素の無欠陥層6ができるため
、エピタキシャル層には酸素が拡散せず、従ってこのあ
と第2図に示すようなPウェル10形成のための115
0℃以上の高温熱処理によってもウェハ表面に欠陥層が
生ずることがない。
本発明によれば、エピタキシャル層の表面欠陥の生成を
防ぐためのイントリンシック・ゲラクリングをエピタキ
シャル成長前の埋込拡散層形成工程を兼ねて行うことに
より、従来のエピタキシャル成長後のIC処理にくらべ
て短時間で効果をあげることができ、酸素濃度の高いC
2結晶を用いての0MO3,Bi−0MO3製造におけ
る工数低減、特性改良が同時に行われ、原価低減が可能
になる。
防ぐためのイントリンシック・ゲラクリングをエピタキ
シャル成長前の埋込拡散層形成工程を兼ねて行うことに
より、従来のエピタキシャル成長後のIC処理にくらべ
て短時間で効果をあげることができ、酸素濃度の高いC
2結晶を用いての0MO3,Bi−0MO3製造におけ
る工数低減、特性改良が同時に行われ、原価低減が可能
になる。
【図面の簡単な説明】
第1図は本発明の一実施例におけるエピタキシャル層形
成までの工程を順次示す断面図、第2図はPウェル形成
工程を示す断面図である。
成までの工程を順次示す断面図、第2図はPウェル形成
工程を示す断面図である。
Claims (1)
- 1)半導体基板上に成長させたエピタキシャル層を有し
、基板とエピタキシャル層の界面の一部に埋込拡散層が
設けられるものの製造のために、一導電型のCZ結晶よ
りなる半導体基板の一面から選択的に不純物を導入して
他導電型の領域を形成したのち、非酸化性雰囲気中で1
100℃以上の温度で1ないし数時間、600〜800
℃の温度で1ないし数時間、さらに約1000℃の温度
で1ないし数時間順次熱処理を施し、次いで基板表面上
にエピタキシャル層を成長せしめることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6156886A JPS62219529A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6156886A JPS62219529A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62219529A true JPS62219529A (ja) | 1987-09-26 |
Family
ID=13174855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6156886A Pending JPS62219529A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62219529A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04355959A (ja) * | 1990-08-30 | 1992-12-09 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH11145146A (ja) * | 1997-11-10 | 1999-05-28 | Nec Corp | 半導体基板及びその製造方法 |
WO2013153724A1 (ja) * | 2012-04-12 | 2013-10-17 | 信越半導体株式会社 | エピタキシャルウェーハとその製造方法 |
-
1986
- 1986-03-19 JP JP6156886A patent/JPS62219529A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04355959A (ja) * | 1990-08-30 | 1992-12-09 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH11145146A (ja) * | 1997-11-10 | 1999-05-28 | Nec Corp | 半導体基板及びその製造方法 |
WO2013153724A1 (ja) * | 2012-04-12 | 2013-10-17 | 信越半導体株式会社 | エピタキシャルウェーハとその製造方法 |
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