JPS6326541B2 - - Google Patents
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- JPS6326541B2 JPS6326541B2 JP7175380A JP7175380A JPS6326541B2 JP S6326541 B2 JPS6326541 B2 JP S6326541B2 JP 7175380 A JP7175380 A JP 7175380A JP 7175380 A JP7175380 A JP 7175380A JP S6326541 B2 JPS6326541 B2 JP S6326541B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、とくにシリコンを用いた
バイポーラデバイスの製造に関するものである。
バイポーラデバイスの製造に関するものである。
シリコンウエーハの表面やエピタキシアル膜に
発生する微小欠陥は、デバイスの電気的特性を悪
化させることがよく知られており、この結晶欠陥
を最小限に抑制することが素子の歩留り向上につ
ながつている。この微小欠陥を発生させる原因と
しては、拡散速度の大きい重金属の汚染が考えら
れており、種々の抑制方法が施されまた提案され
ている。その抑制方法としては、現在市販のウエ
ーハではサンドブラスト等による裏面歪付けが主
であるが、この他にウエーハの内部欠陥を利用し
たイントリンシツクゲツリング効果（以下IG効
果と称す）、イオン注入による歪層の形成、
Si3N4膜による界面応力の導入、レーザによる裏
面歪層の形成などが実行又は提案されている。
発生する微小欠陥は、デバイスの電気的特性を悪
化させることがよく知られており、この結晶欠陥
を最小限に抑制することが素子の歩留り向上につ
ながつている。この微小欠陥を発生させる原因と
しては、拡散速度の大きい重金属の汚染が考えら
れており、種々の抑制方法が施されまた提案され
ている。その抑制方法としては、現在市販のウエ
ーハではサンドブラスト等による裏面歪付けが主
であるが、この他にウエーハの内部欠陥を利用し
たイントリンシツクゲツリング効果（以下IG効
果と称す）、イオン注入による歪層の形成、
Si3N4膜による界面応力の導入、レーザによる裏
面歪層の形成などが実行又は提案されている。
本発明者らはIG効果の有効性に着目し、ウエ
ーハに熱処理を施すことにより、エピタキシアル
膜中の微小欠陥を大幅に低減することができた。
（特願昭54−144183号参照）。IG効果はウエーハ
を熱処理することにより、過飽和な酸素が点欠陥
のところに析出し、その結果、基板内部にSiO2
析出物やそれから発生する転位、積層欠陥などが
形成され、その歪応力が微小欠陥を吸収するもの
である。
ーハに熱処理を施すことにより、エピタキシアル
膜中の微小欠陥を大幅に低減することができた。
（特願昭54−144183号参照）。IG効果はウエーハ
を熱処理することにより、過飽和な酸素が点欠陥
のところに析出し、その結果、基板内部にSiO2
析出物やそれから発生する転位、積層欠陥などが
形成され、その歪応力が微小欠陥を吸収するもの
である。
しかしながら、この内部欠陥はその後の工程に
おいて高温処理を施すと縮少又は消滅し、多くの
完全転位は原子の上昇運動によつて消滅すること
また微小な積層欠陥は完全転位ループに構造変換
し、IG効果が低下することが分つてきた。
おいて高温処理を施すと縮少又は消滅し、多くの
完全転位は原子の上昇運動によつて消滅すること
また微小な積層欠陥は完全転位ループに構造変換
し、IG効果が低下することが分つてきた。
一般にバイポーラデバイスでは、コレクターの
抵抗を下げるためにAsやSbを拡散させる埋込工
程があり、このときウエーハは1150〜1230℃の高
温熱処理を受けるのでIG効果の低下が問題とな
る。そして一旦高温熱処理により内部欠陥が縮少
又は消滅すると、次いで600〜1100℃の低温熱処
理を施しても、酸素の析出、したがつて内部欠陥
の発生はほとんど見られないことも分つてきた。
抵抗を下げるためにAsやSbを拡散させる埋込工
程があり、このときウエーハは1150〜1230℃の高
温熱処理を受けるのでIG効果の低下が問題とな
る。そして一旦高温熱処理により内部欠陥が縮少
又は消滅すると、次いで600〜1100℃の低温熱処
理を施しても、酸素の析出、したがつて内部欠陥
の発生はほとんど見られないことも分つてきた。
本発明はこのような問題を解決するためになさ
れたもので、シリコン単結晶基板にあらかじめ埋
込層を形成したのち気相反応法によりシリコン単
結晶薄膜を成長させ、各種の拡散、酸化などの工
程を経て製造されるバイポーラデバイスの製造工
程において、シリコン単結晶基板に1150℃〜1230
℃で埋込層を形成したのちに該基板を乾燥酸素雰
囲気中で650℃以上1100℃未満で熱処理を行ない、
次いで湿式酸素雰囲気、乾式酸素又は不活性ガス
雰囲気中で1100〜1200℃で熱処理を行なう半導体
装置の製造方法を提供するものである。
れたもので、シリコン単結晶基板にあらかじめ埋
込層を形成したのち気相反応法によりシリコン単
結晶薄膜を成長させ、各種の拡散、酸化などの工
程を経て製造されるバイポーラデバイスの製造工
程において、シリコン単結晶基板に1150℃〜1230
℃で埋込層を形成したのちに該基板を乾燥酸素雰
囲気中で650℃以上1100℃未満で熱処理を行ない、
次いで湿式酸素雰囲気、乾式酸素又は不活性ガス
雰囲気中で1100〜1200℃で熱処理を行なう半導体
装置の製造方法を提供するものである。
本発明によればIG効果を低下させることなく、
歩留りを向上させることができる。
歩留りを向上させることができる。
本発明は埋込層形成後、２段階の熱処理を施す
ものであるが、第１段目の乾燥酸素雰囲気中での
最適熱処理温度範囲を検討するために600〜1150
℃の範囲で16時間の熱処理を施したのち、第２段
目の熱処理を行いIG効果を調べた。通常の格子
間酸素濃度をもつウエーハでは、第１段目の熱処
理温度として650℃以上1100℃未満でIG効果を十
分にもたらすことが分つた。時間は16時間以上で
あればよいことも分つた。また第２段目の熱処理
温度としては1100〜1200℃が最適で、時間は１〜
４時間で十分なIG効果をもたらすこと、そして
第２段目の熱処理の雰囲気は湿式酸素、乾式酸素
または不活性ガスのいずれであつてもよいことが
判明した。
ものであるが、第１段目の乾燥酸素雰囲気中での
最適熱処理温度範囲を検討するために600〜1150
℃の範囲で16時間の熱処理を施したのち、第２段
目の熱処理を行いIG効果を調べた。通常の格子
間酸素濃度をもつウエーハでは、第１段目の熱処
理温度として650℃以上1100℃未満でIG効果を十
分にもたらすことが分つた。時間は16時間以上で
あればよいことも分つた。また第２段目の熱処理
温度としては1100〜1200℃が最適で、時間は１〜
４時間で十分なIG効果をもたらすこと、そして
第２段目の熱処理の雰囲気は湿式酸素、乾式酸素
または不活性ガスのいずれであつてもよいことが
判明した。
以下、実施例を参考例と比較することにより本
発明をさらに詳細に説明する。
発明をさらに詳細に説明する。
参考例
18×1017／cm3の格子間酸素濃度を有する基板を
乾燥酸素中で、950℃、16時間の熱処理を施した
ところ、第１図に示すように基板の円部に欠陥が
発生した。該基板を用いてバイポーラデバイスを
製造するために、第２図に示すように、酸化膜を
形成し次いで埋込用の穴あけを行つた。次いで
Sbを塗布し、酸素を含む窒素雰囲気中で、1230
℃、３時間の押込熱処理を行つた。この基板の一
枚を取り出してエツチングにより内部欠陥を観察
したところ、第３図に示すように、内部欠陥の密
度は減少していることが分つた。次に該基板の酸
化膜を除去したのち、エピタキシアル成長を行つ
た。OS法により、エピタキシアル膜の微小欠陥
を観察したところ、第４図に示すように密度は
104〜105／cm2であり、IG効果は低下していること
が分つた。また、この例において埋込前の950℃
の熱処理に続けて1100〜1200℃での高温熱処理を
施しても同様にIG効果が低下していることがわ
かつた。
乾燥酸素中で、950℃、16時間の熱処理を施した
ところ、第１図に示すように基板の円部に欠陥が
発生した。該基板を用いてバイポーラデバイスを
製造するために、第２図に示すように、酸化膜を
形成し次いで埋込用の穴あけを行つた。次いで
Sbを塗布し、酸素を含む窒素雰囲気中で、1230
℃、３時間の押込熱処理を行つた。この基板の一
枚を取り出してエツチングにより内部欠陥を観察
したところ、第３図に示すように、内部欠陥の密
度は減少していることが分つた。次に該基板の酸
化膜を除去したのち、エピタキシアル成長を行つ
た。OS法により、エピタキシアル膜の微小欠陥
を観察したところ、第４図に示すように密度は
104〜105／cm2であり、IG効果は低下していること
が分つた。また、この例において埋込前の950℃
の熱処理に続けて1100〜1200℃での高温熱処理を
施しても同様にIG効果が低下していることがわ
かつた。
実施例
18×1017／cm3の格子間酸素濃度を有する基板を
用いてバイポーラデバイスを製造するためにまず
第５図に示すように、埋込用の酸化膜を形成し、
次いで穴あけを行つた。次にSbを塗布し、酸素
を含む窒素雰囲気中で、1230℃、３時間の押込熱
処理を行つた（第６図）。このとき格子間酸素濃
度は17×1018／cm3となつた。次いでIG効果を有効
に活用するために、該基板を乾燥酸素中で720℃、
64時間の熱処理を施した（第７図）。このときの
格子間酸素濃度は17×1018／cm3であり、この第１
熱処理により全く変化しなかつた。次いで第２熱
処理として、乾式酸素中で1140℃、２時間の熱処
理を施したところ、格子間酸素濃度は著しく減少
し、12×1017／cm3となつた。またエツチングによ
り内部欠陥を観察したところ、第８図に示すよう
にスワール状の内部欠陥が鮮明に見られた。この
ような熱処理を施した基板を用いて、酸化膜を除
去したのち、第９図に示すようにエピタキシアル
成長を行つたところ、このエピタキシアル膜には
微小欠陥が観察されなかつた。
用いてバイポーラデバイスを製造するためにまず
第５図に示すように、埋込用の酸化膜を形成し、
次いで穴あけを行つた。次にSbを塗布し、酸素
を含む窒素雰囲気中で、1230℃、３時間の押込熱
処理を行つた（第６図）。このとき格子間酸素濃
度は17×1018／cm3となつた。次いでIG効果を有効
に活用するために、該基板を乾燥酸素中で720℃、
64時間の熱処理を施した（第７図）。このときの
格子間酸素濃度は17×1018／cm3であり、この第１
熱処理により全く変化しなかつた。次いで第２熱
処理として、乾式酸素中で1140℃、２時間の熱処
理を施したところ、格子間酸素濃度は著しく減少
し、12×1017／cm3となつた。またエツチングによ
り内部欠陥を観察したところ、第８図に示すよう
にスワール状の内部欠陥が鮮明に見られた。この
ような熱処理を施した基板を用いて、酸化膜を除
去したのち、第９図に示すようにエピタキシアル
成長を行つたところ、このエピタキシアル膜には
微小欠陥が観察されなかつた。
このことは埋込高温プロセスを経た基板でも、
本発明のような適当な２段階熱処理を施すことに
より、IG効果が有効に作用することを示してい
る。第７図に示すように押込熱処理後、低温での
第１熱処理によりエツチングでは観察されない微
小な発生核が形成され、次いで第８図のように第
２熱処理を施すことにより、内部欠陥が成長して
IG効果をもたらすものと考えられる。
本発明のような適当な２段階熱処理を施すことに
より、IG効果が有効に作用することを示してい
る。第７図に示すように押込熱処理後、低温での
第１熱処理によりエツチングでは観察されない微
小な発生核が形成され、次いで第８図のように第
２熱処理を施すことにより、内部欠陥が成長して
IG効果をもたらすものと考えられる。
以上詳細に述べたように、埋込工程後に２段階
熱処理を施すことによりIG効果が有効となり、
バイポーラデバイスの歩留りを向上させることが
できた。
熱処理を施すことによりIG効果が有効となり、
バイポーラデバイスの歩留りを向上させることが
できた。
第１〜４図は参考例による、第５〜９図は本発
明による半導体装置の製造方法及び欠陥の模式図
である。 １は基板、２は内部欠陥、３は酸化膜、４は埋
込層、５はエピタキシアル層、６は微小欠陥、７
は発生核である。
明による半導体装置の製造方法及び欠陥の模式図
である。 １は基板、２は内部欠陥、３は酸化膜、４は埋
込層、５はエピタキシアル層、６は微小欠陥、７
は発生核である。
Claims (1)
- １ シリコン単結晶基板にあらかじめ埋込層を形
成したのち、気相反応法によりシリコン単結晶薄
膜を成長させ、各種の拡散、酸化などの工程を経
て製造されるバイポーラデバイスの製造工程にお
いて、シリコン単結晶基板に1150℃〜1230℃で埋
込層を形成したのちに該基板を乾燥酸素雰囲気中
で650℃以上1100℃未満で熱処理を行ない、次い
で湿式酸素雰囲気、乾式酸素又は不活性ガス雰囲
気中で1100〜1200℃で熱処理を行なうことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175380A JPS56167335A (en) | 1980-05-29 | 1980-05-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175380A JPS56167335A (en) | 1980-05-29 | 1980-05-29 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56167335A JPS56167335A (en) | 1981-12-23 |
| JPS6326541B2 true JPS6326541B2 (ja) | 1988-05-30 |
Family
ID=13469601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7175380A Granted JPS56167335A (en) | 1980-05-29 | 1980-05-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56167335A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012754A (ja) * | 1983-07-01 | 1985-01-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60136218A (ja) * | 1983-12-23 | 1985-07-19 | Nec Corp | 半導体装置およびその製造方法 |
| JPS61174197A (ja) * | 1985-01-25 | 1986-08-05 | Toshiba Ceramics Co Ltd | エピタキシヤル・ウエ−ハの製造方法 |
| JPH0350737A (ja) * | 1989-07-18 | 1991-03-05 | Nec Corp | 半導体装置の製造方法 |
| JP2705748B2 (ja) * | 1993-08-30 | 1998-01-28 | キヤノン株式会社 | 光電変換装置の製造方法 |
-
1980
- 1980-05-29 JP JP7175380A patent/JPS56167335A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56167335A (en) | 1981-12-23 |
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