JPH0350737A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0350737A JPH0350737A JP18673289A JP18673289A JPH0350737A JP H0350737 A JPH0350737 A JP H0350737A JP 18673289 A JP18673289 A JP 18673289A JP 18673289 A JP18673289 A JP 18673289A JP H0350737 A JPH0350737 A JP H0350737A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にイントリン
シックゲッタリング（以下ＩＧと記す）効果を高める為
の製造方法に関する。
シックゲッタリング（以下ＩＧと記す）効果を高める為
の製造方法に関する。
従来、半導体装置の製造工程中のＩＧを用いた金属汚染
物等のゲッタリングは、半導体装置製造プロセス投入前
に１１００℃以上で熱処理し、半導体基板表面の酸素を
外方向拡散により低減化し、表面近傍に無欠陥層を形成
し、その後６００〜９００℃の温度で熱処理を行ない酸
素析出物の核を形成し、その後９００〜１１００°Ｃの
温度で熱処理を加え析出物の核を成長させ、酸素析出物
を形成するという工程を有していた。
物等のゲッタリングは、半導体装置製造プロセス投入前
に１１００℃以上で熱処理し、半導体基板表面の酸素を
外方向拡散により低減化し、表面近傍に無欠陥層を形成
し、その後６００〜９００℃の温度で熱処理を行ない酸
素析出物の核を形成し、その後９００〜１１００°Ｃの
温度で熱処理を加え析出物の核を成長させ、酸素析出物
を形成するという工程を有していた。
上述した従来のＩＧ処理を経た半導体基板を用いる半導
体装置の製造方法は、半導体装置製造プロセスの最高温
度が１２００℃以下の時は十分なゲッタリング効果を得
られるが、最高温度が１２００℃以上の時は酸素析出物
が最溶解し縮少するため、ＩＧ効果が十分に得られない
という欠点がある。
体装置の製造方法は、半導体装置製造プロセスの最高温
度が１２００℃以下の時は十分なゲッタリング効果を得
られるが、最高温度が１２００℃以上の時は酸素析出物
が最溶解し縮少するため、ＩＧ効果が十分に得られない
という欠点がある。
本発明の目的は、この従来技術の問題点を解消しプロセ
ス工程中において十分なＩＧ効果が得られる半導体装置
の製造方法を提供することである。
ス工程中において十分なＩＧ効果が得られる半導体装置
の製造方法を提供することである。
本発明の半導体装置の製造方法は、シリコン半導体基板
を１２００°Ｃ以上で熱処理する工程を有する半導体装
置の製造方法において、前記熱処理後９００〜１１５０
℃の範囲の温度で熱処理を行なうものである。
を１２００°Ｃ以上で熱処理する工程を有する半導体装
置の製造方法において、前記熱処理後９００〜１１５０
℃の範囲の温度で熱処理を行なうものである。
次に、本発明について図面を参照して説明する。
第１図はバイポーラＩＣの製造に本発明を適用した場合
の製造工程を順に示した半導体チップの断面図である。
の製造工程を順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、格子間酸素濃度が（１
，３〜１．７）ＸＩＯＩ８／ｃｎｆ、比抵抗が１〜５Ω
・ΩのＰ型のシリコン基板１に１１７０℃７時間、６０
０℃２０時間、１００℃７時間の熱処理を行ない、無欠
陥層２と酸素析出物による内部欠陥層３を有するシリコ
ン基板を得る。
，３〜１．７）ＸＩＯＩ８／ｃｎｆ、比抵抗が１〜５Ω
・ΩのＰ型のシリコン基板１に１１７０℃７時間、６０
０℃２０時間、１００℃７時間の熱処理を行ない、無欠
陥層２と酸素析出物による内部欠陥層３を有するシリコ
ン基板を得る。
次に第１図（ｂ）に示すように、シリコン基板１上にシ
リコン酸化膜４を形成し、次に公知のフォトリソグラフ
ィー技術を用いてシリコン酸化膜４に不純物拡散用の窓
を開口し、アンチモンを含む塗布拡散源５を塗布する。
リコン酸化膜４を形成し、次に公知のフォトリソグラフ
ィー技術を用いてシリコン酸化膜４に不純物拡散用の窓
を開口し、アンチモンを含む塗布拡散源５を塗布する。
次に第１図（ｃ）に示す様に、１２５０℃１０時間の熱
処理を行ないアンチモン拡散層６を得る。この時、シリ
コン基板１の内部欠陥は酸素析出物が最溶解する為、微
小な析出核７となりＩＣ効果が失なわれる。
処理を行ないアンチモン拡散層６を得る。この時、シリ
コン基板１の内部欠陥は酸素析出物が最溶解する為、微
小な析出核７となりＩＣ効果が失なわれる。
次いで、１０００℃６時間の熱処理を行なうことにより
析出核７が成長し第１図（ｄ）に示す様に、酸素析出物
による内部欠陥層３Ａが形成され、ＩＣ効果の優れたシ
リコン半導体基板が得られる。
析出核７が成長し第１図（ｄ）に示す様に、酸素析出物
による内部欠陥層３Ａが形成され、ＩＣ効果の優れたシ
リコン半導体基板が得られる。
第２の実施例としてＭＯＳＩＣに適用する場合を説明す
る。ＭＯＳＩＣのＰウェル形成工程での１２３０℃１４
時間の熱処理を行なった後、１０００℃６時間の熱処理
を追加することにより、第１の実施例と同様にＩＣ効果
の優れたシリコン半導体基板が得られる。
る。ＭＯＳＩＣのＰウェル形成工程での１２３０℃１４
時間の熱処理を行なった後、１０００℃６時間の熱処理
を追加することにより、第１の実施例と同様にＩＣ効果
の優れたシリコン半導体基板が得られる。
以上説明したように本発明の半導体装置の製造方法によ
れば、素子製造のいかなる工程においてもＩＣ効果が得
られる。バイポーラＩＣにエピタキシャル成長後の積層
欠陥密度は従来は１０００個／ｄに対し、本発明の方法
を用いた場合は５個／−以下となり、素子の歩留を向上
させることができるという効果がある。
れば、素子製造のいかなる工程においてもＩＣ効果が得
られる。バイポーラＩＣにエピタキシャル成長後の積層
欠陥密度は従来は１０００個／ｄに対し、本発明の方法
を用いた場合は５個／−以下となり、素子の歩留を向上
させることができるという効果がある。
第１図は本発明の一実施例を説明するための工程順に示
した半導体チップの断面図である。 １・・・シリコン基板、２・・・無欠陥層、３，３Ａ・
・・内部欠陥層、４・・・シリコン酸化膜、５・・・塗
布拡散源、６・・・アンチモン拡散層、７・・・析出核
。
した半導体チップの断面図である。 １・・・シリコン基板、２・・・無欠陥層、３，３Ａ・
・・内部欠陥層、４・・・シリコン酸化膜、５・・・塗
布拡散源、６・・・アンチモン拡散層、７・・・析出核
。
Claims (1)
- シリコン半導体基板を１２００℃以上で熱処理する工程
を有する半導体装置の製造方法において、前記熱処理後
９００〜１１５０℃の範囲の温度で熱処理を行なうこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18673289A JPH0350737A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18673289A JPH0350737A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350737A true JPH0350737A (ja) | 1991-03-05 |
Family
ID=16193675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18673289A Pending JPH0350737A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350737A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001086710A1 (fr) * | 2000-05-09 | 2001-11-15 | Shin-Etsu Handotai Co., Ltd. | Procede de production de plaquettes epitaxiales de silicium |
| US6450621B1 (en) | 1998-09-17 | 2002-09-17 | Canon Kabushiki Kaisha | Semiconductor device having inkjet recording capability and method for manufacturing the same, inkjet head using semiconductor device, recording apparatus, and information-processing system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56167335A (en) * | 1980-05-29 | 1981-12-23 | Nec Corp | Manufacture of semiconductor device |
| JPH02151035A (ja) * | 1988-12-01 | 1990-06-11 | Kyushu Electron Metal Co Ltd | バイポーラｉｃ製造時の埋込み拡散方法 |
-
1989
- 1989-07-18 JP JP18673289A patent/JPH0350737A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56167335A (en) * | 1980-05-29 | 1981-12-23 | Nec Corp | Manufacture of semiconductor device |
| JPH02151035A (ja) * | 1988-12-01 | 1990-06-11 | Kyushu Electron Metal Co Ltd | バイポーラｉｃ製造時の埋込み拡散方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6450621B1 (en) | 1998-09-17 | 2002-09-17 | Canon Kabushiki Kaisha | Semiconductor device having inkjet recording capability and method for manufacturing the same, inkjet head using semiconductor device, recording apparatus, and information-processing system |
| WO2001086710A1 (fr) * | 2000-05-09 | 2001-11-15 | Shin-Etsu Handotai Co., Ltd. | Procede de production de plaquettes epitaxiales de silicium |
| US6544899B2 (en) | 2000-05-09 | 2003-04-08 | Shin-Etsu Handotai Co. | Process for manufacturing silicon epitaxial wafer |
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