JPH0443646A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0443646A JPH0443646A JP15198390A JP15198390A JPH0443646A JP H0443646 A JPH0443646 A JP H0443646A JP 15198390 A JP15198390 A JP 15198390A JP 15198390 A JP15198390 A JP 15198390A JP H0443646 A JPH0443646 A JP H0443646A
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- Japan
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- heat treatment
- oxygen
- epitaxial layer
- silicon wafer
- gate oxide
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明１表 半導体装置及びその製造方法に関するもの
であり、特に高耐圧ゲート酸化膜を形成するた数 ＣＺ
基板中に酸素を析出させ不純物のゲッタリング・サイト
を作り、素子形成領域に無酸素層を形成した半導体装置
に関するものであも従来の技術 従来のエピタキシャル基板とＩＧ熱処理を組み合わせた
技術でζ上 エピタキシャル層形成前に熱処理を施Ｌ
ＣＺ基板中にゲッタリング・サイト（酸素析出物）を
形成する方法が一般に知られていも 発明が解決しようとする課題 しかしなが収 以上のように構成された従来の半導体装
置において１表 エピタキシャル成長する前に熱処理を
行なうた数 基板表面の転位等の欠陥によりエピタキシ
ャル層の完全結晶性を損なう。
であり、特に高耐圧ゲート酸化膜を形成するた数 ＣＺ
基板中に酸素を析出させ不純物のゲッタリング・サイト
を作り、素子形成領域に無酸素層を形成した半導体装置
に関するものであも従来の技術 従来のエピタキシャル基板とＩＧ熱処理を組み合わせた
技術でζ上 エピタキシャル層形成前に熱処理を施Ｌ
ＣＺ基板中にゲッタリング・サイト（酸素析出物）を
形成する方法が一般に知られていも 発明が解決しようとする課題 しかしなが収 以上のように構成された従来の半導体装
置において１表 エピタキシャル成長する前に熱処理を
行なうた数 基板表面の転位等の欠陥によりエピタキシ
ャル層の完全結晶性を損なう。
ま？ＱＣＺ基板にＩＧ熱処理が施されていない通常のエ
ピタキシャル基板で１．ｔ、デバイス・プロセス中の熱
処理により酸素がエピタキシャル層（素子形成領域）に
まで拡散し ゲート酸化膜の耐圧特性や信頼性を下げる
という問題点を有していｔ４本発明法 上記の問題点に
鑑みて考案されたものであり、高耐圧・高信頼性のゲー
ト酸化膜を持つ半導体装置及びその製造方法を提供する
ことを目的とすム 課題を解決するための手段 本発明は上述の課題を解決するた＆ ＣＺ法により作
成されたシリコン基板上にエピタキシャル層を成長させ
る工程と、その也 前記ＣＺ基板内に酸素の析出を促す
低温・短時間と高温・長時間の熱処理を行なう工程を備
えたことを特徴とする半導体装置の製造方法であム また 本発明はエピタキシャル層を堆積したＣＺ基板中
に不純物のゲッタリング・サイトを持ち、素子形成領域
に無酸素層を持つ構造を特徴とする半導体装置であも 作用 本発明は前記した構成により、ＣＺ基板に熱処理を加え
て基板内に酸素析出物が生成される前にエピタキシャル
層を成長することにより、エピタキシャル層の完全な結
晶性を保つ。その後に低温の熱処理を加えてＣＺ基板内
の結晶欠陥を析出核とし 続く高温の熱処理により酸素
の析出と外方拡散を促す。これらの処理の結果 素子を
形成するエピタキシャル層を超低酸素に採板 か２ 不
純物のゲッタリング・サイトを下地のＣＺ基板に作り、
高耐圧・高信頼性のゲート酸化膜を作ることができも
また デバイス・プロセスの始めにこの熱処理を行い格
子間酸素をＣＺ基板内に析出させておくと、プロセスの
熱処理による格子間酸素の素子形成領域への拡散を止め
ることができも実施例 第１図は本発明の実施例における半導体装置の構造とそ
の製造方法の断面図を示すものであム以下、図面を参照
しながら実施例を詳細に説明すも （Ａ）ＣＺ法により作られた単結晶シリコン基板１上に
エピタキシャル層２を形成すも （Ｂ）その後、 ９００℃１時間の熱処理を窒素雰囲気
中で行うと、ＣＺシリコン基板１の内部に析出核３が形
成されも しかし エピタキシャル層には析出核となる
結晶欠陥がほとんど無いたべ析出核は作られな（℃ （Ｃ）次に １１００℃１６時間の熱処理を窒素雰囲気
中で行うと、 ９００℃の熱処理で形成された析出核３
に酸素が析出されていき、酸素析出物３ａが形成されも
−人 エピタキシャル層の酸素は外方拡散され 素子
形成領域を一段と低酸素の状態にすることができも このようにして形成されたＭＯＳトランジスタのゲート
酸化膜耐圧の初期耐圧特性を第２図に示す。同図（ａ）
Ｉｆ、９００℃の析出核形成熱処理を行ったＭＯＳダイ
オードのゲート酸化膜耐圧測定結果であり、同図（ｂ）
は従来例であム 明らかへ 析出核形成熱処理を行うこ
とにより、ゲート酸化膜耐圧が向上していることがわが
ム以上のように構成されたこの実施例の半導体装置にお
いて、以下その動作を説明すも 一般にＭＯＳトランジ
スタのゲート酸化膜はシリコン基板を熱酸化し形成され
も そのたべ ゲート酸化Ｍ（素子）形成領域に 重金
属や転移などの点欠陥が存在したり格子間酸素濃度が高
いと、デバイス・プロセス中の熱処理によりその領域に
酸素の析出物が形成されも そして、ゲート酸化膜を形
成する熱酸化で、それらの析出物が酸化膜中に取り込ま
れてゲート酸化膜耐圧とその信頼性を低下させも 本発
明では ゲート酸化膜形成領域をエピタキシャル層に設
けることにより、その領域を低酸素に採板 また 下地
ＣＺ基板ｌ中に不純物のゲッタリング・サイト３ａを形
成させることにより、重金属などの不純物をＣ７基板ｌ
中にゲッタリングしゲート酸化膜形成領域から除く。ま
たエピタキシャル成長させた後に熱処理を加えるために
エピタキシャル層２の完全結晶性を損なうことがなし
も 発明の詳細 な説明したように 本発明によれば高信頼性・高耐圧の
ゲート酸化膜を形成することができ、その実用的効果は
太きｕ％
ピタキシャル基板で１．ｔ、デバイス・プロセス中の熱
処理により酸素がエピタキシャル層（素子形成領域）に
まで拡散し ゲート酸化膜の耐圧特性や信頼性を下げる
という問題点を有していｔ４本発明法 上記の問題点に
鑑みて考案されたものであり、高耐圧・高信頼性のゲー
ト酸化膜を持つ半導体装置及びその製造方法を提供する
ことを目的とすム 課題を解決するための手段 本発明は上述の課題を解決するた＆ ＣＺ法により作
成されたシリコン基板上にエピタキシャル層を成長させ
る工程と、その也 前記ＣＺ基板内に酸素の析出を促す
低温・短時間と高温・長時間の熱処理を行なう工程を備
えたことを特徴とする半導体装置の製造方法であム また 本発明はエピタキシャル層を堆積したＣＺ基板中
に不純物のゲッタリング・サイトを持ち、素子形成領域
に無酸素層を持つ構造を特徴とする半導体装置であも 作用 本発明は前記した構成により、ＣＺ基板に熱処理を加え
て基板内に酸素析出物が生成される前にエピタキシャル
層を成長することにより、エピタキシャル層の完全な結
晶性を保つ。その後に低温の熱処理を加えてＣＺ基板内
の結晶欠陥を析出核とし 続く高温の熱処理により酸素
の析出と外方拡散を促す。これらの処理の結果 素子を
形成するエピタキシャル層を超低酸素に採板 か２ 不
純物のゲッタリング・サイトを下地のＣＺ基板に作り、
高耐圧・高信頼性のゲート酸化膜を作ることができも
また デバイス・プロセスの始めにこの熱処理を行い格
子間酸素をＣＺ基板内に析出させておくと、プロセスの
熱処理による格子間酸素の素子形成領域への拡散を止め
ることができも実施例 第１図は本発明の実施例における半導体装置の構造とそ
の製造方法の断面図を示すものであム以下、図面を参照
しながら実施例を詳細に説明すも （Ａ）ＣＺ法により作られた単結晶シリコン基板１上に
エピタキシャル層２を形成すも （Ｂ）その後、 ９００℃１時間の熱処理を窒素雰囲気
中で行うと、ＣＺシリコン基板１の内部に析出核３が形
成されも しかし エピタキシャル層には析出核となる
結晶欠陥がほとんど無いたべ析出核は作られな（℃ （Ｃ）次に １１００℃１６時間の熱処理を窒素雰囲気
中で行うと、 ９００℃の熱処理で形成された析出核３
に酸素が析出されていき、酸素析出物３ａが形成されも
−人 エピタキシャル層の酸素は外方拡散され 素子
形成領域を一段と低酸素の状態にすることができも このようにして形成されたＭＯＳトランジスタのゲート
酸化膜耐圧の初期耐圧特性を第２図に示す。同図（ａ）
Ｉｆ、９００℃の析出核形成熱処理を行ったＭＯＳダイ
オードのゲート酸化膜耐圧測定結果であり、同図（ｂ）
は従来例であム 明らかへ 析出核形成熱処理を行うこ
とにより、ゲート酸化膜耐圧が向上していることがわが
ム以上のように構成されたこの実施例の半導体装置にお
いて、以下その動作を説明すも 一般にＭＯＳトランジ
スタのゲート酸化膜はシリコン基板を熱酸化し形成され
も そのたべ ゲート酸化Ｍ（素子）形成領域に 重金
属や転移などの点欠陥が存在したり格子間酸素濃度が高
いと、デバイス・プロセス中の熱処理によりその領域に
酸素の析出物が形成されも そして、ゲート酸化膜を形
成する熱酸化で、それらの析出物が酸化膜中に取り込ま
れてゲート酸化膜耐圧とその信頼性を低下させも 本発
明では ゲート酸化膜形成領域をエピタキシャル層に設
けることにより、その領域を低酸素に採板 また 下地
ＣＺ基板ｌ中に不純物のゲッタリング・サイト３ａを形
成させることにより、重金属などの不純物をＣ７基板ｌ
中にゲッタリングしゲート酸化膜形成領域から除く。ま
たエピタキシャル成長させた後に熱処理を加えるために
エピタキシャル層２の完全結晶性を損なうことがなし
も 発明の詳細 な説明したように 本発明によれば高信頼性・高耐圧の
ゲート酸化膜を形成することができ、その実用的効果は
太きｕ％
第１図は本発明の実施例における半導体装置の製造方法
を示す工程断面図 第２図は本発明と従来技術によって
形成したＭＯＳキャパシタの耐圧特性図であム Ｉ・・・ＣＺシリコン基板、 ２・・・エピタキシャル
凰３・・・析出核、 ４・・・酸素析出仇シリコン暮恒 エビ層 折出べ １１ａ出弥 初１１Ｆ１１圧じストプラム （ＡＪ 不発 −ＥＯＸ （Ｍｖ／ｃｍ） ＣＥ） 従事 例 ＥＯＸ （Ｍｖ／ｃｒｒｌ）
を示す工程断面図 第２図は本発明と従来技術によって
形成したＭＯＳキャパシタの耐圧特性図であム Ｉ・・・ＣＺシリコン基板、 ２・・・エピタキシャル
凰３・・・析出核、 ４・・・酸素析出仇シリコン暮恒 エビ層 折出べ １１ａ出弥 初１１Ｆ１１圧じストプラム （ＡＪ 不発 −ＥＯＸ （Ｍｖ／ｃｍ） ＣＥ） 従事 例 ＥＯＸ （Ｍｖ／ｃｒｒｌ）
Claims (2)
- （１）ＣＺ法により作成されたシリコン基板上にエピタ
キシャル層を成長させる工程と、その後、前記ＣＺ基板
内に酸素の析出を促す低温・短時間と高温・長時間の熱
処理を行なう工程を備えたことを特徴とする半導体装置
の製造方法。 - （２）エピタキシャル層を堆積したＣＺ基板中に不純物
のゲッタリング・サイトを持ち、素子形成領域に無酸素
層を持つ構造を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198390A JPH0443646A (ja) | 1990-06-11 | 1990-06-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198390A JPH0443646A (ja) | 1990-06-11 | 1990-06-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0443646A true JPH0443646A (ja) | 1992-02-13 |
Family
ID=15530500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15198390A Pending JPH0443646A (ja) | 1990-06-11 | 1990-06-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0443646A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261860B1 (en) | 1998-04-01 | 2001-07-17 | Nec Corporation | Method of fabricating solid-state image sensor |
| KR100622622B1 (ko) * | 1998-05-22 | 2006-09-11 | 신에쯔 한도타이 가부시키가이샤 | 에피텍셜 실리콘 단결정 웨이퍼의 제조 방법 및 에피텍셜 실리콘단결정 웨이퍼 |
| US7755085B2 (en) | 2005-05-13 | 2010-07-13 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating same |
| WO2013057887A1 (ja) * | 2011-10-20 | 2013-04-25 | 信越半導体株式会社 | エピタキシャルウエーハ及びその製造方法 |
-
1990
- 1990-06-11 JP JP15198390A patent/JPH0443646A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261860B1 (en) | 1998-04-01 | 2001-07-17 | Nec Corporation | Method of fabricating solid-state image sensor |
| KR100622622B1 (ko) * | 1998-05-22 | 2006-09-11 | 신에쯔 한도타이 가부시키가이샤 | 에피텍셜 실리콘 단결정 웨이퍼의 제조 방법 및 에피텍셜 실리콘단결정 웨이퍼 |
| US7755085B2 (en) | 2005-05-13 | 2010-07-13 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating same |
| WO2013057887A1 (ja) * | 2011-10-20 | 2013-04-25 | 信越半導体株式会社 | エピタキシャルウエーハ及びその製造方法 |
| JP2013089858A (ja) * | 2011-10-20 | 2013-05-13 | Shin Etsu Handotai Co Ltd | エピタキシャルウエーハ及びその製造方法 |
| US9425345B2 (en) | 2011-10-20 | 2016-08-23 | Shin-Etsu Handotai Co., Ltd. | Epitaxial wafer and manufacturing method thereof |
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