JPH01260832A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH01260832A JPH01260832A JP8826388A JP8826388A JPH01260832A JP H01260832 A JPH01260832 A JP H01260832A JP 8826388 A JP8826388 A JP 8826388A JP 8826388 A JP8826388 A JP 8826388A JP H01260832 A JPH01260832 A JP H01260832A
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- oxide film
- diffusion layer
- epitaxial layer
- substrate
- layer
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体素子の製造方法に係り、特にイオン打
込み法により半導体基板に形成した拡散層上に酸化膜を
形成する方法に関するものである。
込み法により半導体基板に形成した拡散層上に酸化膜を
形成する方法に関するものである。
（従来の技術）
半導体基板にイオン打込み法により拡散層を形成し、そ
の拡散層上に酸化膜を形成する工程は、ｌ！ＥＦＲＯＭ
のトンネル酸化膜部分を一例として半導体素子の製造方
法においてはよく行われる工程である。
の拡散層上に酸化膜を形成する工程は、ｌ！ＥＦＲＯＭ
のトンネル酸化膜部分を一例として半導体素子の製造方
法においてはよく行われる工程である。
その拡散層・酸化膜形成工程の従来例を第３図を参照し
て説明する。
て説明する。
まず第３図（ａ）に示すように、Ｐ型シリコン基板１の
表面部を選択的に酸化してフィールド酸化膜２を形成す
ることにより、基板１上をアクティブ領域とフィールド
領域に分ける。
表面部を選択的に酸化してフィールド酸化膜２を形成す
ることにより、基板１上をアクティブ領域とフィールド
領域に分ける。
次に、第３図ら）に示すように、アクティブ領域の基板
１表面にイオン打込み時の保護用酸化膜３を形成した後
、該酸化膜３上にレジストパターン４を形成し、そのレ
ジストパターン４をマスクとしてＮ型不純物をイオン打
込み法により基Ｆｉ１に打込むことにより、該基板１内
にＮ型拡散層５を形成する。
１表面にイオン打込み時の保護用酸化膜３を形成した後
、該酸化膜３上にレジストパターン４を形成し、そのレ
ジストパターン４をマスクとしてＮ型不純物をイオン打
込み法により基Ｆｉ１に打込むことにより、該基板１内
にＮ型拡散層５を形成する。
次に、第３図（ｃ）に示すように、レジストパターン４
および保護用酸化膜３を除去し、その後、第３図（ｄ）
に示すように、Ｎ型拡散層５上を含む基板１のアクティ
ブ領域表面に例えばゲート酸化膜６を熱酸化により形成
する。
および保護用酸化膜３を除去し、その後、第３図（ｄ）
に示すように、Ｎ型拡散層５上を含む基板１のアクティ
ブ領域表面に例えばゲート酸化膜６を熱酸化により形成
する。
（発明が解決しようとする課題）
しかしながら、上記のような従来の製造方法では、ゲー
ト酸化膜６形成工程の熱処理で基板１のアニール工程を
兼ねているにもかかわらず、基板１にイオン打込み時の
ダメージが残っており結晶欠陥が起きているために、拡
散層５上のゲート酸化１１６の膜質が悪く、信転性の悪
い酸化膜しか得られないという問題点があった。
ト酸化膜６形成工程の熱処理で基板１のアニール工程を
兼ねているにもかかわらず、基板１にイオン打込み時の
ダメージが残っており結晶欠陥が起きているために、拡
散層５上のゲート酸化１１６の膜質が悪く、信転性の悪
い酸化膜しか得られないという問題点があった。
この発明は、イオン打込み法により形成された拡散層上
に良質の信頬性の高い酸化膜を形成できるようにした半
導体素子の製造方法を提供することを目的とする。
に良質の信頬性の高い酸化膜を形成できるようにした半
導体素子の製造方法を提供することを目的とする。
（課題を解決するための手段）
この発明では、半導体基板の一部にイオン打込み法によ
り拡散層を形成した後、該基板上にエピタキシャル層を
成長させ、そのエピタキシャル層内に上記拡散層を上方
拡散させ、しかる後、上方拡散した上記拡散層上を含む
上記エピタキシャル層の表面に酸化膜を形成する。
り拡散層を形成した後、該基板上にエピタキシャル層を
成長させ、そのエピタキシャル層内に上記拡散層を上方
拡散させ、しかる後、上方拡散した上記拡散層上を含む
上記エピタキシャル層の表面に酸化膜を形成する。
（作 用）
半導体基板にイオン打込み法で拡散層を形成すると、イ
オン打込み時のダメージが残り結晶欠陥の多い基板とな
るが、該基板上にエピタキシャル層を成長させ、そのエ
ピタキシャル層内に上記拡散層を上方拡散させ、そのエ
ピタキシャル層の表面に酸化膜を形成すれば、前記エピ
タキシャル層成長時の熱処理により基板のダメージが緩
和されて結晶欠陥が減少すること、およびそもそもエピ
タキシャル層の表面は結晶欠陥が少ないことから、拡散
層上であっても、劣化の少ない良質の信顧性の高い酸化
膜が成長される。
オン打込み時のダメージが残り結晶欠陥の多い基板とな
るが、該基板上にエピタキシャル層を成長させ、そのエ
ピタキシャル層内に上記拡散層を上方拡散させ、そのエ
ピタキシャル層の表面に酸化膜を形成すれば、前記エピ
タキシャル層成長時の熱処理により基板のダメージが緩
和されて結晶欠陥が減少すること、およびそもそもエピ
タキシャル層の表面は結晶欠陥が少ないことから、拡散
層上であっても、劣化の少ない良質の信顧性の高い酸化
膜が成長される。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
まず第１図（ａ）に示すように、抵抗２０〜３０Ω・１
のＰ型シリコン基板１１の表面にイオン打込み時の保護
用酸化膜１２を形成した後、その上にレジストパターン
１３を形成し、そのレジストパターン１３をマスクとし
てＡｓ”イオンを１００ ｋｅＶ程度の高エネルギ、Ｉ
Ｅ１５（ｌｃｄ）のドーズ量で基板１１に打込むことに
より、該基板１１の一部にＮ型拡散層１４を形成する。
のＰ型シリコン基板１１の表面にイオン打込み時の保護
用酸化膜１２を形成した後、その上にレジストパターン
１３を形成し、そのレジストパターン１３をマスクとし
てＡｓ”イオンを１００ ｋｅＶ程度の高エネルギ、Ｉ
Ｅ１５（ｌｃｄ）のドーズ量で基板１１に打込むことに
より、該基板１１の一部にＮ型拡散層１４を形成する。
次に、レジストパターン１３および保護用酸化膜１２を
除去した後、露出したＰ型シリコン基板１１の表面上に
第１図（ロ）に示すように、１２００°Ｃ程度の高温、
圧力は常圧の条件でＰ型エピタキシャル層１５を１〜２
μ厚に形成する。この時、基板１１に形成されているＮ
型拡散層１４は、エピタキシャル層１５の表面まで上方
拡散する。
除去した後、露出したＰ型シリコン基板１１の表面上に
第１図（ロ）に示すように、１２００°Ｃ程度の高温、
圧力は常圧の条件でＰ型エピタキシャル層１５を１〜２
μ厚に形成する。この時、基板１１に形成されているＮ
型拡散層１４は、エピタキシャル層１５の表面まで上方
拡散する。
次に、エピタキシャル層１５をＬＯＣＯ５法などで選択
酸化して第１図（ｃ）に示すようにフィールド酸化膜１
６を形成することにより、エピタキシャル層１５とシリ
コン基板１１からなる半導体基体の表面をフィールド領
域と、前記Ｎ型拡散層１４を有するアクティブ領域に分
ける。
酸化して第１図（ｃ）に示すようにフィールド酸化膜１
６を形成することにより、エピタキシャル層１５とシリ
コン基板１１からなる半導体基体の表面をフィールド領
域と、前記Ｎ型拡散層１４を有するアクティブ領域に分
ける。
その後、第１図（ｄ）に示すように、Ｎ型拡散層１４上
を含むエピタキシャル層１５の表面（アクティブ領域の
表面）に例えば１００人程度の極薄のゲート酸化膜１７
を熱酸化で形成する。この時、ゲート酸化膜１７として
は、拡散層１４の上においても良質の酸化膜が形成され
る。すなわち、拡散層１４形成時のイオン打込みにより
基板１１に結晶欠陥が生じるが、エピタキシャル層１５
を成長させる時の熱処理により基板１１の結晶欠陥が減
少することとなり、しかも、そもそもエピタキシャル層
１５の表面は結晶欠陥が少ないことから、エピタキシャ
ル層１５表面のゲート酸化膜１７は、例え拡散層１４上
においても良質に形成される。
を含むエピタキシャル層１５の表面（アクティブ領域の
表面）に例えば１００人程度の極薄のゲート酸化膜１７
を熱酸化で形成する。この時、ゲート酸化膜１７として
は、拡散層１４の上においても良質の酸化膜が形成され
る。すなわち、拡散層１４形成時のイオン打込みにより
基板１１に結晶欠陥が生じるが、エピタキシャル層１５
を成長させる時の熱処理により基板１１の結晶欠陥が減
少することとなり、しかも、そもそもエピタキシャル層
１５の表面は結晶欠陥が少ないことから、エピタキシャ
ル層１５表面のゲート酸化膜１７は、例え拡散層１４上
においても良質に形成される。
なお、エピタキシャル層成長温度１１００〜１２００″
Ｃ２圧力＝常圧、エピタキシャル層膜厚１〜２−の条件
であれば、前述のように、エピタキシャル層成長時に、
その表面まで拡散層を上方拡散させることができるが、
温度１０００°Ｃ以下、圧力が常圧以下、あるいはエピ
タキシャル層膜厚が数−以上の時は、エピタキシャル層
成長と同時にその表面まで拡散層を上方拡散させること
は困難であり、エピタキシャル層成長後熱処理が必要と
なる。その熱処理には、ヒーター加熱、ランプ加熱など
を用いることができる。
Ｃ２圧力＝常圧、エピタキシャル層膜厚１〜２−の条件
であれば、前述のように、エピタキシャル層成長時に、
その表面まで拡散層を上方拡散させることができるが、
温度１０００°Ｃ以下、圧力が常圧以下、あるいはエピ
タキシャル層膜厚が数−以上の時は、エピタキシャル層
成長と同時にその表面まで拡散層を上方拡散させること
は困難であり、エピタキシャル層成長後熱処理が必要と
なる。その熱処理には、ヒーター加熱、ランプ加熱など
を用いることができる。
また、エピタキシャル層１５の成長時にＮ型拡散層１４
がエピタキシャル層１５の表面まで上方拡散しない場合
は、エピタキシャル層１５成長後、あるいは第２図のよ
うにフィールド酸化膜１６形成後、同図のように、Ｂ１
イオンの補助的なイオン打込みを行うことにより、Ｎ型
拡散層１４がエピタキシャル層１５の表面まで達した状
態を作り出すようにしてもよい、この時、エピタキシャ
ル層１５にダメージを残さない程度の低ドーズ、低エネ
ルギ（Ｉ Ｅ １１ （１ｃ＋１） 、 ３０ｋｅＶ
）でＢ”イオンの打込みを行うようにする。なお、第
２図において、１日はエピタキシャル層１５表面のイオ
ン打込み保護用酸化膜、１９はその上のレジストパター
ンである。
がエピタキシャル層１５の表面まで上方拡散しない場合
は、エピタキシャル層１５成長後、あるいは第２図のよ
うにフィールド酸化膜１６形成後、同図のように、Ｂ１
イオンの補助的なイオン打込みを行うことにより、Ｎ型
拡散層１４がエピタキシャル層１５の表面まで達した状
態を作り出すようにしてもよい、この時、エピタキシャ
ル層１５にダメージを残さない程度の低ドーズ、低エネ
ルギ（Ｉ Ｅ １１ （１ｃ＋１） 、 ３０ｋｅＶ
）でＢ”イオンの打込みを行うようにする。なお、第
２図において、１日はエピタキシャル層１５表面のイオ
ン打込み保護用酸化膜、１９はその上のレジストパター
ンである。
（発明の効果）
以上詳述したように、この発明の方法によれば、半導体
基板の一部にイオン打込み法により拡散層を形成し、そ
の基板上にエピタキシャル層を成長させ、そのエピタキ
シャル層内に拡散層を上方拡散させ、そのエピタキシャ
ル層の表面に酸化膜を形成するようにしたので、拡散層
上においても劣化のない良質の信◆■性の高い酸化膜を
形成することができる。
基板の一部にイオン打込み法により拡散層を形成し、そ
の基板上にエピタキシャル層を成長させ、そのエピタキ
シャル層内に拡散層を上方拡散させ、そのエピタキシャ
ル層の表面に酸化膜を形成するようにしたので、拡散層
上においても劣化のない良質の信◆■性の高い酸化膜を
形成することができる。
第１図はこの発明の半導体素子の製造方法の一実施例を
示す工程断面図、第２図はこの発明の一実施例における
補足手段の断面図、第３図は従来の製造方法を示す工程
断面図である。 １１・・・Ｐ型シリコン基板、１４・・・Ｎ型拡散屡、
１５・・・Ｐ型エピタキシャル層、１７・・・ゲート酸
化膜。 第１図 第２図 第 ３ 凶
示す工程断面図、第２図はこの発明の一実施例における
補足手段の断面図、第３図は従来の製造方法を示す工程
断面図である。 １１・・・Ｐ型シリコン基板、１４・・・Ｎ型拡散屡、
１５・・・Ｐ型エピタキシャル層、１７・・・ゲート酸
化膜。 第１図 第２図 第 ３ 凶
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板の一部にイオン打込み法により拡散層
を形成する工程と、 （ｂ）その拡散層を有する前記基板上にエピタキシャル
層を成長させ、そのエピタキシャル層内に前記拡散層を
上方拡散させる工程と、 （ｃ）その上方拡散した拡散層上を含む前記エピタキシ
ャル層の表面に酸化膜を形成する工程とを具備してなる
半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8826388A JPH01260832A (ja) | 1988-04-12 | 1988-04-12 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8826388A JPH01260832A (ja) | 1988-04-12 | 1988-04-12 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01260832A true JPH01260832A (ja) | 1989-10-18 |
Family
ID=13937999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8826388A Pending JPH01260832A (ja) | 1988-04-12 | 1988-04-12 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01260832A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696062A2 (en) | 1994-07-28 | 1996-02-07 | Hitachi, Ltd. | CMOS semiconductor device and manufacturing method thereof |
-
1988
- 1988-04-12 JP JP8826388A patent/JPH01260832A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696062A2 (en) | 1994-07-28 | 1996-02-07 | Hitachi, Ltd. | CMOS semiconductor device and manufacturing method thereof |
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