JPH023539B2 - - Google Patents
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- JPH023539B2 JPH023539B2 JP56022740A JP2274081A JPH023539B2 JP H023539 B2 JPH023539 B2 JP H023539B2 JP 56022740 A JP56022740 A JP 56022740A JP 2274081 A JP2274081 A JP 2274081A JP H023539 B2 JPH023539 B2 JP H023539B2
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- surface layer
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Semiconductor Memories (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、とくにCZ法
によつて育成されたシリコン基板を用いる半導体
装置の製造方法において出発材料である上記シリ
コン基板の前処理方法に関するものである。
によつて育成されたシリコン基板を用いる半導体
装置の製造方法において出発材料である上記シリ
コン基板の前処理方法に関するものである。
シリコン半導体装置特にICにおいては、シリ
コン基板としてCZ法（チヨクラルスキー法）で
育成されたシリコン基板が使われている。CZ法
で育成されたシリコン基板には通常およそ１×
1018atoms／cm3の酸素が含まれている。通常の半
導体装置の製造工程における1000℃近辺の熱処理
では、シリコン中の上記溶存酸素は過飽和になつ
ており、熱処理による酸素析出に伴う欠陥が多数
発生し、素子の電気特性を劣化させることはよく
知られている。
コン基板としてCZ法（チヨクラルスキー法）で
育成されたシリコン基板が使われている。CZ法
で育成されたシリコン基板には通常およそ１×
1018atoms／cm3の酸素が含まれている。通常の半
導体装置の製造工程における1000℃近辺の熱処理
では、シリコン中の上記溶存酸素は過飽和になつ
ており、熱処理による酸素析出に伴う欠陥が多数
発生し、素子の電気特性を劣化させることはよく
知られている。
近年CZシリコン基板中に含まれる酸素の熱的
挙動についてはよく知られるようになり、CZシ
リコン基板全体に適当な熱処理を施すことによつ
て、第１図の熱処理後のシリコン基板の断面図に
示すようにシリコン基板１１の表面層すなわち表
面より数ミクロンから数10ミクロンに亘つて欠陥
の少ない領域１２が形成され、シリコン基板１１
の深い部分１３には多数の欠陥が発生する。この
ような基板表面に形成された素子の電気特性はす
ぐれていることが知られている。これは、シリコ
ン基板内部の欠陥領域１３が、その後の半導体素
子製造工程で生じる表面層１２の不純物や欠陥を
ゲツタリングすることに起因すると考えられてい
る。
挙動についてはよく知られるようになり、CZシ
リコン基板全体に適当な熱処理を施すことによつ
て、第１図の熱処理後のシリコン基板の断面図に
示すようにシリコン基板１１の表面層すなわち表
面より数ミクロンから数10ミクロンに亘つて欠陥
の少ない領域１２が形成され、シリコン基板１１
の深い部分１３には多数の欠陥が発生する。この
ような基板表面に形成された素子の電気特性はす
ぐれていることが知られている。これは、シリコ
ン基板内部の欠陥領域１３が、その後の半導体素
子製造工程で生じる表面層１２の不純物や欠陥を
ゲツタリングすることに起因すると考えられてい
る。
ところで上記の欠陥の少ない領域１２を形成す
るには、まず欠陥の発生のもとになる酸素を少な
くするため、あらかじめシリコン基板１１の深さ
方向の酸素濃度分布を第２図に示すごとく、表面
層では５×1017atoms／cm3以下にし、深い部分で
は１×1018atoms／cm3以上にせしめたのち、650
℃〜800℃程度の低温熱処理と900℃〜1100℃の高
温熱処理を連続的に実施すればよい。このように
して、第１図に示すごとき欠陥分布が形成できる
が、ここでシリコン基板１１中の酸素濃度を上記
第２図のような分布に形成するために、通常基板
全体に1100℃以上の高温熱処理を実施してシリコ
ン基板中の酸素を外向拡散させる方法が用いられ
る。
るには、まず欠陥の発生のもとになる酸素を少な
くするため、あらかじめシリコン基板１１の深さ
方向の酸素濃度分布を第２図に示すごとく、表面
層では５×1017atoms／cm3以下にし、深い部分で
は１×1018atoms／cm3以上にせしめたのち、650
℃〜800℃程度の低温熱処理と900℃〜1100℃の高
温熱処理を連続的に実施すればよい。このように
して、第１図に示すごとき欠陥分布が形成できる
が、ここでシリコン基板１１中の酸素濃度を上記
第２図のような分布に形成するために、通常基板
全体に1100℃以上の高温熱処理を実施してシリコ
ン基板中の酸素を外向拡散させる方法が用いられ
る。
しかるに、上述した基板表面の酸素濃度を低下
させる熱処理方法では、表面層の欠陥を完全にな
くすことは困難で、結晶育成直後に存在している
と思われる表面層の欠陥核のごくわずかなものは
成長し、かつこれは素子形成後まで残存し、電気
特性の劣化をもたらす。さらにこの基板全体の高
温熱処理によつてシリコン基板１１の深い部分で
の欠陥発生が抑制され易く、その後の素子形成工
程で生じる表面層の不純物や欠陥のゲツタリング
能力が低下する。すなわち、従来の方法では表面
層の欠陥を完全になくすることは困難である。さ
らに従来の方法では、第２図に示すごとく酸素濃
度の低下される表面層が20μｍ程度に深く形成さ
れる。通常の半導体素子の深さは10μｍ程度以内
であり、この領域の直下近傍に酸素濃度を低下さ
せて欠陥の少ない領域を形成することは、その後
の素子装造工程で表面層に生じる欠陥のゲツタリ
ング作用を生じさせるためには好ましくない。
させる熱処理方法では、表面層の欠陥を完全にな
くすことは困難で、結晶育成直後に存在している
と思われる表面層の欠陥核のごくわずかなものは
成長し、かつこれは素子形成後まで残存し、電気
特性の劣化をもたらす。さらにこの基板全体の高
温熱処理によつてシリコン基板１１の深い部分で
の欠陥発生が抑制され易く、その後の素子形成工
程で生じる表面層の不純物や欠陥のゲツタリング
能力が低下する。すなわち、従来の方法では表面
層の欠陥を完全になくすることは困難である。さ
らに従来の方法では、第２図に示すごとく酸素濃
度の低下される表面層が20μｍ程度に深く形成さ
れる。通常の半導体素子の深さは10μｍ程度以内
であり、この領域の直下近傍に酸素濃度を低下さ
せて欠陥の少ない領域を形成することは、その後
の素子装造工程で表面層に生じる欠陥のゲツタリ
ング作用を生じさせるためには好ましくない。
本発明はこのような問題の検討のもとになされ
たもので、シリコン基板の内部を熱処理せずに所
望の表面層のみ酸素濃度を低下させる方法を用
い、必要な基板表面層のみ欠陥を十分になくする
もので、電気的特性の良好な素子の形成を可能と
するものである。すなわち、本発明は、通常のデ
バイス製造工程の前に上記シリコン基板の表面層
のみを真空中又は不活性ガス雰囲気中でレーザ、
あるいは電子ビーム等の高エネルギー密度のビー
ムで照射することにより、所定のシリコン基板表
面層の酸素を蒸発せしめて欠陥をなくし、その後
のデバイス製造の通常工程の熱処理による欠陥発
生を上記シリコン基板の表面層から除去し、その
表面層に形成した素子の電気特性を向上せしむる
ものである。
たもので、シリコン基板の内部を熱処理せずに所
望の表面層のみ酸素濃度を低下させる方法を用
い、必要な基板表面層のみ欠陥を十分になくする
もので、電気的特性の良好な素子の形成を可能と
するものである。すなわち、本発明は、通常のデ
バイス製造工程の前に上記シリコン基板の表面層
のみを真空中又は不活性ガス雰囲気中でレーザ、
あるいは電子ビーム等の高エネルギー密度のビー
ムで照射することにより、所定のシリコン基板表
面層の酸素を蒸発せしめて欠陥をなくし、その後
のデバイス製造の通常工程の熱処理による欠陥発
生を上記シリコン基板の表面層から除去し、その
表面層に形成した素子の電気特性を向上せしむる
ものである。
本発明の方法は、上記第２図のような酸素濃度
分布を形成する場合、高エネルギービーム例えば
レーザ照射を用いることにより基板の表面層のみ
に高温処理を施し、酸素濃度分布のシリコン基板
の表面付近での急峻な変化を形成する。このとき
表面付近下の基板の内部は熱処理が行われず基板
内の酸素濃度は低下しない。この後、上記の低
温、高温連続熱処理を適用しシリコン基板の表面
層に無欠陥領域を、また酸素が高濃度に残存して
いる内部に高密度の欠陥領域を得るものである。
したがつてシリコン基板内部の欠陥領域による表
面層の有効なゲツタリングを起こせしめ、素子の
電気特性に一層の改善が見られるものである。
分布を形成する場合、高エネルギービーム例えば
レーザ照射を用いることにより基板の表面層のみ
に高温処理を施し、酸素濃度分布のシリコン基板
の表面付近での急峻な変化を形成する。このとき
表面付近下の基板の内部は熱処理が行われず基板
内の酸素濃度は低下しない。この後、上記の低
温、高温連続熱処理を適用しシリコン基板の表面
層に無欠陥領域を、また酸素が高濃度に残存して
いる内部に高密度の欠陥領域を得るものである。
したがつてシリコン基板内部の欠陥領域による表
面層の有効なゲツタリングを起こせしめ、素子の
電気特性に一層の改善が見られるものである。
次に本発明の実施例を図面にもとづき説明す
る。CZシリコン基板として例えばＰ型面方位１
００酸素濃度1.0×1018atoms／cm3の単結晶基板２
１を用いる。第３図のａは真空中又は不活性ガス
雰囲気中でレーザーを照射する工程を示す。すな
わち、シリコン基板２１を350℃の基板加熱をし
ながら、14watt、ビーム径150μｍのCWレーザ光
２０にてシリコン基板の表面全体を１cm／secの
速度で走査する。このときシリコン基板２１の浅
い表面層0.5〜0.6μｍの領域３２は約1400℃の高
温になり、この領域２２の欠陥核は全て消滅す
る。基板２１の表面から深い部分２３は基板加熱
温度350℃程度であり、この部分２３の酸素濃度
は変化しない。1400℃におけるシリコン中の酸素
の拡散係数は1100℃におけるそれの50〜100倍程
度であり拡散長Ｌは、拡散係数をＤ、時間をｔと
すればＬ∝√である。前述した1100℃、４時
間の熱処理ではＬはおよそ25μｍであるから、本
発明のこの実施例のごとく1400℃、１秒ではＬは
１〜2μｍに小さいものとなる。
る。CZシリコン基板として例えばＰ型面方位１
００酸素濃度1.0×1018atoms／cm3の単結晶基板２
１を用いる。第３図のａは真空中又は不活性ガス
雰囲気中でレーザーを照射する工程を示す。すな
わち、シリコン基板２１を350℃の基板加熱をし
ながら、14watt、ビーム径150μｍのCWレーザ光
２０にてシリコン基板の表面全体を１cm／secの
速度で走査する。このときシリコン基板２１の浅
い表面層0.5〜0.6μｍの領域３２は約1400℃の高
温になり、この領域２２の欠陥核は全て消滅す
る。基板２１の表面から深い部分２３は基板加熱
温度350℃程度であり、この部分２３の酸素濃度
は変化しない。1400℃におけるシリコン中の酸素
の拡散係数は1100℃におけるそれの50〜100倍程
度であり拡散長Ｌは、拡散係数をＤ、時間をｔと
すればＬ∝√である。前述した1100℃、４時
間の熱処理ではＬはおよそ25μｍであるから、本
発明のこの実施例のごとく1400℃、１秒ではＬは
１〜2μｍに小さいものとなる。
したがつて、第３図ａの処理後のシリコン基板
の表面からの酸素濃度分布は、第４図のようにシ
リコン基板２１の0.5μｍの薄い表面層２２におい
て酸素濃度が急激に小さくなる。
の表面からの酸素濃度分布は、第４図のようにシ
リコン基板２１の0.5μｍの薄い表面層２２におい
て酸素濃度が急激に小さくなる。
次に第３図ｂに示すように650℃〜800℃たとえ
ば700℃の低温熱処理を16時間行つて、表面層２
２下の基板２１の深い部分２３に溶存酸素を析出
させて欠陥の核を形成し、900℃〜1100℃たとえ
ば1000℃の高温の熱処理を６時間施し、欠陥２４
を基板の深い部分２３に形成する。したがつて、
このときシリコン基板２１の断面の欠陥分布は、
0.5〜0.6μｍの表面層２２の領域では無欠陥とな
り、深い領域２３では非常に高密度の欠陥が発生
している。
ば700℃の低温熱処理を16時間行つて、表面層２
２下の基板２１の深い部分２３に溶存酸素を析出
させて欠陥の核を形成し、900℃〜1100℃たとえ
ば1000℃の高温の熱処理を６時間施し、欠陥２４
を基板の深い部分２３に形成する。したがつて、
このときシリコン基板２１の断面の欠陥分布は、
0.5〜0.6μｍの表面層２２の領域では無欠陥とな
り、深い領域２３では非常に高密度の欠陥が発生
している。
以上のようなシリコン基板の前処理を施した
後、表面層２２に例えば通常のMOS型素子を形
成すれば、第３図ｃのように、MOS素子のチヤ
ネル部分２２′は、シリコン基板の深い領域２３
に発生した欠陥によるゲツタリング効果により、
無欠陥領域となり、素子の電気特性は極めて良好
になる。第３図ｃにおいて、２５はフイールド酸
化膜、２６はゲート酸化膜、２７はゲート電極、
２８，２９はソース、ドレイン領域である。
後、表面層２２に例えば通常のMOS型素子を形
成すれば、第３図ｃのように、MOS素子のチヤ
ネル部分２２′は、シリコン基板の深い領域２３
に発生した欠陥によるゲツタリング効果により、
無欠陥領域となり、素子の電気特性は極めて良好
になる。第３図ｃにおいて、２５はフイールド酸
化膜、２６はゲート酸化膜、２７はゲート電極、
２８，２９はソース、ドレイン領域である。
第３図に示した方法によれば、レーザー等の高
エネルギー密度のビームにて基板の表面層のみに
熱処理を加え、表面層のみの酸素濃度を低減させ
てこの領域の欠陥をほぼ完全になくすことができ
る。そして、欠陥のない表面層の厚さを素子形成
に必要なものにすることができ、素子形成時に生
じる欠陥のゲツタリング効果を向上させることが
可能となる。なお、表面層の欠陥をほぼ完全にな
くすためには、表面層の温度をレーザー等にて
1200℃以上にすることが望ましい。
エネルギー密度のビームにて基板の表面層のみに
熱処理を加え、表面層のみの酸素濃度を低減させ
てこの領域の欠陥をほぼ完全になくすことができ
る。そして、欠陥のない表面層の厚さを素子形成
に必要なものにすることができ、素子形成時に生
じる欠陥のゲツタリング効果を向上させることが
可能となる。なお、表面層の欠陥をほぼ完全にな
くすためには、表面層の温度をレーザー等にて
1200℃以上にすることが望ましい。
以上のように、本発明をMOSICやCCD等の素
子形成の半導体基板の前処理として適用すること
により、素子の活性領域である半導体基板の極く
表面層を無欠陥にするとともに、半導体へ、基板
板内部には非常に多数の欠陥を発生せしめ、従来
では得られない有効なゲツタリングを起こさせる
ことができる。したがつて、素子の電気特性を著
しく向上せしむることができるとともに、表面層
の無欠陥化を達成できるために歩留りが飛躍的に
向上するものである。
子形成の半導体基板の前処理として適用すること
により、素子の活性領域である半導体基板の極く
表面層を無欠陥にするとともに、半導体へ、基板
板内部には非常に多数の欠陥を発生せしめ、従来
では得られない有効なゲツタリングを起こさせる
ことができる。したがつて、素子の電気特性を著
しく向上せしむることができるとともに、表面層
の無欠陥化を達成できるために歩留りが飛躍的に
向上するものである。
第１図は通常の方法にて表面層に無欠陥領域が
形成されたシリコン基板の断面欠陥分布を示す
図、第２図は1100℃、４時間熱処理後のシリコン
基板の深さ方向酸素濃度分布を示す図、第３図ａ
〜ｃは本発明の一実施例にかかる半導体装置の製
造工程の概略図、第４図は第３図ａの時のシリコ
ン基板の深さ方向酸素濃度分布を示す図である。 ２１……CZシリコン基板、２２……表面層無
欠陥領域、２３……シリコン基板内部欠陥発生領
域、２０……レーザ光。
形成されたシリコン基板の断面欠陥分布を示す
図、第２図は1100℃、４時間熱処理後のシリコン
基板の深さ方向酸素濃度分布を示す図、第３図ａ
〜ｃは本発明の一実施例にかかる半導体装置の製
造工程の概略図、第４図は第３図ａの時のシリコ
ン基板の深さ方向酸素濃度分布を示す図である。 ２１……CZシリコン基板、２２……表面層無
欠陥領域、２３……シリコン基板内部欠陥発生領
域、２０……レーザ光。
Claims (1)
- １ チヨクラルスキー法により育成されたシリコ
ン基板を、真空中又は不活性ガス雰囲気中にて、
前記シリコン基板の表面温度が1200℃以上になる
ように、エネルギービームで照射する工程と、前
記工程の後、前記シリコン基板に650℃〜800℃の
低温の第１の熱処理と900℃〜1100℃の高温の第
２の熱処理をこの順序で施す工程と、前記工程の
後、前記シリコン基板に半導体素子を形成する工
程とを備えたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56022740A JPS57136334A (en) | 1981-02-18 | 1981-02-18 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56022740A JPS57136334A (en) | 1981-02-18 | 1981-02-18 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57136334A JPS57136334A (en) | 1982-08-23 |
| JPH023539B2 true JPH023539B2 (ja) | 1990-01-24 |
Family
ID=12091107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56022740A Granted JPS57136334A (en) | 1981-02-18 | 1981-02-18 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57136334A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8423558D0 (en) * | 1984-09-18 | 1984-10-24 | Secr Defence | Semi-conductor solar cells |
| JP5239155B2 (ja) | 2006-06-20 | 2013-07-17 | 信越半導体株式会社 | シリコンウエーハの製造方法 |
| DE102006034786B4 (de) * | 2006-07-27 | 2011-01-20 | Siltronic Ag | Monokristalline Halbleiterscheibe mit defektreduzierten Bereichen und Verfahren zur Ausheilung GOI-relevanter Defekte in einer monokristallinen Halbleiterscheibe |
| JP5262021B2 (ja) * | 2007-08-22 | 2013-08-14 | 株式会社Ｓｕｍｃｏ | シリコンウェーハ及びその製造方法 |
| WO2010016586A1 (ja) | 2008-08-08 | 2010-02-11 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | 半導体ウェーハの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638828A (en) * | 1979-09-07 | 1981-04-14 | Sony Corp | Manufacture of semiconductor device |
-
1981
- 1981-02-18 JP JP56022740A patent/JPS57136334A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638828A (en) * | 1979-09-07 | 1981-04-14 | Sony Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57136334A (en) | 1982-08-23 |
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