JPS6120337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
の表面層に結晶欠陥の少い領域を形成する工程を有する
半導体装置の製造方法に関する。
の表面層に結晶欠陥の少い領域を形成する工程を有する
半導体装置の製造方法に関する。
半導体装置ｆ：製造する場合、素子の特性に悪影響を与
えるものとして製造工程中にシリコン基板内に形成され
る誘起欠陥や有害な重金属不純物等がある。
えるものとして製造工程中にシリコン基板内に形成され
る誘起欠陥や有害な重金属不純物等がある。
これらの欠陥や不純物は、半導体装置のキャリアのライ
フタイムを低下させるだけでなく、ＰＮ接合のリーク電
流を増大させ、また、固体撮像装置等では暗電流や白き
す等の原因となる。
フタイムを低下させるだけでなく、ＰＮ接合のリーク電
流を増大させ、また、固体撮像装置等では暗電流や白き
す等の原因となる。
シリコン基板における素子形成領域（以下活性領域とい
う）に、これらの欠陥が発生するのを防止し、かつ有害
不純物を除去するために、基板内部に結晶欠陥を故意に
発生させる方法、いわゆるイントリンシックゲッタリン
グ法（ＩｎｔｒｉｎａｉｃＧｅ七ｔｅｒ ｉｎｇ法、以
下ＩＧ法という）が提案され製造工程に取シ入れられて
きている。
う）に、これらの欠陥が発生するのを防止し、かつ有害
不純物を除去するために、基板内部に結晶欠陥を故意に
発生させる方法、いわゆるイントリンシックゲッタリン
グ法（ＩｎｔｒｉｎａｉｃＧｅ七ｔｅｒ ｉｎｇ法、以
下ＩＧ法という）が提案され製造工程に取シ入れられて
きている。
このＩＧ効果を得るためにシリコン基板中に結晶欠陥を
形成する方法は、例えば、第１図＋ａｌ〜（Ｃ）に示す
工程で行なわれる。
形成する方法は、例えば、第１図＋ａｌ〜（Ｃ）に示す
工程で行なわれる。
まず第１図ｔａ）に示すよ５に、シリコン基板１を窒素
（Ｎ２）雰囲気中で１２００°Ｃ１１０時間処理を行う
。通常のＣＺ法により作られるシリコン基板では、その
内部に１〜２Ｘ１０”／ｃｎ？程度の高濃度の酸素が含
まれているが、この熱処理によりシリコン基板１の表面
近傍における酸素は矢印にて模式的に示すように外部に
アウトディフュージョンされる。この時、同時にシリコ
ン基板中に存在していた欠陥核の一部が成長し結晶欠陥
２となる。
（Ｎ２）雰囲気中で１２００°Ｃ１１０時間処理を行う
。通常のＣＺ法により作られるシリコン基板では、その
内部に１〜２Ｘ１０”／ｃｎ？程度の高濃度の酸素が含
まれているが、この熱処理によりシリコン基板１の表面
近傍における酸素は矢印にて模式的に示すように外部に
アウトディフュージョンされる。この時、同時にシリコ
ン基板中に存在していた欠陥核の一部が成長し結晶欠陥
２となる。
次に、６００〜７００℃の比較的低温で約３０時間熱処
理すると、第１図（ｂｌに示すように、シリコン基板１
の内部に高密度の欠陥核３が発生する。この欠陥核３は
基板１中に含まれる過剰の酸素によシ発生するものと考
えられておシ、シリコン基板１０表面近傍には発生しな
い。
理すると、第１図（ｂｌに示すように、シリコン基板１
の内部に高密度の欠陥核３が発生する。この欠陥核３は
基板１中に含まれる過剰の酸素によシ発生するものと考
えられておシ、シリコン基板１０表面近傍には発生しな
い。
次Ｋ・約１１００°Ｃで２０時間熱処理することによシ
、第１図（Ｃ１に示すように、シリコン基板１中に発生
した欠陥核３は成長し、ＩＧ効果を与える高密度の結晶
欠陥２となる。この時、シリコン基板１の表面層は厚さ
が５０μｍ程度迄の無欠陥層４となる０この無欠陥層４
の厚さは、上記工程における加熱温度および時間により
制御することが可能である。
、第１図（Ｃ１に示すように、シリコン基板１中に発生
した欠陥核３は成長し、ＩＧ効果を与える高密度の結晶
欠陥２となる。この時、シリコン基板１の表面層は厚さ
が５０μｍ程度迄の無欠陥層４となる０この無欠陥層４
の厚さは、上記工程における加熱温度および時間により
制御することが可能である。
従来は、このようにして形成された無欠陥層４に周知の
方法で素子を形成し、半導体装置ｔ−製造していた。
方法で素子を形成し、半導体装置ｔ−製造していた。
しかしながら、１２００℃の熱処理でシリコン基板１０
表面近傍の酸素をアウトディフュージョンする工程中に
、第２図に示すように、過剰の酸素によりシリコン基板
１の表面近くに積層欠陥５が構成され更に、長時間の熱
処理工程によ）シリコン基板１０表面が荒れ凹凸が形成
される。この積層欠陥５はシリコン基板１の内部に形成
される結晶欠陥２によって、完全に除去されることは碌
く、無欠陥層４の表面近くに残る。従って、積層欠陥５
の存在する表面層と無欠陥層４とに素子が形成されるこ
とになシ、製造された半導体装置のリーク電流等は多く
、電気的特性がばらつき製造歩留が低下するという欠点
があった。
表面近傍の酸素をアウトディフュージョンする工程中に
、第２図に示すように、過剰の酸素によりシリコン基板
１の表面近くに積層欠陥５が構成され更に、長時間の熱
処理工程によ）シリコン基板１０表面が荒れ凹凸が形成
される。この積層欠陥５はシリコン基板１の内部に形成
される結晶欠陥２によって、完全に除去されることは碌
く、無欠陥層４の表面近くに残る。従って、積層欠陥５
の存在する表面層と無欠陥層４とに素子が形成されるこ
とになシ、製造された半導体装置のリーク電流等は多く
、電気的特性がばらつき製造歩留が低下するという欠点
があった。
本発明の目的は、上記欠点を除去し、シリコン基板表面
付近に形成された積層欠陥を除去することによシミ党籍
性の改善された半導体装置の製造方法を提供することに
ある。
付近に形成された積層欠陥を除去することによシミ党籍
性の改善された半導体装置の製造方法を提供することに
ある。
（発明の構成〕
本発明の半導体装置の製造方法は、半導体基板を１１０
０℃以上で熱処理する工程と、該半導体基板の表面層を
深さ０．５μｍ以上除去する工程とを含んで構成される
。
０℃以上で熱処理する工程と、該半導体基板の表面層を
深さ０．５μｍ以上除去する工程とを含んで構成される
。
次に、本発明の実施例を図面を用いて説明する。
第３図（ａｔ〜（ｄｉは、本発明の一実施例を説明する
ための工程断面図である。
ための工程断面図である。
まず、酸素濃度１５Ｘ１０ ／ａｄのｎ型シリコン基板
を酸化性雰囲気で１２００°Ｃ１１０時間の熱処理を行
うと、第３図（ａｌに矢印で示したようＫ、シリコン基
板１００表面近傍の過剰酸素がアウトディフュージョン
される。この処理によ）、表面から約５０μｍの厚さに
わたって酸素濃度１０ＸＩＯ’／ｄ以下の低酸素濃度層
１１ができる◎同時に第３図（ｂｌに示すようにシリコ
ン基板１０表面には薄い５ｒ（ｈ膜１２が形成され、そ
の下部に長さ〜１５μｍ程度の積層欠陥５が３０’／ｃ
ｄ程発生する。
を酸化性雰囲気で１２００°Ｃ１１０時間の熱処理を行
うと、第３図（ａｌに矢印で示したようＫ、シリコン基
板１００表面近傍の過剰酸素がアウトディフュージョン
される。この処理によ）、表面から約５０μｍの厚さに
わたって酸素濃度１０ＸＩＯ’／ｄ以下の低酸素濃度層
１１ができる◎同時に第３図（ｂｌに示すようにシリコ
ン基板１０表面には薄い５ｒ（ｈ膜１２が形成され、そ
の下部に長さ〜１５μｍ程度の積層欠陥５が３０’／ｃ
ｄ程発生する。
次に、６００〜７００℃で約３０時間、続いて１１００
°Ｃで２０時間熱処理すると、第３図（Ｃ）に示すよう
に、シリコン基板１ｏ内部にＩＱ効果を有する結晶欠陥
２が高密度に形成され表面も荒くなる。
°Ｃで２０時間熱処理すると、第３図（Ｃ）に示すよう
に、シリコン基板１ｏ内部にＩＱ効果を有する結晶欠陥
２が高密度に形成され表面も荒くなる。
次に第３図（ｄ）に示すように、シリコン基板１０の表
面に形成された８ｉ０．膜１２をＨＦ系溶液で除去した
のち、表面全体をＣＦ、ガスを用いるプラズマエツチン
グ法によルエノチングする。エツチングの深さは低酸素
濃度層１１の厚さの１０〜２０％すなわち５〜１０μｍ
とすることにょシ表面の凹凸はもとよ多積層欠陥５も全
て除去され、シリコン基板１００表面は結晶欠陥の発生
し難い低酸素濃度層１１が露出する。
面に形成された８ｉ０．膜１２をＨＦ系溶液で除去した
のち、表面全体をＣＦ、ガスを用いるプラズマエツチン
グ法によルエノチングする。エツチングの深さは低酸素
濃度層１１の厚さの１０〜２０％すなわち５〜１０μｍ
とすることにょシ表面の凹凸はもとよ多積層欠陥５も全
て除去され、シリコン基板１００表面は結晶欠陥の発生
し難い低酸素濃度層１１が露出する。
続いてこの低酸素濃度層１１に周知の技術にょシ半導体
素子を形成し半導体装置を完成させる。
素子を形成し半導体装置を完成させる。
低酸素濃度層１１の厚さは、例えば固体撮像素子を形成
する場合は３０〜４０μｍ、バイポーラトランジスタや
ＭＯＳ）：＞ンジスタの場合は〜５μｍ程が必要でちる
。熱処理による積層欠陥５は、シリコン基板１００表面
近くに発生するため低酸素濃度層１１の厚さの１０％程
度をエツチングすることによシハホ完全に除去すること
ができる。従って、ＭＯＳ トランジスタを形成する場
合は、４〜５μｍの低酸素濃度層１１を形成したのちそ
の表面を０．５μｍエツチングすればよい。
する場合は３０〜４０μｍ、バイポーラトランジスタや
ＭＯＳ）：＞ンジスタの場合は〜５μｍ程が必要でちる
。熱処理による積層欠陥５は、シリコン基板１００表面
近くに発生するため低酸素濃度層１１の厚さの１０％程
度をエツチングすることによシハホ完全に除去すること
ができる。従って、ＭＯＳ トランジスタを形成する場
合は、４〜５μｍの低酸素濃度層１１を形成したのちそ
の表面を０．５μｍエツチングすればよい。
このよりにして形成された固体撮像装置やＭＯＳトラン
ジスタにおいては、活性領域に積層欠陥が存在しないた
めにリーク電流や暗電流等は減少し、信頼性、製造歩留
シとも向上したものとなった。
ジスタにおいては、活性領域に積層欠陥が存在しないた
めにリーク電流や暗電流等は減少し、信頼性、製造歩留
シとも向上したものとなった。
上記実施例においては熱処理を酸化性雰囲気で行ったが
、非酸化性雰囲気であってもよい。また、シリコン基板
表面に形成された５ｉＯｚ膜および積層欠陥を全面にわ
たってエツチングし除去したのち半導体素子を形成した
が、必要に応じて活性領域形成予定部のみエツチングし
てもよい。例えば、第３図（ａ）〜（Ｃ１の工程で熱処
理したシリコン基板１０表面の活性領域形成予定部を除
いてフィールド醸化膜を形成したのち、この活性領域形
成予定部のＳ ｉｏｚ膜１２および積層欠陥５ｔ−除去
することによ少工程を一部簡略化することができる。
、非酸化性雰囲気であってもよい。また、シリコン基板
表面に形成された５ｉＯｚ膜および積層欠陥を全面にわ
たってエツチングし除去したのち半導体素子を形成した
が、必要に応じて活性領域形成予定部のみエツチングし
てもよい。例えば、第３図（ａ）〜（Ｃ１の工程で熱処
理したシリコン基板１０表面の活性領域形成予定部を除
いてフィールド醸化膜を形成したのち、この活性領域形
成予定部のＳ ｉｏｚ膜１２および積層欠陥５ｔ−除去
することによ少工程を一部簡略化することができる。
以上詳細に説明したように、本発明によれば、シリコン
基板表面に形成された積層欠陥を除去することによシ、
電気特性が改善され、信頼性および歩留シの向上した半
導体装置の製造方法が得られるのでその効果は大きい。
基板表面に形成された積層欠陥を除去することによシ、
電気特性が改善され、信頼性および歩留シの向上した半
導体装置の製造方法が得られるのでその効果は大きい。
第１図（ａ）〜（Ｃ）および第２図は、従来の半導体装
置の一例の製造方法を説明するための工程断面図、第３
図ｔａ）〜（ｄ）は、本発明の一実施例を説明するため
の工程断面図である。 １・・・シリコン基板、２・・・結晶欠陥、３・・・欠
陥核、４・・・無欠陥層、５・・・積層欠陥、１０・・
・シリコン基板、１１・・・低酸素濃度層、１２・・Ｓ
ｉｏ、膜。 第１図 第２図 第３区
置の一例の製造方法を説明するための工程断面図、第３
図ｔａ）〜（ｄ）は、本発明の一実施例を説明するため
の工程断面図である。 １・・・シリコン基板、２・・・結晶欠陥、３・・・欠
陥核、４・・・無欠陥層、５・・・積層欠陥、１０・・
・シリコン基板、１１・・・低酸素濃度層、１２・・Ｓ
ｉｏ、膜。 第１図 第２図 第３区
Claims (1)
- 半導体基板を１１００℃以上で熱処理する工程と、該半
導体基板の表面層を深さ０．５μｍ以上除去する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14180884A JPS6120337A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14180884A JPS6120337A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120337A true JPS6120337A (ja) | 1986-01-29 |
Family
ID=15300605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14180884A Pending JPS6120337A (ja) | 1984-07-09 | 1984-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120337A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233665A (ja) * | 1985-08-06 | 1987-02-13 | Alps Electric Co Ltd | 印字ヘット駆動制御方法 |
| JPH01143222A (ja) * | 1987-11-06 | 1989-06-05 | Wacker Chemitronic Ges Elekton Grundstoffe Mbh | 大きい絶縁破壊強さを持つ酸化物層をつくるためのシリコンスライス及びその製法 |
| US4851358A (en) * | 1988-02-11 | 1989-07-25 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing |
| US4868133A (en) * | 1988-02-11 | 1989-09-19 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using RTA |
| US4909536A (en) * | 1988-10-24 | 1990-03-20 | Monroe Auto Equipment | Electronic height sensor |
| JPH02284427A (ja) * | 1989-04-25 | 1990-11-21 | Sony Corp | 半導体基板の処理方法 |
| US5587325A (en) * | 1992-03-31 | 1996-12-24 | Mitel Corporation | Method of preparing antimony doped semiconductor with intrinsic gettering |
-
1984
- 1984-07-09 JP JP14180884A patent/JPS6120337A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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