JPH0523195B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、正常動作時と、異常動作時とで通電
時間が変わるようにしてヘツドを保護するように
した、ヘツド駆動方式に関する。

〔従来の技術〕

従来の技術では、ヘツドへ通電するための回路
構成は、第１図ａの様になつており、CPU１か
らのパルス信号によつて１シヨツト発生回路２を
起動して１シヨツト・パルスを発生させ、その長
さ分だけヘツドに通電するようにしている。その
場合のタイミング・チヤートは第２図ａの様にな
つており、データがONしている間、パルス
により１シヨツト発生回路２から信号を発生
し、そのパルス幅の時間内で、ヘツド３から通電
が行われる。このために、メカトラブル検出機
４により、時間ｔ１においてトラブルが発生した
としてもヘツドに通電する時間は正常動作時と異
常動作とで、同じ時間通電される。

また、従来の場合には、CPU暴走時にヘツド
に通電が非所望に行われる場合がある（第４図
ｂ）。

〔発明が解決しようとする問題点〕

従来の場合では、第２図ａの様なタイミング・
チヤートとなり、ヘツド通電中のメカトラブル検
出時（時間ｔ１）の後も、ヘツド通電が行われて
いる。つまり、正常動作時と異常動作時との通電
時間が同じとなる。

また、CPU暴走時、CPUからの各パルスはラ
ンダムにON、OFFが発生し、ヘツドへの通電
も、各パルスのタイミングにより生じ、ヘツドに
非所望に電流が流れる（第４図ｂ参照）。

本発明では、この様な異常動作時に、ヘツドへ
の通電時間を少くしヘツドを保護することを目的
とする。

〔問題点を解決するための手段〕

第１図において、メカトラブル検出装置４がト
ラブル検出したとき、１シヨツト発生回路２から
のパルス幅を従来のパルス幅よりも短くするヘツ
ド通電制御を、第３図の様なフローで行い、異常
動作時のヘツド通電時間を正常動作時のヘツド通
電時間より短くなるように制御することによつて
ヘツドを保護するようにしている。

〔作用〕

本発明では、正常動作時には、第３図のフロー
に従つて第１図ｂのCPU１からのパルス信号
を数回発生（第２図ｂの実線）、１シヨツト発
生回路より通電時間より短いパルス幅の１シヨツ
ト・パルスを連続的に発生、通電時間分のパルス
幅を生じさせる（第２図ｂ実線参照）ようにす
る。そして第１図ｂ図示のパルス信号との
AND論理をとつてヘツド通電の為のパルス信号
を発生（第２図ｂのの実線）するようにす
る。

異常動作時（第２図ｂの時間ｔ１において異常
発生）には、メカトラブル検出装置４により、第
３図のフローに従つて、１シヨツト・パルスを発
生させることなくリターンを行うようにする。こ
れによつて、第２図ｂにおいてパルス信号はｔ
１以後発生せず、１シヨツト・パルスも従来の
ものより短くなり、ヘツド通電の為のパルス信号
も短くなり、ヘツドに非所望に電流が流れつづ
けることがない。

〔実施例〕

本発明では、第１図ｂの様な回路構成を用い、
１シヨツト発生回路２として従来のものに比べて
１シヨツトのパルス幅の短いものを使用する。そ
しそて正常動作時は従来のヘツド通電と同様のタ
イミング・チヤートを得る為に、第３図のフロー
で通電時間中CPU１が数回のパルス信号を発
生し、１シヨツト発生回路２からパルス信号を
通電時間の間連続的に発生させる（第２図ｂの
実線）。

これと、パルス信号とのAND論理によりパ
ルス信号を得（第２図ｂの実線）て、ヘツド
に通電する。

異常動作発生時（時間ｔ１）には、メカトラブ
ル検出装置４により、CPU１へ信号を送り、第
３図フローに従い、以後１シヨツト・パルスを
発生させるためのパルス信号を発生せず、リタ
ーンを行う。この結果、第２図ｂにおいてパルス
信号，はｔ１以後発生せず、１シヨツト・パ
ルスも正常動作時よりも短くする事ができる。
この結果パルス信号は信号とのAND論理
を取つて短くなり、ヘツドへの通電を禁止する。

第４図はCPU暴走時の状態を説明するタイ
ム・チヤートであり、CPUの暴走時にCPUから
の各パルスはランダムにON、OFFを生じる（例
えば第４図ｂ参照）。これに対して本発明の場合
には、１シヨツト幅が短い為にその分各パルスの
タイミングが好都合にも合いにくくなり、従来の
ものに比べヘツドが通電される可能性が少なくな
る（第４図ａ参照）。

この為、CPU暴走時ヘツドへ通電する可能性
が少なくなる。

〔発明の効果〕

以上説明した如く本発明によれば、メカトラブ
ル発生時あるいはCPU暴走時にヘツドに過電流
（過電圧）が流れた場合でも、ヘツドへの通電時
間が短くなり、非所望な通電が防止でき、従来の
ものに比べて、ヘツドのダメージが少なくなる、
という顕著な効果を奏する。

【図面の簡単な説明】

第１図は、本発明および従来の場合に対する構
成回路で、第２図ｂは本発明の場合のタイミン
グ・チヤート、第２図ａは従来の場合のタイミン
グ・チヤート、第３図は第１図図示の構成を使用
して第２図ｂ図示のタイミング・チヤートを得る
為の本発明の実施例フローチヤート、第４図は
CPU暴走時のタイミング・チヤートであり、第
４図ａは本発明によるタイミング・チヤート、第
４図ｂは従来のタイミング・チヤートである。 １…プロセツサ（CPU）、２…１シヨツト発生
回路、３…ヘツド、４…メカトラブル検出装置。

Claims (1)

【特許請求の範囲】
1. １ プロセツサからの指示に対応して１シヨツ
   ト・パルスを発生する１シヨツト発生回路をそな
   え、該１シヨツト発生回路から発せられる１シヨ
   ツト・パルスに対応してヘツドに対する通電が行
   なわれる印字ヘツド駆動方法において、障害発生
   を検出するメカ・トラブル検出装置をもうけると
   ともに、正常動作時は前記プロセツサから複数回
   のパルス信号を発生させることにより、前記１シ
   ヨツト発生回路からヘツドへの通電時間より短い
   パルス幅の１シヨツト・パルスを連続的に発生さ
   せることによりヘツド通電時間分のパルス幅を生
   じさせてヘツドへの通電を行ない、異常動作発生
   時には前記メカ・トラブル検出装置により前記プ
   ロセツサに信号を送り、該プロセツサからパルス
   信号を発生させないことにより、前記１シヨツト
   発生回路からの１シヨツト・パルスを正常動作時
   よりも短くすることにより、異常動作時のヘツド
   通電時間を正常動作時のヘツド通電時間よりも短
   くなるように制御することを特徴とする印字ヘツ
   ド駆動制御方法。