JPS6076356A - サ−マルヘツド保護回路 - Google Patents
サ−マルヘツド保護回路Info
- Publication number
- JPS6076356A JPS6076356A JP58184801A JP18480183A JPS6076356A JP S6076356 A JPS6076356 A JP S6076356A JP 58184801 A JP58184801 A JP 58184801A JP 18480183 A JP18480183 A JP 18480183A JP S6076356 A JPS6076356 A JP S6076356A
- Authority
- JP
- Japan
- Prior art keywords
- oscillator
- thermal head
- output
- monostable
- monostable oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
- B41J2/355—Control circuits for heating-element selection
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、サーマルヘッドを駆動するシステムの暴走時
に該サーマルヘッドの焼損を防止する保護回路に関し、
特に該暴走時に自動的にシステムをリセットしようとす
るものである。
に該サーマルヘッドの焼損を防止する保護回路に関し、
特に該暴走時に自動的にシステムをリセットしようとす
るものである。
従来技術と問題点
発熱抵抗体を印字行のドツトラインに沿って多数配列し
てなるサーマルヘッドは、該抵抗体への通電が長すぎる
と焼損してしまうため、最大通電時間を規制する保護回
路を設けることが考えられている。第１図＋ａ＋はその
サーマルヘッド保護回路の一例で、１はサーマルヘッド
に通電するドライバ、２は該ヘッドに印字データを与え
るＣＰＵ （中央処理装置）、３はこれらの中間にあっ
てサーマルヘッドを保護する回路である。この保護回路
３は１つの単安定発振器（モノステーブルマルチバイブ
レーク）を用い、ＣＰＵ２からのオン（ＯＮ）信号を八
人力に受けると出力ＱをＨ（ハイ）レベルにしてサーマ
ルヘッドドライバ１をオンにし、その後、一般には２ｍ
ｓ程度位経ってＣＰＵ２からオフ（ＯＦ Ｆ）信号をク
リヤ（ＣＬ Ｒ）入力に受けると出力Ｑ−ｔ−Ｌ （ロ
ー）レベルに戻してドライバ１をオフにする。
てなるサーマルヘッドは、該抵抗体への通電が長すぎる
と焼損してしまうため、最大通電時間を規制する保護回
路を設けることが考えられている。第１図＋ａ＋はその
サーマルヘッド保護回路の一例で、１はサーマルヘッド
に通電するドライバ、２は該ヘッドに印字データを与え
るＣＰＵ （中央処理装置）、３はこれらの中間にあっ
てサーマルヘッドを保護する回路である。この保護回路
３は１つの単安定発振器（モノステーブルマルチバイブ
レーク）を用い、ＣＰＵ２からのオン（ＯＮ）信号を八
人力に受けると出力ＱをＨ（ハイ）レベルにしてサーマ
ルヘッドドライバ１をオンにし、その後、一般には２ｍ
ｓ程度位経ってＣＰＵ２からオフ（ＯＦ Ｆ）信号をク
リヤ（ＣＬ Ｒ）入力に受けると出力Ｑ−ｔ−Ｌ （ロ
ー）レベルに戻してドライバ１をオフにする。
第１図中）はこのときのタイムチャートであるが、オン
信号Ａが生じた後にＣＰＵ２でプログラム暴走が生じる
とオフ信号ＣＬＲは出力されない。この結果、保護回路
３の出力ＱがＨレベルを維持すると概ね１０ｍ５程度で
サーマルヘッドは焼損する。これを防ぐために保護回路
３をオン信号Ａでスタートする単安定発振器とし、その
ＣＲ時定数により、オフ信号ＣＬが来なくとも一定時間
が経過すれば出力Ｑを破線で示すように強制的にオフに
するようにしている。
信号Ａが生じた後にＣＰＵ２でプログラム暴走が生じる
とオフ信号ＣＬＲは出力されない。この結果、保護回路
３の出力ＱがＨレベルを維持すると概ね１０ｍ５程度で
サーマルヘッドは焼損する。これを防ぐために保護回路
３をオン信号Ａでスタートする単安定発振器とし、その
ＣＲ時定数により、オフ信号ＣＬが来なくとも一定時間
が経過すれば出力Ｑを破線で示すように強制的にオフに
するようにしている。
しかし、このようにしてサーマルヘッドが保護されても
システムは暴走したままであるため、プリンタ駆動モー
タなどは廻ったま−でありまた別途リセットする等しな
ければ次の印字処理へ移れない不便さがある。
システムは暴走したままであるため、プリンタ駆動モー
タなどは廻ったま−でありまた別途リセットする等しな
ければ次の印字処理へ移れない不便さがある。
発明の目的
本発明は、上述のリセットを保護回路によって自動的に
行おうとするものである。
行おうとするものである。
発明の構成
本発明は、印字データを出力するＣＰＵからの通電開始
および終了指示を受けて常時は該終了指示により、そし
て該終了指示がないときは該通電開始指示からの設定時
間内にサーマルヘッドへの通電を停止トさせる第１の単
安定発振器と、該第１の単安定発振器が設定時間によっ
てサーマルヘッドへの通電を停止させたときは該ＣＰＵ
をリセットする出力を生じる第２の準安定発振器とを備
えることを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
および終了指示を受けて常時は該終了指示により、そし
て該終了指示がないときは該通電開始指示からの設定時
間内にサーマルヘッドへの通電を停止トさせる第１の単
安定発振器と、該第１の単安定発振器が設定時間によっ
てサーマルヘッドへの通電を停止させたときは該ＣＰＵ
をリセットする出力を生じる第２の準安定発振器とを備
えることを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
発明の実施例
第２図は本発明の一実施例を示す概略ブロック図で、サ
ーマルヘッド保護回路３は２個の単安定発振器３Ａ、３
Ｂを備える。第１の単安定発振器３Ａは第１図の３に相
当し、そのＱ出力をドライバ１に与える。第２の単安定
発振器３ＢはＣＰＵ２のリセット用で、第１の単安定発
振器３ＡのＱ出力を受けると一定時間リセット用のＱ出
力をＣＰＵ２に与える。この単安定発振器３ＢはＣＰＵ
２が正常に復帰してリセット・イネーブル（Ｒ３ＴＥＢ
Ｌ）を生じたときにクリアされる。
ーマルヘッド保護回路３は２個の単安定発振器３Ａ、３
Ｂを備える。第１の単安定発振器３Ａは第１図の３に相
当し、そのＱ出力をドライバ１に与える。第２の単安定
発振器３ＢはＣＰＵ２のリセット用で、第１の単安定発
振器３ＡのＱ出力を受けると一定時間リセット用のＱ出
力をＣＰＵ２に与える。この単安定発振器３ＢはＣＰＵ
２が正常に復帰してリセット・イネーブル（Ｒ３ＴＥＢ
Ｌ）を生じたときにクリアされる。
第３図は具体例で、ＣＰＵ２のグループ・オン（ＧＯＮ
）、グループ・オフ（Ｇ ０ＦＦ）はそれぞれ第２図の
ＯＮ、ＯＦＦに対応する。保護回路３は１つのＬＳｉ（
例えば７４ＬＳ１２３）で、■〜［相］が外部端子であ
る。Ｃ＋、ＲＩは外付けの容量および抵抗で、単安定発
振器３Ａの設定時間（出力パルス幅）を定める。Ｃ２，
Ｒ’２も同様に単安定発振器３Ｂの設定時間を定める。
）、グループ・オフ（Ｇ ０ＦＦ）はそれぞれ第２図の
ＯＮ、ＯＦＦに対応する。保護回路３は１つのＬＳｉ（
例えば７４ＬＳ１２３）で、■〜［相］が外部端子であ
る。Ｃ＋、ＲＩは外付けの容量および抵抗で、単安定発
振器３Ａの設定時間（出力パルス幅）を定める。Ｃ２，
Ｒ’２も同様に単安定発振器３Ｂの設定時間を定める。
単安定発振器３ＡのＱ出力とドライバへ送られるが、第
３図ではこれをＤＡＴＡと示しである。ＩＩ。
３図ではこれをＤＡＴＡと示しである。ＩＩ。
■２はインバータ、Ｇｌ、Ｇ２はアンドゲートで、単安
定発振器３Ａへのグループ・オン信号ＧＯＮはインバー
タ１１、アンドゲートＧ１を通して入力し、単安定発振
器３Ｂへの単安定発振器３Ａのｄ出力の入力はインバー
タＩ２の出力及びリセット・イネーブル信号Ｒ３Ｔ Ｅ
ＢＬで開かれるアントゲ−）Ｇ２を通して行なわれる。
定発振器３Ａへのグループ・オン信号ＧＯＮはインバー
タ１１、アンドゲートＧ１を通して入力し、単安定発振
器３Ｂへの単安定発振器３Ａのｄ出力の入力はインバー
タＩ２の出力及びリセット・イネーブル信号Ｒ３Ｔ Ｅ
ＢＬで開かれるアントゲ−）Ｇ２を通して行なわれる。
単安定発振器３ＢのＱ出力はＣＰＵ２のリセットバーＲ
３Ｔ端子に入る。
３Ｔ端子に入る。
第４図は動作波形図で、（ａｌは第１の単安定発振器３
Ａに関するもの、そして（ｂ）は第２の単安定発振器３
Ｂに関するものである。□いずれも実線が正常時、破線
が暴走時である。第４図ｆａ）のタイムチャートは第１
図Ｔｂｌに対応し、Ｑ出力が第４図ｆｂｌのＢ入力にな
る。動作はＣＰＵからのリセットイネーブルＲ３Ｔ Ｅ
ＢＬをＨにすることから始まる。
Ａに関するもの、そして（ｂ）は第２の単安定発振器３
Ｂに関するものである。□いずれも実線が正常時、破線
が暴走時である。第４図ｆａ）のタイムチャートは第１
図Ｔｂｌに対応し、Ｑ出力が第４図ｆｂｌのＢ入力にな
る。動作はＣＰＵからのリセットイネーブルＲ３Ｔ Ｅ
ＢＬをＨにすることから始まる。
Ｒ３Ｔ ＥＢＬがＨになると単安定発振器３Ｂはクリヤ
され、またアンドゲートＧ２は開いて単安定発振器３Ａ
のＱ出力を通す状態になるが、これは今は意味を持たな
い。この後Ｇ ＯＮをＬにして第１の単安定発振器３Ａ
を起動する。次にリセットイネーブルをオフにし、その
直後（例えば２μｓ後）にＯＦＦをＬにする。これによ
り単安定発振器３ＡのＱ出力（ＤＡＴＡ）はＬレベルに
なり、Ｑ出力はＨレベルになるが、Ｒ３Ｔ ＥＢＬがレ
ベルでアンドゲートＧ２は閉じているから該Ｑ出力が単
安定発振器３Ｂへ入力することはない。
され、またアンドゲートＧ２は開いて単安定発振器３Ａ
のＱ出力を通す状態になるが、これは今は意味を持たな
い。この後Ｇ ＯＮをＬにして第１の単安定発振器３Ａ
を起動する。次にリセットイネーブルをオフにし、その
直後（例えば２μｓ後）にＯＦＦをＬにする。これによ
り単安定発振器３ＡのＱ出力（ＤＡＴＡ）はＬレベルに
なり、Ｑ出力はＨレベルになるが、Ｒ３Ｔ ＥＢＬがレ
ベルでアンドゲートＧ２は閉じているから該Ｑ出力が単
安定発振器３Ｂへ入力することはない。
以上が正常動作であるが、プログラム暴走でＧＯＦＦが
生じないこと、一定時間後に単安定発振器３ＡのＱ出力
がＬとなってドライバをオフにすると共に、そのｄ出力
がＨに復帰する。またこのときはＲ３Ｔ ＥＢＬも点線
で示すようにＨレベルのま−であるからアンドゲートＧ
２は開いており、従って単安定発振器３ＡのＱ出力は第
２の単安定発振器３Ｂを起動する。この結果単安定発振
器３ＢのＱ出力ば■１からＴ７に変化し、ＣＰＵ２にリ
セットをかける。こればイニシャルリセソ１−と同種の
ものであり、プログラム等は最初からスタートする。第
２の単安定発振器３Ｂの時定数回路Ｒ２Ｃ２は、該Ｑ出
力パルス幅を該リセットが確実に行なわれる値にするだ
めのものである。尚、図中■ばソフト的に設定されるタ
イミングである。
生じないこと、一定時間後に単安定発振器３ＡのＱ出力
がＬとなってドライバをオフにすると共に、そのｄ出力
がＨに復帰する。またこのときはＲ３Ｔ ＥＢＬも点線
で示すようにＨレベルのま−であるからアンドゲートＧ
２は開いており、従って単安定発振器３ＡのＱ出力は第
２の単安定発振器３Ｂを起動する。この結果単安定発振
器３ＢのＱ出力ば■１からＴ７に変化し、ＣＰＵ２にリ
セットをかける。こればイニシャルリセソ１−と同種の
ものであり、プログラム等は最初からスタートする。第
２の単安定発振器３Ｂの時定数回路Ｒ２Ｃ２は、該Ｑ出
力パルス幅を該リセットが確実に行なわれる値にするだ
めのものである。尚、図中■ばソフト的に設定されるタ
イミングである。
第５図は３２０ドツト （３２０エレメント）のサーマ
ルヘッドを駆動する回路の具体例である。
ルヘッドを駆動する回路の具体例である。
この駆動回路は３２０ドツトを２０グループ（０１〜Ｇ
２０）に分け、そしてこれらのグループを順番に選択し
ながら選択したグループ内の１６ドツトに印字データ（
ここではＳ Ｌ Ｔと表示）を与えるようにしている。
２０）に分け、そしてこれらのグループを順番に選択し
ながら選択したグループ内の１６ドツトに印字データ（
ここではＳ Ｌ Ｔと表示）を与えるようにしている。
ＤＥＣはグループ選択用のアドレスデコーダで、Ｇがチ
ップイネーブル入力になり、入力Ａ−Ｃに入るアドレス
ＡＤＯ〜ＡＤ２をデコードしてグループ選択出力ＱＯ，
Ｑｌ。
ップイネーブル入力になり、入力Ａ−Ｃに入るアドレス
ＡＤＯ〜ＡＤ２をデコードしてグループ選択出力ＱＯ，
Ｑｌ。
・・・・・・を生ずる。Ｍ Ｕ Ｌは単安定発振器で、
そのＱ出力をデコーダＤＥＣのＤＡＴＡ入力に与えて通
電時間を制御する。このＤＡＴＡ入力がＨレベルであれ
ば選択されたＱＯ，Ｑｌ、・・・・・・の１つがアクテ
ィブ（電流引込み可）になるが、ＤＡＴＡがＬ （ロー
）レベルであるとそれはインアクティブになる。Ｒはプ
ルダウン抵抗、ＳＤはソースドライバで、選択されたド
ツトを例えば２４ Ｖの電圧ＶＯで駆動する。回路素子
の電源電圧子■は例えば５ｖである。Ｔｒはトランジス
タスイッチで、選択された群のドツト（ニレメン日に対
する共通帰路を提供する。この構成で、単安定発振器Ｍ
Ｕ Ｌを第２図の構成にすればシステムリセットがかか
る。
そのＱ出力をデコーダＤＥＣのＤＡＴＡ入力に与えて通
電時間を制御する。このＤＡＴＡ入力がＨレベルであれ
ば選択されたＱＯ，Ｑｌ、・・・・・・の１つがアクテ
ィブ（電流引込み可）になるが、ＤＡＴＡがＬ （ロー
）レベルであるとそれはインアクティブになる。Ｒはプ
ルダウン抵抗、ＳＤはソースドライバで、選択されたド
ツトを例えば２４ Ｖの電圧ＶＯで駆動する。回路素子
の電源電圧子■は例えば５ｖである。Ｔｒはトランジス
タスイッチで、選択された群のドツト（ニレメン日に対
する共通帰路を提供する。この構成で、単安定発振器Ｍ
Ｕ Ｌを第２図の構成にすればシステムリセットがかか
る。
発明の効果
以上述べたように本発明によれば、２個の単安定発振器
を用いるだけの簡単な構成でサーマルヘッドの保護とシ
ステムの自動リセットを行うことができる利点がある。
を用いるだけの簡単な構成でサーマルヘッドの保護とシ
ステムの自動リセットを行うことができる利点がある。
第１図は従来のサーマルヘッド保護回路の説明図、第２
図は本発明の一実施例を示すプロ・ツク図、第３図は具
体例を示すブロック図、第４図はそのタイムチャー１・
、第５図はサーマルヘッド駆動回路の具体例を示す詳細
ブロック図である。 図中、１はサーマルヘッドドライバ、２はＣＰＵ、３は
サーマルヘッド保護回路、３Ａ、３Ｂは単安定発振器で
ある。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 （８） 第１図 、 −−−−’−’−−−ｉ
図は本発明の一実施例を示すプロ・ツク図、第３図は具
体例を示すブロック図、第４図はそのタイムチャー１・
、第５図はサーマルヘッド駆動回路の具体例を示す詳細
ブロック図である。 図中、１はサーマルヘッドドライバ、２はＣＰＵ、３は
サーマルヘッド保護回路、３Ａ、３Ｂは単安定発振器で
ある。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 （８） 第１図 、 −−−−’−’−−−ｉ
Claims (1)
- 印字データを出力するＣＰＵがらの通電開始および終了
指示を受けて常時は該終了指示により、そして該終了指
示がないときは該通電開始指示からの設定時間内にサー
マルヘッドへの通電を停止させる第１の単安定発振器と
、該第１の単安定発振器が設定時間によってサーマルヘ
ッドへの通電を停止させたときは該ＣＰＵをリセットす
る出方を生じる第２の単安定発振器とを備えることを特
徴とするサーマルヘッド保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184801A JPS6076356A (ja) | 1983-10-03 | 1983-10-03 | サ−マルヘツド保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184801A JPS6076356A (ja) | 1983-10-03 | 1983-10-03 | サ−マルヘツド保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076356A true JPS6076356A (ja) | 1985-04-30 |
Family
ID=16159529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58184801A Pending JPS6076356A (ja) | 1983-10-03 | 1983-10-03 | サ−マルヘツド保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076356A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60208275A (ja) * | 1984-04-03 | 1985-10-19 | Canon Inc | 記録装置 |
| JPS6233665A (ja) * | 1985-08-06 | 1987-02-13 | Alps Electric Co Ltd | 印字ヘット駆動制御方法 |
| JPH0250345U (ja) * | 1988-10-05 | 1990-04-09 |
-
1983
- 1983-10-03 JP JP58184801A patent/JPS6076356A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60208275A (ja) * | 1984-04-03 | 1985-10-19 | Canon Inc | 記録装置 |
| JPS6233665A (ja) * | 1985-08-06 | 1987-02-13 | Alps Electric Co Ltd | 印字ヘット駆動制御方法 |
| JPH0523195B2 (ja) * | 1985-08-06 | 1993-03-31 | Alps Electric Co Ltd | |
| JPH0250345U (ja) * | 1988-10-05 | 1990-04-09 |
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