JPS6072755A - サ−マルヘツドの保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はサーマルプリンタ装置に係り、特に電源投入時
等のサーマルヘッドの焼損並びに電源投入順序の誤操作
によるサーマルヘッドの焼↑ｎを防止するサーマルヘッ
ト保護回路に関する。

（２）技術の背景 コンピュータ等の出力装置として使用されているプリン
タにサーマルプリンタがある。サーマルプリンタは予め
感熱剤が塗布されているプリンタ用紙に熱を加え、熱の
加わった所のみが発色する特性を応用したものである。

サーマルプリンタは）−ソトインパクトプリンタ等の特
にハンマーを用いて印字する方式と全く異なり、印字の
動作には紙送り等の殿様的動作を除けば、印字の為の殿
様的動作を必要としない。その為、印字における騒音は
殆どない。又、サーマルへ／１．駆動回路を簡略化する
ために、サーマルヘットを移動する方式もあるが、前述
した１・′ソトインパクトプリンタに比べ２発生ずる騒
音ははるかに少ない。前述した様にサーマルプリンタは
騒音の少ないプリンタとしてオフィス等各方面で使用さ
れている。

（３）従来技術と問題点 現在１前述したサーマルプリンタには薄膜ヘッドが多く
用いられている。この薄膜ヘッドに電圧を印加して熱を
発生させサーマルプリンタ用の用紙に印字する。薄膜ヘ
ッドの発熱体はその印字速度を速めるために現在でば熱
容量が小なるものが用いられている。

一方、これらの印字の制御はマイク１−１プロセツサに
よってなされている。

第１図はサーマルプリンタの構成図である。プロセノＪ
Ｊ−ＣＰ　Ｕより出力されるテークはサーマルヘノ１′
３部を複数分割したグループｆｌ′ｉ位で出力される。

すなわちグループｒｒ１位でグループバッファ２を介し
てサーマルヘノｌ’にグループデータが加わる。そして
さらにプロセツサＣＰ　Ｕよりグループの選択を行なう
データがセレクタ１を介してサーマルヘソ１−゛３のグ
ループの選択を行なう。プｒ：１セソザＣＰＵには５Ｖ
の電源を投入した時にプロセッサＣＰＵをリセソｌ−す
るリセット信号ＲＥＳ■〒か加わっており、このリセッ
ト信号ＲＰ、ＳＥ′Ｆによってプリンタは正常な動作と
なる。前述した発熱体ずなわぢサーマルヘットを発熱さ
せる為の電源と、前述の印字制御の為のプロセソザ用の
電源とはその電圧か界なり１前考は例えば約２４■、後
者は約５■が一般的に用いられている。すなわち、２電
源が用いられている。

前述のプロセツサによって制御されているドライバ回路
は、雑音等によってマイクロプロセッサが暴走してしま
う場合がある。これによってサーマルヘットに例えば約
２４Ｖの電圧かに時間にわたって印加してしまい、サー
マルヘッドが焼損してしまう問題を有している。また１
発熱体を発生ずる為の電源すなわち２４．　Ｖが先ず印
加され、その後に制御用の電圧５Ｖが印加された場合に
も２４ｖがプロセツサが動作していないので印加される
まで無条件に発熱体に印加され焼損してしまう問題を有
している。

（４）発明の目的 本発明は前記問題点を解決するものであり、その目的と
するところは制御回路等に用いられているマイクロプロ
セッサの誤動作に対してもさらには電源の印加順序の誤
りに対してもサーマルヘットの焼損を防止するサーマル
ヘン１−保護回路を提供することにある。

（５）発明の構成 本発明の特徴とするとろはサーマルプリンタの５− 駆動制御回路において、特定時間以上のサーマルヘット
の駆動データを特定時間の駆動データにするデータ変換
回路、あるいは前記サーマルプリンタを制御する制御回
路の電源が印加されていない時には前記ザーマルヘソＩ
Ｓの駆動電源によって前記制御回路をリセットするリセ
ット回路の少なくとも一方を有することによって前記サ
ーマルプリンタのサーマルヘッドの焼損を防止すること
を特徴としたサーマルヘソｌ’保護回路を提供すること
によって達成される。

（６）発明の実施例 以下２図面を用いて本発明の詳細な説明する。

第２図は本発明の実施例の回路図である。ワンショット
マルチパイブレーク４のクロック人力ＣＬ　ＫとアンＩ
・ゲー１−　Ａ　Ｎ　Ｄの第１の入力にはデータＤＡＴ
Ａが加わる。アンドゲートＡＮＤの第２の入力にはワン
ショットマルチパイブレーク４の出力Ｑが加わる。アン
トゲ−１−ＡＮＤの出力は出力データＤＡＴＡ′として
出力される。ワンショットマルチバイブレーク４ば例え
ぼり１−リガフル　６− シングルショットのＩＣであり、端子Ｒｅｘｔ／Ｃｅｘ
ｔには一端が電源Ｖｃｃに接続された抵抗Ｒと一端が端
子Ｃｅｘｔに接続されコンデンＪＪ−Ｃの他端が接続さ
れている。この抵抗ＲとコンデンサＣとＩＣによってワ
ンショットマルチハイブレークとしての機能を有してい
る。そしてそのワンショットパルスの時間は抵抗Ｒとコ
ンデンサＣによって決定される。例えば加熱時間すなわ
ち電圧印加時間がＩドツト印字に対して２ｍ５ｅＣであ
るならば、このワンショットパルスの時間は４ｍ５ｅｃ
程に設定する。

データＤＡＴＡより２ｍｓ　ｅ　ｃのパルスが入力した
時にはワンショットマルチハイブレーク４の出力Ｑは４
ｍ５ｅｃの間ハイレベルとなる。しかしながらアンドゲ
ートＡＮＤでその出力ＱとデータＤＡＴＡのアンド論理
がなされるので出力データＤＡＴＡ　’は２ｍ５ｅｃの
パルスが出力される。

尚、ワンショットマルチバイブレーク４は立ち上がりで
動作するものとする。立ち下がりで動作する場合には、
データＤＡＴＡをインパークを介して入力するが、デー
タＤＡＴＡをハイレベルから一度ローレヘルに立下がら
せ、さらにハイレベルにする様にする。

前述した動作は正常動作の場合である。異常動作の場合
には例えばデータＤＡＴＡがローレベルからハイレベル
に変化してそのままの状態が長時間例えば４ｍｓ　ｅ　
ｃ以上持続した場合には、ワンショットマルチバイブレ
ーク１の出力Ｑが４ｍ５ｅｃ後にローレベルに変化する
ので出力データＤＡＴＡ　’は４ｍｓ　ｅ　ｃ間のめハ
イレベルとなる。

すなわち、前述のワンショク１〜マルチプバイブレーク
とアンドゲート−によってサーマルヘッドの駆動データ
を特定時間以下にするデータ変換回路として動作する。

出力データＤＡＴＡ　’は図示しないが例えばオープン
７Ａのドライバトランジスタのヘースに加わる。そして
サーマルヘッドの一端が電源２４Ｖに他端が前述のトラ
ンジスタのオープンコレクタに接続される構成となって
いる。すなわち、出力データＤＡＴＡ　’が誤動作の場
合にも４．ｍ５ｅｃ以上ハイレベルとなることはないの
で、当然ながら、サーマルヘッドに印加する電圧２４Ｖ
も最大４　ｍ　ｓ　ｅ　ｃとなる。これによってサーマ
ルへ・ノドの焼損を防止することが可能となる。

尚、　本ａ明の実施例ではワンショットパルスの時間を
４ｍ５ｅｃとしたが、これに限らずサーマルヘッドが動
作する時間以上でサーマルヘッドが焼損あるいは特性の
変化を発生しない時間であれば保護することが可能であ
る。さらに、ワンショットマルチバイブレークを用いて
いるが、これは同様に動作するタイマでも可能である。

第３図は本発明の第２の実施例の回路図である。

電源２４Ｖは３端子レギユレータＩＣ５に加わる。

３端子レギユレータＩＣ５の出力は差動増幅器６（例え
ばＭＢ３６１４富士通１）の十電源端子に加わる。また
抵抗Ｒ３，Ｒ４，、ダイオードＤ＋の直列接続なる回路
にも加わり、この直列回路を介して接地されている。電
源Ｖｃｃは抵抗Ｒ＋。

Ｒ２を介して接地されさらにダイオードＤ２を介して３
端子レギユレータｌＣ５の出力に接続され９　− れている。前述した抵抗Ｒ３，Ｒａ、ダイオードＤ１の
直列回路の抵抗Ｒ３と抵抗Ｒ４との接続点は差動増幅器
６の反転入力に接続される。また抵抗Ｒ１，Ｒ２の直列
回路の接続点は差動増幅器６の非反転入力に接続されて
いる。また差動増幅器６の一電源端子は接地されている
。また３端子レギユレータＩＣ５の入出力端はコンデン
サＣ１゜Ｃ２を介して接地されている。尚、このコンデ
ンサＣ１，Ｃ２は３端子レギユレータＩＣ５の発振防止
用のコンデンサである。

前述した回路に於て、プロセッサＣＰＵの電源Ｖｃｃに
５■が、３端子レギユレータＩＣ５に２４Ｖが印加され
ている場合には正常動作となる。

すなわち、３端子レギユレータＩＣ５には２４Ｖが加わ
るのでその出力Ｖｘは例えば５ｖとなる。

その結果抵抗Ｒ１の一端にはＶｃｃ（５Ｖ）、抵抗Ｒ３
の一端にはＶｘ　（５Ｖ）が加わる。　抵抗Ｒ３，Ｒ４
，ダイオードＤ１の直列回路と抵抗Ｒ１，Ｒ２の直列回
路には次の条件を有している。

＝１０＝ Ｒ２＋ＲＩ　Ｒａ　＋Ｒ４ 尚、ダイオ−ＩＤ１（＝Ｊツェナーダイオー１−”であ
り、Ｖｚはそのツェナー電圧である。

前述の（１）式の関係は差動増幅器６の非反転入力。

反転入力に加わるそれぞれの電圧関係を示したものであ
り、正常動作すなわち正常に電圧か印加されている時の
電圧関係である。正常動作においては非反転入力の電圧
が反転入力の電圧よりも人であるので、差動増幅器６の
出力は電源電圧Ｖｘ（５Ｖ）に近い電圧が出力される。

差動増幅器６の出力は第１図のプロセッサＣＰ　［、Ｊ
のリセット端子ＲＥＳＥＴに加わるので、その結果プロ
セッサＣＰ　ｔＪは正常動作をする。

一方、電源印加の順序が誤ってなされ、電源２４Ｖのみ
が印加された場合について説明する。

この時には電源Ｖｃｃは接地電位であるので、抵抗Ｒ＋
、、Ｒ２よりなる直列回路から非反転入力に加わる電圧
は接地電位すなわちＯ■となる。また。

反転入力には前述した（１）式の右辺と同し電圧が加わ
る。差動増幅器６の非反転入力には０■が１反転入力に
は（１）式右辺の電圧が加わるので、差動増幅器６の出
力はほぼ接地電位すなわちローレベルとなる。プロセッ
サＣＰ　ＩＪのリセット端子ＲＥＳＩ？、Ｔは負論理で
あるので、この信号が加わるとプロセッサＣＰ　ｔＪは
リセットされ、動作しなくなる。

よってジ”−マルヘソト′は駆動されない。すなわちサ
ーマルプリンタのサーマルヘッド３にも電源２４■が印
加されず、ザーマルヘソ１３の焼損を防１にすることが
可能となる。

また、電源Ｖｃｃ　（５Ｖ）が印加され電源２４Ｖは印
加されなかった場合には差動増幅器６の非反転入力には
（１）式右辺の電圧が印加される。一方。

３端子レギユレ＝りＩＣ５は動作しないが、ダイオード
を介してＶｃｃがこの出力端子に加わるので、差動増幅
器６も動作する。さらに反転入力に加わる電圧もほぼ（
１）式右辺と同様になるので、非反転入力に加わる電圧
が反転入力に加わる電圧より大となり、差動増幅器６は
ハイレベルを出力する。この出力がハイレベルであるの
でプロセッサＣＰＵは動作するがサーマルヘッド駆動用
の電源２４Ｖが入力していないのでザーマルヘソ１３が
焼損することばない。また後になって電源２４Ｖが印加
されてもプロセッサＣＰＵは正常動作をしているので印
加された後に単に用紙に印字されることになり、焼損す
ることはない。

尚、差動増幅器６は例えば３■以上で確実な動作をし、
３■未満では不安定な動作特に出力のインピーダンスか
大となる様な動作をするが３．ＡれはプロセッサＣＰＵ
のリセット端子ＲＥＳＥＴにプルダウン抵抗を設けるこ
とによってプロセッサＣＰ　ｔＪをリセット状態にする
ことができる。また第１図に示したセレクタの入力部で
データ線をプルダウンすることによってサーマルヘッド
の誤動作を防止することができる。

さらに、前述の差動増幅器６はコンパレータでも可能で
あり、同様の動作となる。

（７）発明の効果 以上述べたように特に本発明によれば、制御回路等によ
る誤動作さらには電源の投入順序の誤り−１３− に対してもサーマルプリンタのサーマルヘッドの焼損を
防止することが可能となり、様々な動作。

更には誤操作に対してもサーマルヘッドを保護する　ザ
ーマルヘソ１′保護回路を得ることができる。

【図面の簡単な説明】

第１図はサーマルプリンタの構成図、第２図は本発明の
第１の実施例の回路図、第３図は本発明の第２の実施例
の回路図である。 ４・・・ワンショットマルチバイブレーク６・・・差動
増幅器　ＡＮＤ・・・ア ントケ−１・５・・・３端子レギユーレータ　Ｒ１−Ｒ
４・・・抵抗 Ｄ１．Ｄ２・・・ダイオ−Ｆ’　ＣＰ　Ｕ・・・プロセ
ッサ １４− 第１図 １ 第２図 第３図

Claims (4)

【特許請求の範囲】
1. （１）サーマルプリンタの駆動制御回路において。 特定時間以」二のサーマルヘットの’！Ｊ’、　Ｕ＋デ
   ータを特定時間の駆動データにするデータ変換回路、あ
   るいは前記サーマルプリンタを制御する制御回路の電源
   が印加されていない時には前記ザーマルヘソ１の駆動電
   源によって前記制御回路をリセットするリセット回路の
   少なくとも一方を有することによって前記サーマルプリ
   ンタのサーマルヘソ１′の焼損を防止することを特徴と
   したザーマルヘソ１保護回路。
2. （２）前記データ変換回路は駆動データがクロック端子
   に加わるワンショットマルチバイブレークと３前記駆動
   データが第１の入力に加わり、前記ワンショットマルチ
   ハイブレークの出力が第２の入力に加わるゲート回路よ
   り成ることを特徴とする特許請求の範囲第１項記載のサ
   ーマルヘット保護回路。
3. （３）前記リセット回路しＪ差動増幅器を有し、一方の
   入力に前記制御回路に印加する電圧が、他方の入力に前
   記ザーマルー・ソｌ−を駆動する駆動電圧がそれぞれ第
   １．第２の分圧回路を介して加わることを特徴とする特
   許請求の範囲第１項記載のサーマルヘット保護回路。
4. （４）前記第２の分圧回路は定電圧回路をも有し。 該定電圧回路の出力は前記差動増幅器の駆動電源入力と
   、前記分圧回路に加わることを特徴とする特許請求の範
   囲第３項記載のサーマルヘット保護回路。