JPH05138917A - ラインサーマルヘツド保護回路 - Google Patents

Abstract

(57)【要約】 【目的】 種々の異常に対応することができ、エラーの
自己復帰が可能で、エラーの復帰後に正常な印字が可能
なラインサーマルヘッド保護回路を提供する。 【構成】 フリップフロップＦＦ１及びＮＡＮＤゲート
Ｇ３は通電制御回路１４より出力されるヘッドロード信
号Ｓ２の変化を検出する。所定時間変化が検出されない
と（エラーであると）、カウンタＣＴ１，インバータＩ
ＮＶ２はエラー信号Ｓ６を出力し、リセット信号Ｓ８に
よって通電制御回路１４をリセットする。このリセット
期間、フリップフロップＦＦ２はエラー信号Ｓ５を出力
し、ゲートＧ２の制御端子をＨレベルとし、強制的に通
電制御信号Ｓ１をＨレベル、即ち、非通電とする。従っ
て、サーマルヘッドは保護される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラインサーマルヘッド
を用いたサーマルプリンタにおけるラインサーマルヘッ
ド保護回路に関する。

【０００２】

【従来の技術】従来のラインサーマルヘッド保護回路と
しては、実開平１−１０１８５３号公報（先願１）ある
いは実公平１−１６６１０号公報（先願２）に記載され
ているものがある。図４は上記先願１に記載されている
ラインサーマルヘッド保護回路を示すブロック図であ
る。先願１には、サーマルヘッド通電制御信号（ストロ
ーブ信号）が所定時間以上連続して出力されないように
制御するサーマルヘッド保護回路１が開示されている。
即ち、通電制御信号が単安定マルチバイブレータ３で設
定された時間以上連続した場合、単安定マルチバイブレ
ータ３から出力されるパルス幅でサーマルヘッド２の通
電をオフすることにより無印字とし、サーマルヘッド２
の破損を防ぐものである。

【０００３】図５は上記先願２に記載されているライン
サーマルヘッド保護回路を示すブロック図である。先願
２には、通電制御信号が所定時間以上連続して出力され
た場合、通電制御回路をリセットするサーマルヘッド保
護回路が開示されている。即ち、通電制御信号が一定時
間（ヘッド発熱体が熱破壊を受けない範囲）以上連続し
た場合、マイクロプロセッサ４のリセット端子を一度リ
セット状態にしてから復帰（動作開始）させることによ
り、エラーの自己復帰を可能にしている。

【０００４】

【発明が解決しようとする課題】上述した先願１のライ
ンサーマルヘッド保護回路においては、通電制御信号が
正常な状態に復帰しない限り無印字が続けられることに
なり、印刷動作が１サイクル終了して装置の異常が発見
され、装置のパワーオフの後、再起動等が行われる。従
って、エラーの自己復帰は望めない。さらに、上述した
先願２のラインサーマルヘッド保護回路においては、上
記の如くエラーの自己復帰を可能としているが、次のよ
うな問題点がある。即ち、先願２による方法では、通電
制御信号のパルス幅を検出し、連続通電時間が一定時間
を越えた場合のみ誤動作あるいは異常動作としている。
しかしながら、通電制御信号が連続して非通電となるよ
うな異常となった場合、サーマルヘッドは非通電である
ので破損はしないが、印字中であるにもかかわらず無印
字となってしまうので、プリント動作が終了し排紙され
た時、全部あるいは一部が無印字となり、しかもその異
常な状態はリセットされないのでそれ以降の印字は無印
字となってしまう。

【０００５】我々の実験によると、マイクロプロセッサ
等のプログラムの暴走による誤動作は、サーマルプリン
タ内の受像紙や高分子材料からなるインク紙の走行によ
る静電気の発生及び放電によるノイズが原因となって発
生する場合がほとんどであるため、発生するエラーは常
に通電制御信号が連続して通電の状態になるとは限定で
きないことが判った。従って、通電制御信号の連続通電
パルス幅によるエラーの検出では全ての異常な状態に対
応することができない。本発明は、このような問題点に
鑑みてなされたものであり、種々の異常に対応すること
ができ、エラーの自己復帰が可能で、さらにエラーの復
帰後に正常な印字が可能なラインサーマルヘッド保護回
路を提供することをその目的とする。

【０００６】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、ラインサーマルヘッドを
用いたサーマルプリンタに用いられるラインサーマルヘ
ッド保護回路において、サーマルヘッドに供給されるヘ
ッドロード信号あるいはヘッドクロック信号の少なくと
も一方の変化を検出する変化検出手段と、前記変化検出
手段が前記ヘッドロード信号あるいはヘッドクロック信
号が所定時間変化しないことを検出した時にエラー信号
を出力し、前記ラインサーマルヘッドへの通電を制御す
る通電制御回路をリセットするリセット手段と、前記通
電制御回路がリセットされている期間、前記通電制御回
路より前記ラインサーマルヘッドへ供給される通電制御
信号を非通電に制御する制御手段とより構成されること
を特徴とするラインサーマルヘッド保護回路を提供する
ものである。

【０００７】

【実施例】以下、本発明のラインサーマルヘッド保護回
路について、添付図面を参照して説明する。図１は本発
明となるラインサーマルヘッド保護回路の一実施例の全
体構成を示すブロック図、図２は本発明のラインサーマ
ルヘッド保護回路におけるエラー検出回路１８を説明す
るためのブロック図、図３は本発明のラインサーマルヘ
ッド保護回路の動作説明用タイミングチャートである。

【０００８】このプリンタは、外部のホストコンピュー
タ（図示せず）との間でインタフェイス回路１１とＳＣ
ＳＩ（Small Computer Systems Interface）バスを介し
て印字データやプリンタ制御信号を通信することにより
印字を行うように構成され、インタフェイス回路１１
は、外部のホストコンピュータからの印字データを印字
データプロセス回路１２に出力し、プリンタ制御信号を
メカニズム制御回路１３に出力する。印字データプロセ
ス回路１２は、インタフェイス回路１１から出力された
印字データに対して蓄熱補正等の各種補正を施し、補正
後の印字データを例えば８ビット（２５６階調）のパラ
レルデータで通電制御回路１４に出力する。印字データ
プロセス回路１２は、また、スタンバイ中には無印字信
号を通電制御回路１４に出力するよう構成されている。

【０００９】メカニズム制御回路１３は、インタフェイ
ス回路１１から出力されたプリンタ制御信号とプリンタ
本体内に設けられたセンサスイッチ１５からのセンサ信
号に応じたメカニズム駆動信号をメカニズム駆動回路１
６に出力し、また、サーマルヘッド２０の非通電時にハ
イ（Ｈ）レベルであって通電時にロー（Ｌ）レベルの通
電命令信号Ｓ０を通電制御回路１４に出力する。なお、
メカニズム駆動回路１６は、メカニズム制御回路１３か
らの駆動信号に応じてサーマルヘッド２０をプラテンロ
ーラに圧着したり、感熱紙を副走査方向に移動するため
の各種モータ，プランジャ等を駆動する。パワーオンリ
セット回路１７は、プリンタの電源がオンされるとリセ
ット信号Ｓ７を出力し、このリセット信号Ｓ７によりメ
カニズム制御回路１３とエラー検出回路１８をイニシャ
ライズする。また、リセット信号Ｓ７はＡＮＤゲートＧ
１に入力され、ＡＮＤゲートＧ１はリセット信号Ｓ８を
出力し、通電制御回路１４をイニシャライズする。メカ
ニズム制御回路１３と通電制御回路１４ではそれぞれ、
このリセット信号Ｓ７，Ｓ８により必要なプログラムの
ロードやレジスタへのデータの書き込み等が行われる。

【００１０】通電制御回路１４は、サーマルヘッド２０
のストローブ信号である通電制御信号Ｓ１と、サーマル
ヘッド２０が１ライン分の印字データをロードするため
のラッチ信号であるヘッドロード信号Ｓ２と、印字デー
タプロセス回路１２からの印字データをパルス幅または
パルス数の時間信号にＤ−Ｔ変換した印字データ信号Ｓ
３とヘッドクロック信号Ｓ４をサーマルヘッド２０に対
して出力する。ここで、電源がオンになってメカニズム
制御回路１３がパワーオンリセット回路１７によりリセ
ットされてＨレベルの非通電信号Ｓ０を出力すると、通
電制御回路１４はＨレベルの非通電信号Ｓ１を出力する
ように構成されている。

【００１１】サーマルヘッド２０は、シフトレジスタ２
１と、ラッチ回路２２と複数のＡＮＤゲート２３及び発
熱体（抵抗体）２４を有している。通電制御回路１４か
らのシリアルな印字データ信号Ｓ３は、ヘッドクロック
信号Ｓ４により順次シフトレジスタ２１に転送されて１
ライン分が格納され、この１ライン分の印字データ信号
Ｓ３は、ラッチ回路２２によりラッチ信号であるヘッド
ロード信号Ｓ２でパラレルにラッチされ、それぞれのド
ットデータがそれぞれのＡＮＤゲート２３の一方の入力
端子に印加される。そして、ＡＮＤゲート２３の他方の
端子には、通電制御回路１４からの通電制御信号Ｓ１が
印加され、従って、通電制御信号Ｓ１がＬレベルの場
合、サーマルヘッド２０の各発熱体２４が電源からの電
圧Ｖthにより印字データ信号Ｓ３に応じて発熱する。従
って、ＡＮＤゲート２３は、印字データに応じてサーマ
ルヘッド２０の発熱体２４への通電電流をスイッチング
する。また、電源がオンになってもスタンバイ中の間
は、印字データ信号Ｓ３が無印字（白）信号であるの
で、通電制御回路１４は、電源の電圧Ｖthを調整する場
合に、サーマルヘッド２０の発熱体２４に通電しないよ
うに制御することができる。

【００１２】エラー検出回路１８は、ヘッドロード信号
Ｓ２が所定の時間の間に変化しない場合、通電制御回路
１４をリセットするためのエラー信号Ｓ６を出力し、こ
のエラー信号Ｓ６はＡＮＤゲートＧ１を介してリセット
信号Ｓ８として通電制御回路１４に印加される。なお、
通電制御回路１４はＬレベルのリセット信号Ｓ８によっ
てリセットされる。また同時に、エラー検出回路１８は
エラー信号Ｓ５を出力し、ゲートＧ２によって通電制御
信号Ｓ１をＨレベル、即ち非通電となるように制御す
る。エラー信号Ｓ５は、通電制御回路１４のリセットが
行われ、ヘッドロード信号Ｓ２が正常に出力された時点
で非通電を解除し、通電制御回路１４から出力される通
電制御信号Ｓ１によってサーマルヘッド２０の通電を制
御する。

【００１３】次に、図２を用いてエラー検出回路１８の
構成及び動作について詳細に説明する。なお、図２にお
いて、図１と同一部分には同一符号を付し、また、図２
中の信号Ｓ０〜Ｓ８は図１と同一の信号を表している。
図２中の抵抗Ｒｐ、ヘッドロード信号Ｓ２が入力される
ゲート、ヘッドクロック信号Ｓ４が入力されるゲート
は、図１においては省略されている。

【００１４】まず、正常な動作の場合について考える。
プリンタの電源がオンされると、パワーオンリセット回
路１７より出力されるリセット信号Ｓ７がＬレベルから
Ｈレベルに立ち上がり、フリップフロップＦＦ１をイニ
シャライズする。また、リセット信号Ｓ７はＡＮＤゲー
トＧ４を介してフリップフロップＦＦ２及びカウンタＣ
Ｔ１を、ＡＮＤゲートＧ１を介して（リセット信号Ｓ８
により）通電制御回路１４をイニシャライズする。通電
制御回路１４は内部レジスタ（図示せず）に必要なデー
タをロードし、ロードした結果に基づいてヘッドロード
信号Ｓ２及びヘッドクロック信号Ｓ４を出力する。通電
制御信号Ｓ１及び印字データ信号Ｓ３は通電命令信号Ｓ
０がＬレベルになってから出力される。

【００１５】ヘッドロード信号Ｓ２はインバータＩＮＶ
１で反転された後フリップフロップＦＦ１及びＮＡＮＤ
ゲートＧ３に供給され、ＮＡＮＤゲートＧ３からはヘッ
ドロード信号Ｓ２の変化分パルスが出力される。即ち、
インバータＩＮＶ１，フリップフロップＦＦ１，ＮＡＮ
ＤゲートＧ３はヘッドロード信号Ｓ２の変化を検出する
変化検出手段を構成している。ここで、フリップフロッ
プＦＦ１に入力されるクロックＣＬＫ１はヘッドロード
信号Ｓ２より十分高い周波数の連続波とする。ヘッドロ
ード信号Ｓ２の変化分パルスはＡＮＤゲートＧ４を介し
４ビットのカウンタＣＴ１のクリア端子（ＣＬＲ）に入
力され、このカウンタをクリアする。そして、カウンタ
ＣＴ１に入力するクロックＣＬＫ２の周波数をヘッドロ
ード信号Ｓ２の繰り返し周期の１／１６よりわずかに低
い周波数に選定しておけば、カウンタＣＴ１は１６以上
カウントする前に必ずヘッドロード信号Ｓ２の変化分パ
ルスでクリアされ０から再びカウントを開始するので、
カウンタＣＴ１のリップルキャリー出力ＲＣは出力され
ず常時Ｌレベルとなる。

【００１６】従って、Ｌレベルのリップルキャリー出力
ＲＣはインバータＩＮＶ２で反転され常時Ｈレベルであ
るエラー信号Ｓ６を出力する。リセット信号Ｓ７もＨレ
ベルであるから、ＡＮＤゲートＧ１の出力信号Ｓ８は常
時Ｈレベルとなり、通電制御回路１４のリセットは行わ
れない。さらに、エラー信号Ｓ６とカウンタＣＴ１のク
リア信号（ＡＮＤゲートＧ４より出力される信号）はフ
リップフロップＦＦ２に入力され、フリップフロップＦ
Ｆ２のプリセット端子（ＰＲ）は常時Ｈレベルとなり、
クリア端子（ＣＬＲ）はクリアされ続ける。このため、
フリップフロップＦＦ２の出力信号であるエラー信号Ｓ
５は常時Ｌレベルとなり、ゲートＧ２のコントロール端
子をＬレベルとするので、通電制御回路１４から出力さ
れる通電制御信号（ストローブ信号）Ｓ１はサーマルヘ
ッド２０に供給される。

【００１７】次に、通電制御回路１４が異常となりヘッ
ドロード信号が一定信号（ＨレベルかＬレベルに固定さ
れた状態）となった場合の動作を説明する。ヘッドロー
ド信号Ｓ２が一定信号となったのでＮＡＮＤゲートＧ３
の出力には変化分パルスが出力されずＨレベルとなる。
このため、カウンタＣＴ１のクリア端子もＨレベルとな
りカウンタＣＴ１のクリア動作が行われず、カウンタは
回り続けるためカウンタＣＴ１のリップルキャリー出力
ＲＣはＬレベルからＨレベルに変化する。この信号はイ
ンバータＩＮＶ２によって反転されてＬレベルのエラー
信号Ｓ６となり、ＡＮＤゲートＧ１を通ってクロックＣ
ＬＫ２の１パルス分のリセット信号Ｓ８となる。これに
より、通電制御回路１４はリセット動作が開始される。
このように、カウンタＣＴ１，インバータＩＮＶ２，Ａ
ＮＤゲートＧ１は通電制御回路１４をリセットするリセ
ット手段を構成している。

【００１８】同時にエラー信号Ｓ６はフリップフロップ
ＦＦ２のプリセット端子（ＰＲ）に入力され、フリップ
フロップＦＦ２はエラー信号Ｓ６がＬレベルになった時
点からエラー信号Ｓ５がＨレベルとなり、ゲートＧ２の
制御端子をＨレベルとし、強制的に通電制御信号Ｓ１を
Ｈレベル、即ち、非通電とする。ここで、フリップフロ
ップＦＦ２及びゲートＧ２は通電制御信号Ｓ１を非通電
に制御する制御手段を構成している。そして、エラー信
号Ｓ６（リセット信号Ｓ８）によってリセットされた通
電制御回路１４は、その内部レジスタに必要なデータを
再びロードし正常なヘッドロード信号Ｓ２及びヘッドク
ロック信号Ｓ４を出力し始める。ヘッドロード信号Ｓ２
が正常な周期で変化すればエラー検出回路１８は正常な
状態の動作に戻り、フリップフロップＦＦ２のクリア端
子は常にクリアされ続けるので、通電制御回路１４リセ
ット後に、フリップフロップＦＦ２がヘッドロード信号
Ｓ２の最初の変化分パルスでクリアされた時点で、エラ
ー信号Ｓ５はＬレベルとなる。従って、通電制御信号Ｓ
１の強制非通電は解除される。

【００１９】以上の動作を図３のタイミングチャートを
用いてさらに説明する。図中、システム動作に沿って回
路動作をみると、Ａ点までは正常な状態を表す。従っ
て、ヘッドロード信号Ｓ２は定まった周期で発生され、
その変化分を検出したＮＡＮＤゲートＧ３の出力信号Ｇ
３out も出力される。この信号はカウンタＣＴ１のクリ
ア端子に入力され、正常時はカウントの途中でカウント
を０にクリアするのでカウンタＣＴ１のリップルキャリ
ー出力ＲＣは現われない。次に、Ａ点で異常が発生し正
常な動作をしなくなったとすると、ヘッドロード信号Ｓ
２は破線で示した位置のロードパルスが出力されなくな
るので出力信号Ｇ３out も出力されない。すると、カウ
ンタＣＴ１はＤ点でクリアされた後カウントし続けるの
でＢ点でＲＣ端子にパルスを出力する。この信号はイン
バータＩＮＶ２によって反転されてエラー信号Ｓ６とな
る。これにより通電制御回路１４のエラーが検出され
る。

【００２０】エラー信号Ｓ６はＡＮＤゲートＧ１を通
り、リセット信号Ｓ８となって通電制御回路１４をリセ
ットし、通電制御回路１４は再度データをロードする。
Ｂ点からＣ点までの期間、通電制御回路１４がイニシャ
ライズされると、通電制御回路１４は正常動作に戻り再
びヘッドロード信号Ｓ２を出力し始める。一方、Ｂ点で
出力されたエラー信号Ｓ６はフリップフロップＦＦ２の
プリセット端子（ＰＲ）に入力されているので、この時
点でフリップフロップＦＦ２の出力Ｑであるエラー信号
Ｓ５はＨレベルとなり、通電制御信号Ｓ１のゲートＧ２
の制御端子をＨレベルとするのでゲートＧ２の出力は高
インピーダンスに制御される。フリップフロップＦＦ２
の出力Ｑであるエラー信号Ｓ５は通電制御回路１４が正
常に復帰し、ヘッドロード信号Ｓ２を出力した時点（Ｃ
点）で出力信号Ｇ３out によりクリアされてＬレベルに
戻る。従って、通電制御回路１４がリセットされ、正常
動作に戻りヘッドロード信号Ｓ２が出力されるまで通電
制御信号Ｓ１はＨレベル、即ち、非通電に制御される。

【００２１】最近のサーマルプリンタは、複数のマイク
ロプロセッサを用いてシステムの制御を行うことが多
い。図１に示すようにメカニズム制御用と通電制御用の
マイクロプロセッサ（メカニズム制御回路１３と通電制
御回路１４）を用いた場合、通電制御用のマイクロプロ
セッサのみリセットを行うようにすれば、一連の印字動
作においてメカニズムは正常動作を行うので、動作中の
異常は通電制御回路１４のリセット期間の数ライン無印
字が発生するのみとなり、プリンタを正常な状態に復帰
させることができる。従って、プリンタの動作そのもの
が停止することはない。なお、通電制御用のマイクロプ
ロセッサのみ異常が発生しやすいのは、メカニズム制御
用のマイクロプロセッサの出力端子がモータ等の制御を
行い、サーマルヘッドへの信号がないのに対し、通電制
御用のマイクロプロセッサの出力端子はサーマルヘッド
へ接続されており、受像紙及びインク紙による放電場所
に近く、このラインを通してノイズが通電制御用のマイ
クロプロセッサに伝わって動作異常となるためである。

【００２２】また、静電気によるノイズは、インク紙の
高速移動時（例えば、カラーマーク検出頭出し制御等）
に多く発生するが、この時はサーマルヘッドの通電が行
われない期間である。従って、この期間に発生した通電
制御用のマイクロプロセッサの異常は通電開始時までに
正常復帰するため、サーマルヘッド通電には全く影響を
与えず、プリンタから得られる出力サンプルは正常時と
全く変わらないものとすることができる。

【００２３】上述した本実施例のラインサーマルヘッド
保護回路においては、ヘッド制御信号の１つであるヘッ
ドロード信号Ｓ２を用いてエラーの検出を行っている
が、別のヘッド制御信号であるヘッドクロック信号Ｓ４
を用いてもよい。ヘッドロード信号Ｓ２及びヘッドクロ
ック信号Ｓ４は通電制御信号Ｓ１よりパルス数が多いの
で、通電制御信号Ｓ１を用いてエラーを検出するよりも
早く検出することができる。しかも、本発明において
は、通電制御回路１４より出力されるヘッド制御信号の
変化を検出することによりエラーを検出するよう構成し
たので、ヘッド制御信号のパルスがＨレベルまたはＬレ
ベルいずれの状態に固定されてもエラーを検出すること
ができるのである。

【００２４】

【発明の効果】以上詳細に説明したように、本発明のラ
インサーマルヘッド保護回路は、ヘッド制御信号である
ヘッドロード信号あるいはヘッドクロック信号によりエ
ラーを検出するよう構成したので、通電制御信号を用い
てエラーを検出するよりも早くエラーを検出することが
でき、ヘッド制御信号の変化を検出することによりエラ
ーを検出するよう構成したので、ヘッド制御信号のパル
スがＨレベルまたはＬレベルいずれの状態に固定されて
もエラーを検出することができる。さらに、検出された
エラー信号により通電制御回路をリセットするよう構成
したので、エラーの自己復帰が可能であり、しかも、リ
セット期間のみ通電制御信号を非通電とするよう構成し
たので、通電制御回路のエラーが解除され通常状態に復
帰した後は正常な印字が可能となる等の実用上極めて優
れた効果がある。

【図面の簡単な説明】

【図１】一実施例の全体構成を示すブロック図である。

【図２】図１中のエラー検出回路１８を説明するための
ブロック図である。

【図３】本発明の動作説明用タイミングチャートであ
る。

【図４】従来例を示すブロック図である。

【図５】従来例を示すブロック図である。

【符号の説明】

１４ 通電制御回路 １８ エラー検出回路 ２０ サーマルヘッド ＣＴ１ カウンタ ＦＦ１，ＦＦ２ フリップフロップ Ｇ１，Ｇ４ ＡＮＤゲート Ｇ２ ゲート Ｇ３ ＮＡＮＤゲート ＩＮＶ１，ＩＮＶ２ インバータ Ｓ１ 通電制御信号 Ｓ３ 印字データ信号 Ｓ２ ヘッドロード信号 Ｓ４ ヘッドクロック信号 Ｓ５，Ｓ６ エラー信号 Ｓ７，Ｓ８ リセット信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】ラインサーマルヘッドを用いたサーマルプ
   リンタに用いられるラインサーマルヘッド保護回路にお
   いて、 サーマルヘッドに供給されるヘッドロード信号あるいは
   ヘッドクロック信号の少なくとも一方の変化を検出する
   変化検出手段と、 前記変化検出手段が前記ヘッドロード信号あるいはヘッ
   ドクロック信号が所定時間変化しないことを検出した時
   にエラー信号を出力し、前記ラインサーマルヘッドへの
   通電を制御する通電制御回路をリセットするリセット手
   段と、 前記通電制御回路がリセットされている期間、前記通電
   制御回路より前記ラインサーマルヘッドへ供給される通
   電制御信号を非通電に制御する制御手段とより構成され
   ることを特徴とするラインサーマルヘッド保護回路。