JPH0212924A - バイポーラ・トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種単体半導体装置、あるいは半導体集積回
路装置等の半導体装置の製造方法に係わり、特にバイポ
ーラ・トランジスタの高速化に好適なものである。

〔発明の概要〕

本発明は、不純物含有半導体層からなるベース電極を形
成する工程及びベース領域とエミッタ領域を夫々形成す
る工程とを有するバイポーラ・トランジスタの製造方法
にふいて、ベース領域又はエミッタ領域を形成する熱処
理工程の前に、該熱処理工程の加熱温度よりも高い温度
で上記ベース電極を熱処理することにより、不純物含有
半導体層からなるベース電極の低抵抗化が図れ、よって
、バイポーラ・トランジスタの高速化が図れるようにし
たことである。

〔従来の技術〕

一般に、バイポーラ・トランジスタの高速化には微細化
による帯性抵抗及び帯性容量の削減、あるいは浅い接合
（いわゆるＳｈａｌｌｏｗ　Ｊｕｎｃｔｉｏｎ）　　化
によるベース内の走行時間の短縮が重要である。

近年、バイポーラ・トランジスタの高速化を図る方法と
して、ベース電極となる不純物ドープの多結晶シリコン
を利用した自己整合法でリングラフィー解像度及びマス
ク合せ精度の能力を超えた線幅の微細化により、ベース
領域及びエミッタ領域の微細化を可能にし、高速化を図
るという方法がある。

この方法は、現在リングオシレータ法における遅延時間
で約１００ピコ秒／ゲート以下を実現し、商品化が進ん
でいる。

さらに、高速化を進める方法の一つとして、上述の不純
物がドープされた多結晶シリコン半導体層からなるベー
ス電極をシリサイド（シリコンと高融点金属の化合物）
化あるいはポリサイド（多結晶シリコン膜上にシリサイ
ド膜を積層する）化して低抵抗化する方法が考えられて
いる。

〔発明が解決しようとする課題〕

しかしながら、ベース電極をシリサイド化あるいはポリ
サイド化した場合には、熱処理等の拡散工程時にシリサ
イドから金属が半導体基体に拡散して該基体を汚染し、
それに伴いバイポーラ・トランジスタ内に漏れ電流を引
き起こすおそれがあるため、実用化されるまでには至っ
ていない。

また、バイポーラ・トランジスタは浅い接合化のために
、ベース領域又はエミッタ領域を形成する熱処理の低温
化が進んでおり、そのためベース電極の高抵抗化は進む
一方である。

本発明は、このような点に鑑み成されたもので、その目
的とするところは、簡単な方法でコレクタ接合面及びエ
ミッタ接合面の深さを変えることなしに、ベース電極の
低抵抗化が図れ、バイポーラ・トランジスタの高速化が
図れるバイポーラ・トランジスタの製造方法を提供する
ことにある。

〔課題を解決するための手段〕

本発明のバイポーラ・トランジスタの製造方法は、ベー
ス領域（８）又はエミッタ領域（１１）を形成する熱処
理工程（第８図及び第９図参照）の前に、該熱処理工程
の加熱温度よりも高い温度で不純物含有半導体層からな
るベース電極（６）を熱処理（第６図参照）することで
ある。

不純物含有半導体層としては、 多結晶半導体層、 非晶質半導体層を用い得る。

〔作用〕

上述の本発明の製造方法によれば、ベース領域（８）又
はベース領域（１１）を形成する前に不純物含有半導体
層からなるベース電極（６）に高温で熱処理を行なうこ
とによって、不純物半導体層の結晶化と不純物の活性化
の相乗作用でベース電極の抵抗が下がるため、それに伴
いバイポーラ・トランジスタの高速化を図ることができ
る。

〔実施例〕

以下、図面を参照しながら本発明の詳細な説明する。

本実施例は、本発明によるバイポーラ・トランジスタの
製造方法をＮＰＮ型バイポーラ・トランジスタを得る場
合に適用したものであり、第１図〜第１０図を参照して
説明する。

まず、第１図に示すようにＰ型の単結晶シリコンサブス
トレイト（１）を設け、その−主面（１ａ）に臨んで選
択的拡散等によってＮ型の埋め込み領域（２）を形成す
る。

第２図に示すようにサブストレイト（１）の主面（１ａ
）上に全面的にＮ型のシリコン半導体層（３）をエピタ
キシャル成長して、単結晶シリコン基板（４）を形成す
る。本実施例においては、基板（４）としてその面方向
が（１１１）結晶面を有する基板としている。

すなわち第１図に示すサブストレイト（１）の主面（１
ａ）が（１１１）結晶面に選定されるものであり、従っ
てこれの上に形成するシリコン半導体層の面方向も（１
１１）結晶面として形成される。

次に、第３図に示すように、基板（４）のシリコン半導
体層（３）に、埋め込み領域（２）上において最終的に
エミッタ・ベース領域を形成する部分（３ａ）とコレク
タ取り出し電極を形成する部分（３ｂ）とを残して他部
を選択的に熱酸化して厚い酸化物絶縁層（５）を形成す
る。

そして第４図に示すようにその面指数（１１１）に選定
された基板（４）上に例えばベース電極となる多結晶シ
リコン層（６）をＣＶＤ法によって例えば３０００　Ａ
の厚さに形成するものであるが、特に本発明においては
この多結晶シリコン半導体層（６）としてこれの生成時
には不純物がドープされていない多結晶シリコン層とし
て形成し、その後これの所要部に所要のＰ型不純物濃度
をもってＰ型不純物イオン例えばＢ″″或いはＢＦ２＋
等をイオン注入した後、第５図に示すように、この多結
晶シリコン半導体層（６）上を含んで全面的に同様に例
えばＣＶＤ法によって８１０□酸化物のマスク層（７）
を形成する。

第６図に示すようにマスク層（７）に対してフォトエツ
チングを行って半導体層（３）の部分（３ａ）の一部、
特に最終的にエミッタ領域が形成される部分上に選択的
に窓（７ａ）を穿設し、この窓（７ａ）を通じて多結晶
シリコン層（６）を選択的エツチングして窓（７ａ）に
対応する窓（６ａ）を穿設する。

この窓（６ａ）の穿設すなわち、多結晶シリコン層（６
〕に対する選択的エツチングはシリコンの面指数に対す
る依存性を有するエツチング液例えばに○Ｈ温溶液８２
０２０００ＣＣに対しＫＯＨ２５０ｇの割合とした水溶
液）或いはＡＰＷ液（エチレンジアミンＮＨ２（ＣＬ）
　２　　とビｏ　カテコ−ルｃｔ＋Ｌ　（ＤＨ）　２　
　と８２０を夫々２５５ｃｃ、　４５ｇ、　１２０ｃｃ
で混合した溶液）　によってそのエツチングを行う。こ
のとき多結晶シリコン層（６）に対するエツチングは、
比較的早く進行するも半導体層（３）の表面の（１１１
）結晶面が露呈するところまで、シリコンに対するエツ
チングが進行すると、ここにおいてエツチング速度が急
激に低下して見かけ上そのエツチングが停止するので、
この時点でエツチング処理をやめる。このようにすると
多結晶シリコン層（６）のみがエツチング除去された窓
（６ａ）が形成され、この窓（６ａ）内に露出された半
導体層（３）の表面は（１１１）面による平滑な面とな
る。すなわち、上述したＫＯＨ溶液或いはＡＰＷ溶液等
のいわゆる結晶学的異方性を有するエツチング液はシリ
コン単結晶に対して、その（１１１３面に対するエツチ
ング速度が（１００）面に対するそれの１／１０００程
度にも低いものである。

そころが、多結晶半導体層においてはこれら両結晶面（
１０（Ｎ面、（ｉｌｌ）面等が混在して存在することに
なるので、この多結晶シリコン層（６）に対するエツチ
ングは主としてエツチング速度の大きい（１００）面を
中心にそのエツチングが進行するのでこの多結晶シリコ
ン層（６）に対してはそのエツチングの進行が早く進行
する。ところが、そのエツチングが（１１１）面を有す
る基板（４）すなわち半導体層（３）の表面に達すると
そのエツチング速度が格段的に低下するので見かけ上こ
こにおいてエツチングの進行が停止するのである。した
がってこの時点でエツチング処理を終了させれば、多結
晶層（６）のみが除去され（１１１）面による平滑な面
を有する半導体層（３）の表面が露呈することになる。

そして、上記のように窓（６ａ）、　（７ａ）　　を形
成した後、高温短時間の熱処理を行って多結晶シリコン
層（６）の結晶粒を成長させ、かつ、多結晶シリコン層
（６）内の不純物を活性化させて、低抵抗化させる。

本実施例では、赤外線ランプアニール法によって温度１
１００℃、１０秒間の熱処理を行なう。この熱処理の際
、多結晶シリコン層ω）からの不純物が多結晶シリコン
層（６）直下の領域（３ａ）に浅く拡散されるも、窓（
６ａ）、　（７ａ）　　が形成されているため、エミッ
タ領域となる部分への拡散は行なわれず影響はない。

次に、第７図に示すように、窓（７ａ）及び（６ａ）を
通じて多結晶シリコン層（６）及びこれの上のマスク層
（７）をマスクとして半導体層〔３）の部分（３ａ）に
選択的にＰ型の不純物例えばボロンＢをイオン注入して
Ｐ型の不純物の注入領域（８）を形成する。

第８図に示すように、窓（７ａ）を閉塞するように領域
（８）上を含んでＳ１０．酸化物絶縁膜（９）を、ＣＶ
Ｄ法等によって全面的に形成し、さらに温度９５０℃〜
１０００℃、時間１０〜３０分の熱処理を行ってイオン
注入領域〔８）を活性化処理してベース領域とすると共
に、部分（３ａ）上に直接的に被着された不純物がドー
プされた多結晶シリコン層（６〕からその不純物を部分
（３ａ）に拡散させることによってペース領域（８）の
例えば周囲にベース電極取り出し用の高濃度領域（８ａ
）を形成する。

第９図に示すように、酸化物絶縁層（９）に対してフォ
トエツチングを行って領域（８）上の一部に窓（９ａ）
を穿設すると共に半導体層（３）の他部（３ｂ）上に酸
化物絶縁層（９）とこれの下のマスク層（７）を夫々選
択的エツチングして部分（３ｂ）を外部に露出する窓（
１０）を穿設する。そしてこれら窓（９ａ）及び（ｌＯ
）を通じてＮ型の不純物を夫々例えばイオン注入した後
、温度９５０℃〜１０００℃、時間１０〜３０分の熱処
理を行ってイオン注入領域を活性化処理してエミッタ領
域（１１）とコレクタ電極取り出しの低抵抗領域（１２
）を形成する。

次に第１０図に示すようにベース電極となる多結晶シリ
コン層（６）の一部上のマスク層（７〕及び（９）にフ
ォトエツチングによって窓（１３）を穿設し、この部分
にベース金属電極（１６）を形成すると共に各領域（１
２）及び（１１）に夫々コレクタ金属電極（１５）　、
エミッタ金属電極（１４）をオーミックに被着する。こ
れら電極（１４）、　（１５）　及び（１６）は夫々ア
ルミニウム金属電極等を全面蒸着して後、選択的エツチ
ングすることによって夫々所望のパターンに形成し得る
。

尚、この場合においても必要に応じて薄い多結晶シリコ
ン層（１７）をＣＶＤ法等によって形成しておく。

このようにして基板（４）に低抵抗の埋め込み領域（２
）上において半導体層（３）の部分（３ａ）の一部（１
８）をコレクタ領域とし、これの上にベース領域（８）
が形成され、さらにこれの上にエミッタ領域（１１）が
形成されたＮＰＮバイポーラ・トランジスタが得られる
。

以上のように、本実施例は、ベース領域（８）を形成す
るための熱処理工程の前に、より詳しくは、ベース領域
（８）を形成するための不純物イオンの注入前に（第７
図参照）、不純物含有の多結晶シリコン層からなるベー
ス電極（６）の不純物を活性化等して低抵抗化させる熱
処理（第６図参照）を施したものであるが、次に、ベー
ス電極（６）に対して該熱処理を施した場合（本実施例
）と、該熱処理を施さずベース領域（８）及びエミッタ
領域（１１）を形成するための熱処理だけを施した場合
（比較例）との比較を第１１図を参照しながら説明する
。

第１１図は、熱処理に要する温度及び時間に対する多結
晶シリコン層への不純物注入量と多結晶シリコン層の抵
抗値（ρＳ）との関係を示したものである。尚、試料の
多結晶シリコン層の厚さは２７５０人、不純物はＢＦ２
”、注入エネルギは６０にｅＶ　とした。

曲線（２１）、　（２２）、　（２３）で示す比較例の
熱処理条件は、ベース領域及びエミッタ領域を形成する
ための熱処理条件と同じであり、曲線（２１）は温度９
５０℃を３０分間かけた場合、曲線（２２）は温度９７
０℃を３０分間かけた場合、曲線（２３）は温度１００
０℃を３０分間かけた場合をそれぞれ示している。

これらの場合、共通していえることは、多結晶シリコン
層（６）への不純物の注入量を増加すると、ある所定注
入量のところまではベース電極（６）の抵抗値は低くな
っていくが、所定注入量を超えると抵抗値は低くならな
い。

次に、曲線（２４）はベース領域の不純物イオン注入工
程の前に高温・短時間（１０００℃、　１０秒間）の熱
処理を施した場合を示したものであり（本実施例）　　
この場合は、不純物の注入量１０”（ｃｍ　’）付近ま
では上記開先Ｌ（２３）とほぼ同じ分布を示すが、注入
量を１０”（Ｃｍ−２）以上にすると上記曲線（２１）
〜（２３）よりも低い抵抗値を示し、さらに不純物の注
入量を上述した所定注入量よりも多い１０”（Ｃｍ−’
）以上にしても抵抗値が低下しているのがわかる。

このことは、ベース領域の不純物イオン注入工程の前に
高温・短時間の熱処理を加えることによって、多結晶シ
リコン層（６）が結晶化し、即ち結晶粒が成長すること
によって、不純物が偏析される結晶粒界が減少し、結果
として多結晶シリコン層（６）の抵抗が下がり、また同
時に多結晶シリコン層（６）内の不純物が活性化され（
結晶粒内へ不純物が拡散する）で抵抗が下がる。

即ち、多結晶シリコン層（６）の結晶化と、不純物の活
性化の相乗作用で多結晶シリコン層（６）の抵抗値が低
減するものと考えられる。

以上の如く、本例のバイポーラ・トランジスタの製造方
法によれば、ベース領域の不純物イオン注入前に不純物
ドープの多結晶シリコン層（６）に対してベース領域を
形成するための熱処理よりも高い温度で、かつ時間が短
い熱処理（温度１１００℃を１０秒間）を行なうため、
ベース電極（６）の低抵抗化が図れるようになり、バイ
ポ、−ラ・トランジスタの高速化が図れるようになると
ともに、ベース電極（６）の低抵抗化を行った後にベー
ス領域及びエミッタ領域を形成するので、ベース電極（
６）の低抵抗化を限外させないで、低温熱処理による浅
いベース領域とエミッタ領域の形成が可能となる。

〔発明の効果〕

本発明に係るバイポーラ・トランジスタの製造方法は、
ベース領域又はエミッタ領域を形成する熱処理工程の前
に、該熱処理工程の加熱温度よりも高い温度で、不純物
含有半導体層からなるベース電極を熱処理するようにし
たので、ベース領域及びエミッタ領域内の不純物の濃度
分布を変える事なく、即ちコレクタ接合及びエミッタ接
合の深さを変える事なしにベース電極の低抵抗化が図れ
、ひいてはバイポーラ・トランジスタの高速化を図るこ
とができる。

【図面の簡単な説明】

第１図ないし第１０図は本発明による製造方法の一例を
示す工程図、第１１図は、本実施例の説明に供する多結
晶シリコン層の抵抗値を示す分布図である。 （１）は単結晶シリコンサブストレイト、（３）はＮ型
のシリコン半導体層、（４）は単結晶シリコン基板、（
５）は酸化物絶縁層、（６）は多結晶シリコン層（ベー
ス電極）　、（７）はマスク層、（８）はベース領域、
（９）は５１０２酸化物絶縁膜、（１１）はエミッタ領
域である。 代 理 人 伊 藤 貞 同 松 隈 秀 盛 第１ 図 第２図 第３図 第５図 第６図 第１図 第８図 ６：へ゛−ス電極 ７：マスク層 ８：べ゛−ス鍔域′ ９：５ｉＯｚ＠化初絶峰曖 １１：ｒミッタ平１八′ １４：エミ、り４−Ａ電率ｈ １５・コしフタ臂屑βＣ柚 １６・ぺ゛−ス省鳥電石ｉ １８：コレクタ＠ぢ又 手続補正書 昭トロ６３年１１月 ２１日 １、事件の表示 昭和６３年 特 許 １！Ｊｊｉ 第１６３８０５号 ２、発明の名称 バイポーラ・ トランジスタの製造方法 ３、補正をする者 事件との関係

Claims (1)

1. 【特許請求の範囲】 不純物含有半導体層からなるベース電極を形成する工程
   、ベース領域とエミッタ領域を夫々形成する工程とを有
   するバイポーラ・トランジスタの製造方法において、 上記ベース領域又は上記エミッタ領域を形成する熱処理
   工程の前に、 該熱処理工程の加熱温度よりも高い温度で、上記ベース
   電極を熱処理する工程を有することを特徴とするバイポ
   ーラ・トランジスタの製造方法。