JP3182887B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本願の発明は、半導体基板上に複
数層の多結晶シリコン膜またはポリサイド膜を有してい
る半導体装置の製造方法に関するものである。
数層の多結晶シリコン膜またはポリサイド膜を有してい
る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置では、半導体基板上に複数層
の多結晶Ｓｉ膜やポリサイド膜を有する場合が多い。例
えば、バイポーラトランジスタと抵抗素子とを含む半導
体集積回路装置では、半導体基板上の第１層目の導電膜
である多結晶Ｓｉ膜で抵抗素子を形成し、第２層目の導
電膜であるポリサイド膜でエミッタ取出し電極を形成
し、このエミッタ取出し電極からの不純物の固相拡散に
よってエミッタ等を形成する場合がある。
の多結晶Ｓｉ膜やポリサイド膜を有する場合が多い。例
えば、バイポーラトランジスタと抵抗素子とを含む半導
体集積回路装置では、半導体基板上の第１層目の導電膜
である多結晶Ｓｉ膜で抵抗素子を形成し、第２層目の導
電膜であるポリサイド膜でエミッタ取出し電極を形成
し、このエミッタ取出し電極からの不純物の固相拡散に
よってエミッタ等を形成する場合がある。
【０００３】ところで、多結晶Ｓｉ膜で抵抗素子を形成
する際には、多結晶Ｓｉ膜の結晶粒界における不飽和結
合を終端させて結晶性を改善するために、アニールを行
うのが一般的である。また、エミッタ取出し電極から不
純物を固相拡散させるためにも、アニールが必要であ
る。
する際には、多結晶Ｓｉ膜の結晶粒界における不飽和結
合を終端させて結晶性を改善するために、アニールを行
うのが一般的である。また、エミッタ取出し電極から不
純物を固相拡散させるためにも、アニールが必要であ
る。
【０００４】この様なアニールとして、従来は、ハロゲ
ンランプを用いたアニールが一般的に行われていた。ハ
ロゲンランプアニールは、高温短時間アニールが可能で
あり、不純物の固相拡散に際して活性化率を高くしつつ
浅い接合を形成して、高速且つ低消費電力というバイポ
ーラトランジスタの高性能化を図ることができるからで
ある。
ンランプを用いたアニールが一般的に行われていた。ハ
ロゲンランプアニールは、高温短時間アニールが可能で
あり、不純物の固相拡散に際して活性化率を高くしつつ
浅い接合を形成して、高速且つ低消費電力というバイポ
ーラトランジスタの高性能化を図ることができるからで
ある。
【０００５】
【発明が解決しようとする課題】ところが、ハロゲンラ
ンプ光は、波長域が０．２〜６．０μｍ以上と広範囲で
あり、しかも透過力が強い長波長側の光強度も強い。こ
のため、ＳｉＯ2 膜等の絶縁膜に覆われているエミッタ
取出し電極の更に下層にまで透過し、抵抗素子を形成し
ている第１層目の導電膜である多結晶Ｓｉ膜の温度も上
昇させる。
ンプ光は、波長域が０．２〜６．０μｍ以上と広範囲で
あり、しかも透過力が強い長波長側の光強度も強い。こ
のため、ＳｉＯ2 膜等の絶縁膜に覆われているエミッタ
取出し電極の更に下層にまで透過し、抵抗素子を形成し
ている第１層目の導電膜である多結晶Ｓｉ膜の温度も上
昇させる。
【０００６】この結果、第１層目の導電膜である多結晶
Ｓｉ膜で結晶粒が成長する。この結晶粒の成長は成長前
の結晶性に左右されるが、それを制御するのは難しいの
で、抵抗素子の抵抗値のバラツキが生じる。つまり、ハ
ロゲンランプを用いた従来のアニールでは、バイポーラ
トランジスタの高速化と抵抗素子の高精度化等とを両立
させることが難しかった。
Ｓｉ膜で結晶粒が成長する。この結晶粒の成長は成長前
の結晶性に左右されるが、それを制御するのは難しいの
で、抵抗素子の抵抗値のバラツキが生じる。つまり、ハ
ロゲンランプを用いた従来のアニールでは、バイポーラ
トランジスタの高速化と抵抗素子の高精度化等とを両立
させることが難しかった。
【０００７】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、２層の多結晶シリコン膜２２ａ、３２のう
ちの下層側の多結晶シリコン膜２２ａをエキシマレーザ
光の照射でアニールし、層間絶縁膜２４を介して、前記
２層の多結晶シリコン膜２２ａ、３２のうちの上層側の
多結晶シリコン膜３２で前記下層側の多結晶シリコン膜
２２ａを覆い、前記上層側の多結晶シリコン膜３２をエ
キシマレーザ光の照射でアニールする。
製造方法は、２層の多結晶シリコン膜２２ａ、３２のう
ちの下層側の多結晶シリコン膜２２ａをエキシマレーザ
光の照射でアニールし、層間絶縁膜２４を介して、前記
２層の多結晶シリコン膜２２ａ、３２のうちの上層側の
多結晶シリコン膜３２で前記下層側の多結晶シリコン膜
２２ａを覆い、前記上層側の多結晶シリコン膜３２をエ
キシマレーザ光の照射でアニールする。
【０００８】請求項２の半導体装置の製造方法は、２層
の多結晶シリコン膜またはポリサイド膜２２ａ、３２の
うちの下層側の多結晶シリコン膜またはポリサイド膜２
２ａをエキシマレーザ光の照射でアニールし、層間絶縁
膜２４を介して、前記２層の多結晶シリコン膜またはポ
リサイド膜２２ａ、３２のうちの上層側の多結晶シリコ
ン膜またはポリサイド膜３２で前記下層側の多結晶シリ
コン膜またはポリサイド膜２２ａを覆い、前記上層側の
多結晶シリコン膜またはポリサイド膜３２をエキシマレ
ーザ光の照射でアニールする。
の多結晶シリコン膜またはポリサイド膜２２ａ、３２の
うちの下層側の多結晶シリコン膜またはポリサイド膜２
２ａをエキシマレーザ光の照射でアニールし、層間絶縁
膜２４を介して、前記２層の多結晶シリコン膜またはポ
リサイド膜２２ａ、３２のうちの上層側の多結晶シリコ
ン膜またはポリサイド膜３２で前記下層側の多結晶シリ
コン膜またはポリサイド膜２２ａを覆い、前記上層側の
多結晶シリコン膜またはポリサイド膜３２をエキシマレ
ーザ光の照射でアニールする。
【０００９】
【作用】本願の発明による半導体装置の製造方法では、
２層の多結晶シリコン膜またはポリサイド膜２２ａ、３
２のうちの上層側の多結晶シリコン膜またはポリサイド
膜３２のアニールに際しては、この上層側の多結晶シリ
コン膜またはポリサイド膜３２で下層側の多結晶シリコ
ン膜またはポリサイド膜２２ａを覆っている。
２層の多結晶シリコン膜またはポリサイド膜２２ａ、３
２のうちの上層側の多結晶シリコン膜またはポリサイド
膜３２のアニールに際しては、この上層側の多結晶シリ
コン膜またはポリサイド膜３２で下層側の多結晶シリコ
ン膜またはポリサイド膜２２ａを覆っている。
【００１０】一方、アニールに用いているエキシマレー
ザ光は、単色に近く、しかも多結晶シリコン膜やポリサ
イド膜を透過しにくい。従って、上層側の多結晶シリコ
ン膜またはポリサイド膜３２のアニールによって下層側
の多結晶シリコン膜またはポリサイド膜２２ａも同時に
アニールされるということがない。
ザ光は、単色に近く、しかも多結晶シリコン膜やポリサ
イド膜を透過しにくい。従って、上層側の多結晶シリコ
ン膜またはポリサイド膜３２のアニールによって下層側
の多結晶シリコン膜またはポリサイド膜２２ａも同時に
アニールされるということがない。
【００１１】
【実施例】以下、バイポーラトランジスタと抵抗素子と
を含む半導体集積回路装置の製造に適用した本願の発明
の第１及び第２実施例を、図１〜６を参照しながら説明
する。
を含む半導体集積回路装置の製造に適用した本願の発明
の第１及び第２実施例を、図１〜６を参照しながら説明
する。
【００１２】第１実施例では、抵抗素子とバイポーラト
ランジスタのエミッタ取出し電極との双方を多結晶Ｓｉ
膜で形成する。この第１実施例では、図１に示す様に、
ｐ型のＳｉ基板１１にＡｓ+ を４０ｋｅＶ程度のエネル
ギで５×１０15ｃｍ-2程度のドーズ量に選択的にイオン
注入し且つ熱拡散させて、埋込コレクタであるｎ+ 埋込
層１２を形成する。そして、Ｓｉ基板１１上にｎ型のＳ
ｉエピタキシャル層１３を１．２μｍ程度の厚さに成長
させる。
ランジスタのエミッタ取出し電極との双方を多結晶Ｓｉ
膜で形成する。この第１実施例では、図１に示す様に、
ｐ型のＳｉ基板１１にＡｓ+ を４０ｋｅＶ程度のエネル
ギで５×１０15ｃｍ-2程度のドーズ量に選択的にイオン
注入し且つ熱拡散させて、埋込コレクタであるｎ+ 埋込
層１２を形成する。そして、Ｓｉ基板１１上にｎ型のＳ
ｉエピタキシャル層１３を１．２μｍ程度の厚さに成長
させる。
【００１３】その後、Ｓｉエピタキシャル層１３のうち
の素子分離領域に、リセスＬＯＣＯＳ法によって膜厚が
８０００Å程度のＳｉＯ2 膜１４を形成する。そして、
Ｐｈｏｓ+ を５０ｋｅＶ程度のエネルギで５×１０15ｃ
ｍ-2程度のドーズ量に選択的にイオン注入し且つ熱拡散
させて、コレクタ電極用のプラグ領域であるｎ+ 領域１
５をＳｉエピタキシャル層１３に形成する。
の素子分離領域に、リセスＬＯＣＯＳ法によって膜厚が
８０００Å程度のＳｉＯ2 膜１４を形成する。そして、
Ｐｈｏｓ+ を５０ｋｅＶ程度のエネルギで５×１０15ｃ
ｍ-2程度のドーズ量に選択的にイオン注入し且つ熱拡散
させて、コレクタ電極用のプラグ領域であるｎ+ 領域１
５をＳｉエピタキシャル層１３に形成する。
【００１４】なお、この時点までＳｉＯ2 膜１４にバー
ズヘッドが残っているので、レジストの塗布及び全面Ｒ
ＩＥによって、ＳｉＯ2 膜１４を平坦化する。そして、
Ｂ+ を３６０ｋｅＶ程度のエネルギで４×１０13ｃｍ-2
程度のドーズ量に選択的にイオン注入して、チャネルス
トッパであるｐ+ 領域１６をＳｉＯ2 膜１４下に形成す
る。
ズヘッドが残っているので、レジストの塗布及び全面Ｒ
ＩＥによって、ＳｉＯ2 膜１４を平坦化する。そして、
Ｂ+ を３６０ｋｅＶ程度のエネルギで４×１０13ｃｍ-2
程度のドーズ量に選択的にイオン注入して、チャネルス
トッパであるｐ+ 領域１６をＳｉＯ2 膜１４下に形成す
る。
【００１５】その後、ＴＥＯＳを原料にしたＣＶＤ法に
よって、膜厚が１０００Å程度のＳｉＯ2 膜１７を全面
に堆積させる。そして、エミッタ、真性ベース及び外部
ベースを形成する領域のパターンの窓１８ａを有する様
に、ＳｉＯ2 膜１７上でフォトレジスト１８をパターニ
ングする。
よって、膜厚が１０００Å程度のＳｉＯ2 膜１７を全面
に堆積させる。そして、エミッタ、真性ベース及び外部
ベースを形成する領域のパターンの窓１８ａを有する様
に、ＳｉＯ2 膜１７上でフォトレジスト１８をパターニ
ングする。
【００１６】次に、図２に示す様に、フォトレジスト１
８をマスクにしたＲＩＥによって、ＳｉＯ2 膜１７に開
口２１を形成する。そして、不純物を含有していない純
粋な多結晶Ｓｉ膜２２を、１５００Å程度の膜厚にＣＶ
Ｄ法で全面に堆積させる。
８をマスクにしたＲＩＥによって、ＳｉＯ2 膜１７に開
口２１を形成する。そして、不純物を含有していない純
粋な多結晶Ｓｉ膜２２を、１５００Å程度の膜厚にＣＶ
Ｄ法で全面に堆積させる。
【００１７】その後、多結晶Ｓｉ膜２２のうちで抵抗素
子にすべき部分に、フォトレジスト（図示せず）をマス
クにして、所望の抵抗値を得るためのドーズ量に不純物
をイオン注入する。
子にすべき部分に、フォトレジスト（図示せず）をマス
クにして、所望の抵抗値を得るためのドーズ量に不純物
をイオン注入する。
【００１８】そして、多結晶Ｓｉ膜２２のうちでベース
取出し電極にすべき部分と抵抗素子の取出し部にすべき
部分とに、別のフォトレジスト（図示せず）をマスクに
して、ＢＦ2 + を３０ｋｅＶ程度のエネルギで５×１０
15ｃｍ-2程度のドーズ量にイオン注入する。その後、抵
抗素子とベース取出し電極とのパターンになる様に、多
結晶Ｓｉ膜２２上でフォトレジスト２３をパターニング
する。
取出し電極にすべき部分と抵抗素子の取出し部にすべき
部分とに、別のフォトレジスト（図示せず）をマスクに
して、ＢＦ2 + を３０ｋｅＶ程度のエネルギで５×１０
15ｃｍ-2程度のドーズ量にイオン注入する。その後、抵
抗素子とベース取出し電極とのパターンになる様に、多
結晶Ｓｉ膜２２上でフォトレジスト２３をパターニング
する。
【００１９】次に、図３に示す様に、フォトレジスト２
３をマスクにしたＲＩＥによって、抵抗素子及びベース
取出し電極のパターンの多結晶Ｓｉ膜２２ａ、２２ｂ
に、多結晶Ｓｉ膜２２を加工する。
３をマスクにしたＲＩＥによって、抵抗素子及びベース
取出し電極のパターンの多結晶Ｓｉ膜２２ａ、２２ｂ
に、多結晶Ｓｉ膜２２を加工する。
【００２０】その後、膜厚が３０００Å程度のＳｉＯ2
膜２４をＣＶＤ法で全面に堆積させ、エミッタ及び真性
ベースを形成する領域のパターンの窓２５ａを有する様
に、ＳｉＯ2 膜２４上でフォトレジスト２５をパターニ
ングする。
膜２４をＣＶＤ法で全面に堆積させ、エミッタ及び真性
ベースを形成する領域のパターンの窓２５ａを有する様
に、ＳｉＯ2 膜２４上でフォトレジスト２５をパターニ
ングする。
【００２１】次に、図４に示す様に、フォトレジスト２
５をマスクにしたＲＩＥによって、ＳｉＯ2 膜２４及び
多結晶Ｓｉ膜２２ｂに開口２６を形成する。そして、Ｔ
ＥＯＳを原料にしたＣＶＤ法によって、膜厚が６０００
Å程度のＳｉＯ2 膜２７を全面に堆積させる。
５をマスクにしたＲＩＥによって、ＳｉＯ2 膜２４及び
多結晶Ｓｉ膜２２ｂに開口２６を形成する。そして、Ｔ
ＥＯＳを原料にしたＣＶＤ法によって、膜厚が６０００
Å程度のＳｉＯ2 膜２７を全面に堆積させる。
【００２２】その後、Ｎ2 雰囲気中における９００℃程
度の温度のアニールを１５分程度に亘って行う。この結
果、ＳｉＯ2 膜２７がデンシファイされると共に、多結
晶Ｓｉ膜２２ｂから開口２１を介してＳｉエピタキシャ
ル層１３へＢＦ2 + が固相拡散して、外部ベースである
ｐ+ 領域２８が形成される。
度の温度のアニールを１５分程度に亘って行う。この結
果、ＳｉＯ2 膜２７がデンシファイされると共に、多結
晶Ｓｉ膜２２ｂから開口２１を介してＳｉエピタキシャ
ル層１３へＢＦ2 + が固相拡散して、外部ベースである
ｐ+ 領域２８が形成される。
【００２３】この時、３５０ｍＪ／ｃｍ2 程度のパワー
のエキシマレーザ光を照射するアニールを行い、多結晶
Ｓｉ膜２２ａ、２２ｂの結晶粒界における不飽和結合を
終端させて結晶性を改善する。その後、ＳｉＯ2 膜２７
の全面をＲＩＥして、ＳｉＯ2 膜２７から成る側壁を開
口２６の内周面に形成する。従って、側壁になっている
ＳｉＯ2 膜２７の内側に、更に開口３１が形成される。
のエキシマレーザ光を照射するアニールを行い、多結晶
Ｓｉ膜２２ａ、２２ｂの結晶粒界における不飽和結合を
終端させて結晶性を改善する。その後、ＳｉＯ2 膜２７
の全面をＲＩＥして、ＳｉＯ2 膜２７から成る側壁を開
口２６の内周面に形成する。従って、側壁になっている
ＳｉＯ2 膜２７の内側に、更に開口３１が形成される。
【００２４】次に、ＢＦ2 + を開口３１を介してＳｉエ
ピタキシャル層１３へイオン注入した後、図５に示す様
に、膜厚が１５００Å程度の多結晶Ｓｉ膜３２をＣＶＤ
法で全面に堆積させる。そして、多結晶Ｓｉ膜３２にＡ
ｓ+ を４０ｋｅＶ程度のエネルギで１．５×１０16ｃｍ
-2程度のドーズ量にイオン注入した後、膜厚が３０００
Å程度のＳｉＯ2 膜３３をＣＶＤ法で全面に堆積させ
る。
ピタキシャル層１３へイオン注入した後、図５に示す様
に、膜厚が１５００Å程度の多結晶Ｓｉ膜３２をＣＶＤ
法で全面に堆積させる。そして、多結晶Ｓｉ膜３２にＡ
ｓ+ を４０ｋｅＶ程度のエネルギで１．５×１０16ｃｍ
-2程度のドーズ量にイオン注入した後、膜厚が３０００
Å程度のＳｉＯ2 膜３３をＣＶＤ法で全面に堆積させ
る。
【００２５】その後、１０００ｍＪ／ｃｍ2 程度のパワ
ーのエキシマレーザ光を照射する高温短時間アニールを
行い、Ｓｉエピタキシャル層１３にイオン注入しておい
たＢＦ2 + を拡散させると共に多結晶Ｓｉ膜３２からＳ
ｉエピタキシャル層１３へＡｓ+ を固相拡散させて、真
性ベース及びエミッタであるｐ領域３４及びｎ+ 領域３
５を形成する。なお、ｐ領域３４の直下のＳｉエピタキ
シャル層１３ａがコレクタになる。
ーのエキシマレーザ光を照射する高温短時間アニールを
行い、Ｓｉエピタキシャル層１３にイオン注入しておい
たＢＦ2 + を拡散させると共に多結晶Ｓｉ膜３２からＳ
ｉエピタキシャル層１３へＡｓ+ を固相拡散させて、真
性ベース及びエミッタであるｐ領域３４及びｎ+ 領域３
５を形成する。なお、ｐ領域３４の直下のＳｉエピタキ
シャル層１３ａがコレクタになる。
【００２６】ところで、ｐ領域３４及びｎ+ 領域３５を
形成するためのエキシマレーザアニール時には多結晶Ｓ
ｉ膜３２が全面に存在しており、しかもエキシマレーザ
光は多結晶Ｓｉ膜３２を透過しにくいので、多結晶Ｓｉ
膜３２と共に多結晶Ｓｉ膜２２ａもアニールされること
はない。従って、接合の浅いｐ領域３４及びｎ+ 領域３
５を形成すると共に、抵抗値の精度が高い多結晶Ｓｉ膜
２２ａを形成することができる。
形成するためのエキシマレーザアニール時には多結晶Ｓ
ｉ膜３２が全面に存在しており、しかもエキシマレーザ
光は多結晶Ｓｉ膜３２を透過しにくいので、多結晶Ｓｉ
膜３２と共に多結晶Ｓｉ膜２２ａもアニールされること
はない。従って、接合の浅いｐ領域３４及びｎ+ 領域３
５を形成すると共に、抵抗値の精度が高い多結晶Ｓｉ膜
２２ａを形成することができる。
【００２７】次に、図６に示す様に、溶液エッチングに
よってＳｉＯ2 膜３３を除去する。ＳｉＯ2 膜３３を用
いたのは、ｐ領域３４及びｎ+ 領域３５を形成するため
の不純物が外方拡散するのを防止すると共に、エキシマ
レーザ光の吸収率を高めるためである。
よってＳｉＯ2 膜３３を除去する。ＳｉＯ2 膜３３を用
いたのは、ｐ領域３４及びｎ+ 領域３５を形成するため
の不純物が外方拡散するのを防止すると共に、エキシマ
レーザ光の吸収率を高めるためである。
【００２８】その後、多結晶Ｓｉ膜３２をエミッタ取出
し電極のパターンに加工し、多結晶Ｓｉ膜２２ａ、２２
ｂ及びｎ+ 領域１５に達する開口３６、３７、４１、４
２をＳｉＯ2 膜２４、１７に形成する。そして、Ａｌ膜
を全面にスパッタ堆積させ、このＡｌ膜をＲＩＥでパタ
ーニングして、抵抗用の電極であるＡｌ膜４３、４４や
エミッタ電極、ベース電極及びコレクタ電極であるＡｌ
膜４５〜４７を形成する。
し電極のパターンに加工し、多結晶Ｓｉ膜２２ａ、２２
ｂ及びｎ+ 領域１５に達する開口３６、３７、４１、４
２をＳｉＯ2 膜２４、１７に形成する。そして、Ａｌ膜
を全面にスパッタ堆積させ、このＡｌ膜をＲＩＥでパタ
ーニングして、抵抗用の電極であるＡｌ膜４３、４４や
エミッタ電極、ベース電極及びコレクタ電極であるＡｌ
膜４５〜４７を形成する。
【００２９】次に、第２実施例について説明する。この
第２実施例も、バイポーラトランジスタのエミッタ取出
し電極を多結晶Ｓｉ膜ではなくポリサイド膜で形成する
ことを除いて、図１〜６に示した第１実施例と実質的に
同様の工程を実行する。
第２実施例も、バイポーラトランジスタのエミッタ取出
し電極を多結晶Ｓｉ膜ではなくポリサイド膜で形成する
ことを除いて、図１〜６に示した第１実施例と実質的に
同様の工程を実行する。
【００３０】従って、この第２実施例では、第１実施例
の図５に示した工程で多結晶Ｓｉ膜３２にＡｓ+ をイオ
ン注入した後、膜厚が１０００Å程度のＷＳｉX 膜（図
示せず）をＣＶＤ法で多結晶Ｓｉ膜３２上の全面に堆積
させる。そして、以後は、これらのＷＳｉX 膜と多結晶
Ｓｉ膜３２とから成るポリサイド膜に対して、第１実施
例における多結晶Ｓｉ膜３２に対する処理と同様の処理
を施す。
の図５に示した工程で多結晶Ｓｉ膜３２にＡｓ+ をイオ
ン注入した後、膜厚が１０００Å程度のＷＳｉX 膜（図
示せず）をＣＶＤ法で多結晶Ｓｉ膜３２上の全面に堆積
させる。そして、以後は、これらのＷＳｉX 膜と多結晶
Ｓｉ膜３２とから成るポリサイド膜に対して、第１実施
例における多結晶Ｓｉ膜３２に対する処理と同様の処理
を施す。
【００３１】なお、この第２実施例では、ＳｉＯ2 膜３
３はポリサイド膜のうちのＷＳｉX 膜が多結晶Ｓｉ膜３
２から剥離するのを防止する働きもしているが、この剥
離の防止を更に確実に行うために、膜厚が５００Å程度
の非晶質Ｓｉ膜をＣＶＤ法でＷＳｉX 膜上の全面に堆積
させてもよい。また、この第２実施例では、ＳｉＯ2 膜
３３の除去をドライエッチングによって行う。以上の様
な第２実施例でも、上述の第１実施例と同様の作用効果
を奏することができる。
３はポリサイド膜のうちのＷＳｉX 膜が多結晶Ｓｉ膜３
２から剥離するのを防止する働きもしているが、この剥
離の防止を更に確実に行うために、膜厚が５００Å程度
の非晶質Ｓｉ膜をＣＶＤ法でＷＳｉX 膜上の全面に堆積
させてもよい。また、この第２実施例では、ＳｉＯ2 膜
３３の除去をドライエッチングによって行う。以上の様
な第２実施例でも、上述の第１実施例と同様の作用効果
を奏することができる。
【００３２】以上の第１及び第２実施例はバイポーラト
ランジスタと抵抗素子とを含む半導体集積回路装置の製
造に本願の発明を適用したものであるが、ＭＯＳトラン
ジスタの多結晶Ｓｉゲート電極やＷＳｉX ポリサイドゲ
ート電極の上層に積み上げコンタクト用の多結晶Ｓｉ膜
や抵抗素子用の多結晶Ｓｉ膜や薄膜トランジスタ用の多
結晶Ｓｉ膜等を形成する半導体集積回路装置の製造に本
願の発明を適用しても、ソース・ドレインの接合を深く
することなく上記の多結晶Ｓｉ膜をアニールすることが
できる。
ランジスタと抵抗素子とを含む半導体集積回路装置の製
造に本願の発明を適用したものであるが、ＭＯＳトラン
ジスタの多結晶Ｓｉゲート電極やＷＳｉX ポリサイドゲ
ート電極の上層に積み上げコンタクト用の多結晶Ｓｉ膜
や抵抗素子用の多結晶Ｓｉ膜や薄膜トランジスタ用の多
結晶Ｓｉ膜等を形成する半導体集積回路装置の製造に本
願の発明を適用しても、ソース・ドレインの接合を深く
することなく上記の多結晶Ｓｉ膜をアニールすることが
できる。
【００３３】
【発明の効果】本願の発明による半導体装置の製造方法
では、上層側の多結晶シリコン膜またはポリサイド膜の
アニールによって下層側の多結晶シリコン膜またはポリ
サイド膜も同時にアニールされるということがないの
で、各層の多結晶シリコン膜またはポリサイド膜に最適
なアニールを施すことができ、高性能で高精度の半導体
装置を製造することができる。
では、上層側の多結晶シリコン膜またはポリサイド膜の
アニールによって下層側の多結晶シリコン膜またはポリ
サイド膜も同時にアニールされるということがないの
で、各層の多結晶シリコン膜またはポリサイド膜に最適
なアニールを施すことができ、高性能で高精度の半導体
装置を製造することができる。
【図１】本願の発明の第１実施例の最初の工程を示す側
断面図である。
断面図である。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
２２ａ 多結晶Ｓｉ膜 ２４ ＳｉＯ2 膜 ３２ 多結晶Ｓｉ膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737
Claims (2)
- 【請求項１】 半導体基板上に複数層の多結晶シリコン
膜を有している半導体装置の製造方法において、 ２層の前記多結晶シリコン膜のうちの下層側の多結晶シ
リコン膜をエキシマレーザ光の照射でアニールし、 層間絶縁膜を介して、前記２層の多結晶シリコン膜のう
ちの上層側の多結晶シリコン膜で前記下層側の多結晶シ
リコン膜を覆い、 前記上層側の多結晶シリコン膜をエキシマレーザ光の照
射でアニールする半導体装置の製造方法。 - 【請求項２】 半導体基板上に複数層の多結晶シリコン
膜またはポリサイド膜を有している半導体装置の製造方
法において、 ２層の前記多結晶シリコン膜またはポリサイド膜のうち
の下層側の多結晶シリコン膜またはポリサイド膜をエキ
シマレーザ光の照射でアニールし、 層間絶縁膜を介して、前記２層の多結晶シリコン膜また
はポリサイド膜のうちの上層側の多結晶シリコン膜また
はポリサイド膜で前記下層側の多結晶シリコン膜または
ポリサイド膜を覆い、 前記上層側の多結晶シリコン膜またはポリサイド膜をエ
キシマレーザ光の照射でアニールする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16391592A JP3182887B2 (ja) | 1991-05-31 | 1992-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15517991 | 1991-05-31 | ||
| JP3-155179 | 1991-05-31 | ||
| JP16391592A JP3182887B2 (ja) | 1991-05-31 | 1992-05-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183113A JPH05183113A (ja) | 1993-07-23 |
| JP3182887B2 true JP3182887B2 (ja) | 2001-07-03 |
Family
ID=26483247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16391592A Expired - Fee Related JP3182887B2 (ja) | 1991-05-31 | 1992-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182887B2 (ja) |
-
1992
- 1992-05-29 JP JP16391592A patent/JP3182887B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05183113A (ja) | 1993-07-23 |
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