JPH04355959A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04355959A JPH04355959A JP3185816A JP18581691A JPH04355959A JP H04355959 A JPH04355959 A JP H04355959A JP 3185816 A JP3185816 A JP 3185816A JP 18581691 A JP18581691 A JP 18581691A JP H04355959 A JPH04355959 A JP H04355959A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、デバイスが形成される
表面部分の結晶欠陥や酸化膜欠陥をほぼ完全に抑制する
半導体基板を有する半導体装置およびその製造方法に関
する。
表面部分の結晶欠陥や酸化膜欠陥をほぼ完全に抑制する
半導体基板を有する半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】従来のＵＬＳＩ等の高密度実装化された
ＣＭＯＳデバイスにおける基板構造を図１０に示す。一
様な抵抗を有するｎ型半導体基板１０１の表面部分に、
島状にｐ型ウエル（拡散領域）１０２が形成されている
。各素子を形成すべき領域は、フィールド酸化膜１０８
により分離されている。ｎ型半導体基板１０１の表面に
ゲート酸化膜１０５とゲート電極Ｇ１が形成され、その
両端にｐ＋型不純物層１０３が形成されてドレイン電極
Ｄ１及びソース電極Ｓ１が接続されている。これにより
、ＰチャネルＭＯＳ型電界効果トランジスタ（以下、Ｐ
チャネルＭＯＳトランジスタという）が構成されている
。ｐ型ウエル１０２の表面には、ゲート酸化膜１０６及
びゲート電極Ｇ２、キャパシタ酸化膜１０７とキャパシ
タ電極Ｃとが設けられている。さらにｎ＋型不純物層１
０４が形成され、それぞれソース電極Ｓ２及びドレイン
電極Ｄ２が接続されている。このようにして、Ｎチャネ
ルＭＯＳトランジスタと容量とが構成されている。
ＣＭＯＳデバイスにおける基板構造を図１０に示す。一
様な抵抗を有するｎ型半導体基板１０１の表面部分に、
島状にｐ型ウエル（拡散領域）１０２が形成されている
。各素子を形成すべき領域は、フィールド酸化膜１０８
により分離されている。ｎ型半導体基板１０１の表面に
ゲート酸化膜１０５とゲート電極Ｇ１が形成され、その
両端にｐ＋型不純物層１０３が形成されてドレイン電極
Ｄ１及びソース電極Ｓ１が接続されている。これにより
、ＰチャネルＭＯＳ型電界効果トランジスタ（以下、Ｐ
チャネルＭＯＳトランジスタという）が構成されている
。ｐ型ウエル１０２の表面には、ゲート酸化膜１０６及
びゲート電極Ｇ２、キャパシタ酸化膜１０７とキャパシ
タ電極Ｃとが設けられている。さらにｎ＋型不純物層１
０４が形成され、それぞれソース電極Ｓ２及びドレイン
電極Ｄ２が接続されている。このようにして、Ｎチャネ
ルＭＯＳトランジスタと容量とが構成されている。
【０００３】
【発明が解決しようとする課題】しかし、半導体装置の
微細化が進むにつれて、パターンの端部に結晶欠陥が導
入されたり、ゲート酸化膜中に微小な欠陥が導入されて
、ＭＯＳトランジスタの酸化膜欠陥を招いていた。パタ
ーン端に結晶欠陥が存在すると接合リークを起こしたり
、半導体装置がメモリの場合はデータの保持時間が短く
なり、歩留まりを著しく低下させることになる。また、
ゲート酸化膜中に欠陥が存在すると、ＭＯＳトランジス
タの動作不良をおこしたり、データの保持ができなくな
り、さらに歩留まりの低下を招く。このような結晶欠陥
の導入は、シリコンウェーハ中に固溶されている過飽和
酸素に起因している。このため、結晶欠陥の発生を抑制
するには、各デバイスが形成される表面部分の酸素濃度
を低減させる必要があるが、酸素濃度を３×１０１７ｃ
ｍ−３以下にすると、結晶欠陥や酸化膜欠陥を完全に抑
制することが可能になる。ところで、内部に過飽和に酸
素を含有し、表面部分の酸素濃度が３×１０１７ｃｍ−
３以下となるような構造を持つものには、イントリンシ
ックゲッタリング（ＩＧ）ウェーハやエピタキシャルウ
ェーハ等が存在する。しかし、ＩＧウェーハの表面層の
酸素濃度は、処理条件やウェーハ特性に依存するため常
に３×１０１７ｃｍ−３以下にすることは困難である。 またエピタキシャルウェーハは、エピタキシャル成長中
に基板が汚染されたり、形成されたエピタキシャル層中
に欠陥が含まれるなどの問題がある。このため、微細な
ＣＭＯＳデバイスを製造すると、接合リーク等が発生す
るおそれがでてくる。このように、従来は表面層の酸素
濃度を低減させ接合リーク等の発生を抑制することは困
難であった。
微細化が進むにつれて、パターンの端部に結晶欠陥が導
入されたり、ゲート酸化膜中に微小な欠陥が導入されて
、ＭＯＳトランジスタの酸化膜欠陥を招いていた。パタ
ーン端に結晶欠陥が存在すると接合リークを起こしたり
、半導体装置がメモリの場合はデータの保持時間が短く
なり、歩留まりを著しく低下させることになる。また、
ゲート酸化膜中に欠陥が存在すると、ＭＯＳトランジス
タの動作不良をおこしたり、データの保持ができなくな
り、さらに歩留まりの低下を招く。このような結晶欠陥
の導入は、シリコンウェーハ中に固溶されている過飽和
酸素に起因している。このため、結晶欠陥の発生を抑制
するには、各デバイスが形成される表面部分の酸素濃度
を低減させる必要があるが、酸素濃度を３×１０１７ｃ
ｍ−３以下にすると、結晶欠陥や酸化膜欠陥を完全に抑
制することが可能になる。ところで、内部に過飽和に酸
素を含有し、表面部分の酸素濃度が３×１０１７ｃｍ−
３以下となるような構造を持つものには、イントリンシ
ックゲッタリング（ＩＧ）ウェーハやエピタキシャルウ
ェーハ等が存在する。しかし、ＩＧウェーハの表面層の
酸素濃度は、処理条件やウェーハ特性に依存するため常
に３×１０１７ｃｍ−３以下にすることは困難である。 またエピタキシャルウェーハは、エピタキシャル成長中
に基板が汚染されたり、形成されたエピタキシャル層中
に欠陥が含まれるなどの問題がある。このため、微細な
ＣＭＯＳデバイスを製造すると、接合リーク等が発生す
るおそれがでてくる。このように、従来は表面層の酸素
濃度を低減させ接合リーク等の発生を抑制することは困
難であった。
【０００４】本発明は、上記事情に鑑みてなされたもの
であり、デバイス活性層の結晶品質が優れた微細なデバ
イスを信頼性高く形成し得る半導体装置およびその製造
方法を提供することを目的とする。
であり、デバイス活性層の結晶品質が優れた微細なデバ
イスを信頼性高く形成し得る半導体装置およびその製造
方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、この半導体基板上に一様に形成され、前
記半導体基板よりも酸素濃度が低く、前記半導体基板と
は異なる導電型の半導体層と、この半導体層の内部に島
状に形成され、その底面が前記半導体基板表面から１〜
２０μｍ離れており、前記半導体層とは異なる導電型の
ウエル領域と、前記半導体基板とは電気的に絶縁され、
前記半導体層もしくは前記ウエル領域に形成されたＭＯ
Ｓトランジスタまたは容量もしくはその両者を備えてい
ることを特徴としている。前記半導体基板の酸素濃度は
、８×１０１７ｃｍ−３から１２×１０１７ｃｍ−３の
範囲にあり、前記半導体層の酸素濃度は、３×１０１７
ｃｍ−３以下である。前記半導体層はエピタキシャル成
長層（以下、エピタキシャル層という）であり、その厚
さは３０μｍを越えないことを特徴とする。前記半導体
基板は、不純物濃度が１×１０１４〜５×１０１８ｃｍ
−３である。また、前記ウエル領域は、接合深さが１〜
８μｍであることが適当である。また、本発明の半導体
装置の製造方法は、半導体基板の表面を還元性雰囲気中
で熱処理する工程と、前記熱処理を行った半導体基板の
表面領域に不純物を拡散して、この半導体基板の導電型
とは異なる導電型の半導体層を形成する工程と、前記半
導体層内に、この半導体層とは異なる導電型のウエル領
域を形成する工程と、前記半導体層内もしくはウエル領
域内にＭＯＳトランジスタまたは容量もしくはその両者
を形成する工程とを備えている事を特徴としている。他
の製造方法としては、導電型の互いに異なる酸素濃度の
高い半導体基板と酸素濃度の低い（３×１０１７ｃｍ−
３以下）半導体基板の接合面を重ね合わせて両者を接合
する工程と、前記半導体基板のうち、酸素濃度の低い半
導体基板を研磨して半導体層とする工程と、前記半導体
層内にこの半導体層とは異なる導電型のウエル領域を形
成する工程と、前記半導体層内もしくはウエル領域内に
ＭＯＳトランジスタまたは容量もしくはその両者を形成
する工程とを備えている事を特徴としている。また、本
発明においては、前記ＭＯＳトランジスタおよび容量は
ＣＭＯＳ構造を有するメモリを構成することが可能であ
る。
半導体基板と、この半導体基板上に一様に形成され、前
記半導体基板よりも酸素濃度が低く、前記半導体基板と
は異なる導電型の半導体層と、この半導体層の内部に島
状に形成され、その底面が前記半導体基板表面から１〜
２０μｍ離れており、前記半導体層とは異なる導電型の
ウエル領域と、前記半導体基板とは電気的に絶縁され、
前記半導体層もしくは前記ウエル領域に形成されたＭＯ
Ｓトランジスタまたは容量もしくはその両者を備えてい
ることを特徴としている。前記半導体基板の酸素濃度は
、８×１０１７ｃｍ−３から１２×１０１７ｃｍ−３の
範囲にあり、前記半導体層の酸素濃度は、３×１０１７
ｃｍ−３以下である。前記半導体層はエピタキシャル成
長層（以下、エピタキシャル層という）であり、その厚
さは３０μｍを越えないことを特徴とする。前記半導体
基板は、不純物濃度が１×１０１４〜５×１０１８ｃｍ
−３である。また、前記ウエル領域は、接合深さが１〜
８μｍであることが適当である。また、本発明の半導体
装置の製造方法は、半導体基板の表面を還元性雰囲気中
で熱処理する工程と、前記熱処理を行った半導体基板の
表面領域に不純物を拡散して、この半導体基板の導電型
とは異なる導電型の半導体層を形成する工程と、前記半
導体層内に、この半導体層とは異なる導電型のウエル領
域を形成する工程と、前記半導体層内もしくはウエル領
域内にＭＯＳトランジスタまたは容量もしくはその両者
を形成する工程とを備えている事を特徴としている。他
の製造方法としては、導電型の互いに異なる酸素濃度の
高い半導体基板と酸素濃度の低い（３×１０１７ｃｍ−
３以下）半導体基板の接合面を重ね合わせて両者を接合
する工程と、前記半導体基板のうち、酸素濃度の低い半
導体基板を研磨して半導体層とする工程と、前記半導体
層内にこの半導体層とは異なる導電型のウエル領域を形
成する工程と、前記半導体層内もしくはウエル領域内に
ＭＯＳトランジスタまたは容量もしくはその両者を形成
する工程とを備えている事を特徴としている。また、本
発明においては、前記ＭＯＳトランジスタおよび容量は
ＣＭＯＳ構造を有するメモリを構成することが可能であ
る。
【０００６】
【作用】デバイスが形成される表面の活性層のみ酸素濃
度を低減させた半導体層を形成したので接合リークなど
を効果的に減少させることができる。その製造方法とし
ては、第１は、エピタキシャル層を用いる方法である。 第２は、還元性または不活性ガス雰囲気中で熱処理し、
反対導電型ド−パントを拡散する方法である。第３は、
酸素濃度の高い半導体基板に低酸素ウェ−ハを接着し、
これを薄層化する方法である。
度を低減させた半導体層を形成したので接合リークなど
を効果的に減少させることができる。その製造方法とし
ては、第１は、エピタキシャル層を用いる方法である。 第２は、還元性または不活性ガス雰囲気中で熱処理し、
反対導電型ド−パントを拡散する方法である。第３は、
酸素濃度の高い半導体基板に低酸素ウェ−ハを接着し、
これを薄層化する方法である。
【０００７】
【実施例】図１を参照して本発明の実施例１を説明する
。図に示されるように、ｐ型シリコン半導体基板１１の
表面全体に、エピタキシャル成長法によりｎ型半導体層
１２が形成されている。そしてこのｎ型半導体層（以下
、ｎ型層という）１２内部に、島状にｐ型ウエル１３が
形成されており、デバイス活性領域は、ｎ型の領域（ｎ
型層１２）とｐ型の領域（ｐ型ウエル１３）とに分離さ
れている。そして、各素子が形成される領域は、フィー
ルド酸化膜１９により分離されている。ｎ型層１２の表
面にゲート酸化膜１６を介してゲート電極Ｇ１が形成さ
れ、その両端に形成されたｐ＋型不純物層１４にソース
電極Ｓ１及びドレイン電極Ｄ１が接続されて、Ｐチャネ
ルＭＯＳトランジスタが構成されている。一方、ｐ型ウ
エル１３の表面にはゲート酸化膜１７を介して設けられ
たゲート電極Ｇ２、キャパシタ酸化膜１８およびその上
のキャパシタ電極Ｃとが設けられている。さらにｎ＋型
不純物層１５にソース電極Ｓ２及びドレイン電極Ｄ２が
それぞれ接続されて、ＮチャネルＭＯＳトランジスタと
容量とが形成されている。従来のように、半導体基板１
１の表面に直接デバイス活性領域を形成するのでなく、
半導体基板１１上に反対導電型のｎ型層１２を形成し、
その表面部分にデバイス活性領域を形成した構造となっ
ている。このような基板構造としたことにより、シリコ
ン結晶中で深い準位を形成する金属不純物が、デバイス
活性領域から離れたｐ型半導体基板１１の内部に吸収さ
れて、デバイス活性領域が清浄化される。さらにデバイ
ス活性領域の存在するｎ型層１２は、エピタキシャル成
長法により形成されているため、酸素濃度が３×１０１
７ｃｍ−３以下に低減されており、結晶欠陥や酸化膜欠
陥の発生が抑制される。
。図に示されるように、ｐ型シリコン半導体基板１１の
表面全体に、エピタキシャル成長法によりｎ型半導体層
１２が形成されている。そしてこのｎ型半導体層（以下
、ｎ型層という）１２内部に、島状にｐ型ウエル１３が
形成されており、デバイス活性領域は、ｎ型の領域（ｎ
型層１２）とｐ型の領域（ｐ型ウエル１３）とに分離さ
れている。そして、各素子が形成される領域は、フィー
ルド酸化膜１９により分離されている。ｎ型層１２の表
面にゲート酸化膜１６を介してゲート電極Ｇ１が形成さ
れ、その両端に形成されたｐ＋型不純物層１４にソース
電極Ｓ１及びドレイン電極Ｄ１が接続されて、Ｐチャネ
ルＭＯＳトランジスタが構成されている。一方、ｐ型ウ
エル１３の表面にはゲート酸化膜１７を介して設けられ
たゲート電極Ｇ２、キャパシタ酸化膜１８およびその上
のキャパシタ電極Ｃとが設けられている。さらにｎ＋型
不純物層１５にソース電極Ｓ２及びドレイン電極Ｄ２が
それぞれ接続されて、ＮチャネルＭＯＳトランジスタと
容量とが形成されている。従来のように、半導体基板１
１の表面に直接デバイス活性領域を形成するのでなく、
半導体基板１１上に反対導電型のｎ型層１２を形成し、
その表面部分にデバイス活性領域を形成した構造となっ
ている。このような基板構造としたことにより、シリコ
ン結晶中で深い準位を形成する金属不純物が、デバイス
活性領域から離れたｐ型半導体基板１１の内部に吸収さ
れて、デバイス活性領域が清浄化される。さらにデバイ
ス活性領域の存在するｎ型層１２は、エピタキシャル成
長法により形成されているため、酸素濃度が３×１０１
７ｃｍ−３以下に低減されており、結晶欠陥や酸化膜欠
陥の発生が抑制される。
【０００８】ついで、実施例１に係る半導体装置の製造
方法を説明する。引上げ（ＣＺ）法により育成されボロ
ン（Ｂ）をドープされた１〜２Ωｃｍのｐ型ウェーハを
用いた。このウェーハ表面上にホスフィン（ＰＨ３ ）
をドーピングガスとして、ジクロルシラン（ＳｉＨ２
Ｃｌ２ ）をソースガス、Ｈ２をキャリアガスとして、
エピタキシャル成長により１０μｍの厚さのｎ型シリコ
ン層を形成した。表面にレジストを塗布し、島状のレジ
スト膜をエッチングにより形成して、このレジスト膜を
マスクとしてボロンイオン（Ｂ）を加速電圧７０ｋＶ、
ドース量１×１０１３個／ｃｍ２ で注入した。さらに
１２００℃で６時間熱拡散を行い、ｐ型ウエルを形成し
た。そして、一般に用いられるＭＯＳトランジスタの形
成法により、素子分離領域に局所体に膜厚が厚いフィー
ルド酸化膜を形成した後、ゲート酸化膜形成領域を露出
する。その後、ゲート酸化膜を形成し、さらにソース、
ドレインとなる領域にｐ＋型あるいはｎ＋型不純物層を
形成して、図１に示されたような構造の半導体装置を得
た。ここで、ｐ型ウエル１３とｐ型半導体基板１１との
間隔が１μｍ以下になると素子動作時にｐ型ウエル１３
からの空乏層が伸びてｐ型半導体基板１１と導通しソフ
トエラー耐性が低下する。このため、ｐ型ウエル１３の
深さを８μｍにして間隔を２μｍとり、ｐ型半導体基板
１１との間を電気的に完全に分離した。
方法を説明する。引上げ（ＣＺ）法により育成されボロ
ン（Ｂ）をドープされた１〜２Ωｃｍのｐ型ウェーハを
用いた。このウェーハ表面上にホスフィン（ＰＨ３ ）
をドーピングガスとして、ジクロルシラン（ＳｉＨ２
Ｃｌ２ ）をソースガス、Ｈ２をキャリアガスとして、
エピタキシャル成長により１０μｍの厚さのｎ型シリコ
ン層を形成した。表面にレジストを塗布し、島状のレジ
スト膜をエッチングにより形成して、このレジスト膜を
マスクとしてボロンイオン（Ｂ）を加速電圧７０ｋＶ、
ドース量１×１０１３個／ｃｍ２ で注入した。さらに
１２００℃で６時間熱拡散を行い、ｐ型ウエルを形成し
た。そして、一般に用いられるＭＯＳトランジスタの形
成法により、素子分離領域に局所体に膜厚が厚いフィー
ルド酸化膜を形成した後、ゲート酸化膜形成領域を露出
する。その後、ゲート酸化膜を形成し、さらにソース、
ドレインとなる領域にｐ＋型あるいはｎ＋型不純物層を
形成して、図１に示されたような構造の半導体装置を得
た。ここで、ｐ型ウエル１３とｐ型半導体基板１１との
間隔が１μｍ以下になると素子動作時にｐ型ウエル１３
からの空乏層が伸びてｐ型半導体基板１１と導通しソフ
トエラー耐性が低下する。このため、ｐ型ウエル１３の
深さを８μｍにして間隔を２μｍとり、ｐ型半導体基板
１１との間を電気的に完全に分離した。
【０００９】つぎに、図２を参照して実施例２を説明す
る。図に示された半導体装置は、半導体基板２１とその
上に形成された半導体層２２の導電型が、図１の半導体
装置と反転した関係にある。すなわち、ｎ型半導体基板
２１の表面に、エピタキシャル成長法によりｐ型半導体
層（以下、ｐ型層という）２２が形成されている。この
ｐ型導電層２２にｎ型ウエル２３が形成されており、図
１の半導体装置と同様に、デバイス活性領域がｎ型の領
域（ｎ型ウエル２３）とｐ型の領域（ｐ型層２２）とに
分離されている。ｐ型層２２には、ゲート電極Ｇ１が設
けられたゲート酸化膜２６と、ソース電極Ｓ１及びドレ
イン電極Ｄ１が接続されたｎ＋型不純物層２４、キャパ
シタ電極Ｃが接続されたキャパシタ酸化膜２７が形成さ
れて、ＮチャネルＭＯＳトランジスタと容量とが構成さ
れている。ｎ型ウエル２３には、ゲート酸化膜２８とゲ
ート電極Ｇ２、さらにソース電極Ｓ２及びドレイン電極
Ｄ２がそれぞれ接続されたｐ＋型不純物層２５が形成さ
れて、ＰチャネルＭＯＳトランジスタが構成されている
。この装置では、ｎ型半導体基板２１内の電子が、ｐ型
層２２とのｐｎ接合部を障壁としてはねかえされ、デバ
イス活性領域が存在するｐ型層２２へは拡散しない。 またこのｐ型層２２がエピタキシャル成長法により形成
されているため、酸素濃度が低減されて結晶欠陥や酸化
膜欠陥が抑制される。
る。図に示された半導体装置は、半導体基板２１とその
上に形成された半導体層２２の導電型が、図１の半導体
装置と反転した関係にある。すなわち、ｎ型半導体基板
２１の表面に、エピタキシャル成長法によりｐ型半導体
層（以下、ｐ型層という）２２が形成されている。この
ｐ型導電層２２にｎ型ウエル２３が形成されており、図
１の半導体装置と同様に、デバイス活性領域がｎ型の領
域（ｎ型ウエル２３）とｐ型の領域（ｐ型層２２）とに
分離されている。ｐ型層２２には、ゲート電極Ｇ１が設
けられたゲート酸化膜２６と、ソース電極Ｓ１及びドレ
イン電極Ｄ１が接続されたｎ＋型不純物層２４、キャパ
シタ電極Ｃが接続されたキャパシタ酸化膜２７が形成さ
れて、ＮチャネルＭＯＳトランジスタと容量とが構成さ
れている。ｎ型ウエル２３には、ゲート酸化膜２８とゲ
ート電極Ｇ２、さらにソース電極Ｓ２及びドレイン電極
Ｄ２がそれぞれ接続されたｐ＋型不純物層２５が形成さ
れて、ＰチャネルＭＯＳトランジスタが構成されている
。この装置では、ｎ型半導体基板２１内の電子が、ｐ型
層２２とのｐｎ接合部を障壁としてはねかえされ、デバ
イス活性領域が存在するｐ型層２２へは拡散しない。 またこのｐ型層２２がエピタキシャル成長法により形成
されているため、酸素濃度が低減されて結晶欠陥や酸化
膜欠陥が抑制される。
【００１０】つぎに、実施例２に係る半導体装置の製造
方法について説明する。実施例１とはｎ型半導体基板２
１とｐ型層２２の導電型が反転しているだけで、製造プ
ロセスは実施例１と同様である。ＣＺ法により成長させ
たｎ型ウェーハを用い、ジボラン（Ｂ２ Ｈ６ ）をド
ーピングガス、水素（Ｈ２）をキャリアガスとして、エ
ピタキシャル成長法により１０μｍの厚さのｐ型シリコ
ン層を形成した。リンイオンを加速電圧１５０ｋＶ、ド
ーズ量２×１０１３個／ｃｍ２ で注入し、１２００℃
で１０時間熱拡散させてｎ型ウエルを形成した。この後
ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳト
ランジスタを形成した。ｎ型ウエルの深さは８μｍとし
た。
方法について説明する。実施例１とはｎ型半導体基板２
１とｐ型層２２の導電型が反転しているだけで、製造プ
ロセスは実施例１と同様である。ＣＺ法により成長させ
たｎ型ウェーハを用い、ジボラン（Ｂ２ Ｈ６ ）をド
ーピングガス、水素（Ｈ２）をキャリアガスとして、エ
ピタキシャル成長法により１０μｍの厚さのｐ型シリコ
ン層を形成した。リンイオンを加速電圧１５０ｋＶ、ド
ーズ量２×１０１３個／ｃｍ２ で注入し、１２００℃
で１０時間熱拡散させてｎ型ウエルを形成した。この後
ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳト
ランジスタを形成した。ｎ型ウエルの深さは８μｍとし
た。
【００１１】つぎに、図３を参照して実施例３を説明す
る。図３に示された半導体装置は、半導体基板上に形成
される反対導電型の半導体層の形成方法が異なっている
。ｐ型半導体基板３１の表面近傍の酸素濃度を低減化す
るため、１２００℃の還元制雰囲気中で、４時間熱処理
が行われる。そしてリンイオンが、加速電圧１５０ｋＶ
、ドーズ量２×１０１３個／ｃｍ２ で全表面に注入さ
れる。１２００℃で１２時間に渡って熱拡散が行われ、
均一な１０μｍ厚のｎ型層３２が形成される。このｎ型
層３２の表面に８μｍ厚のｐ型ウエル３３が形成されて
、デバイス活性領域がｎ型の領域（ｎ型層３２）とｐ型
の領域（ｐ型ウエル３３）とに分離されている。ｎ型層
３２の表面には、ｐ＋型不純物層３４とゲート酸化膜３
６が形成されて、ドレイン電極Ｄ１，ゲート電極Ｇ１及
びソース電極Ｓ１を備えたｐチャネルＭＯＳトランジス
タが構成されており、ｐ型ウエル３３表面には、ｎ＋型
不純物層３５、ゲート酸化膜３７、キャパシタ酸化膜３
８が形成されて、ソース電極Ｓ２、ゲート電極Ｇ２、ド
レイン電極Ｄ２及びキャパシタ電極Ｃを有するＮチャネ
ルＭＯＳトランジスタと容量とが構成されている。この
装置では、ｎ型層３２を形成する際に還元性雰囲気中で
熱処理を行っているため、酸素濃度が低減されている。 このため、図１又は図２に示された装置と同様に結晶欠
陥や酸化膜欠陥が抑制される。
る。図３に示された半導体装置は、半導体基板上に形成
される反対導電型の半導体層の形成方法が異なっている
。ｐ型半導体基板３１の表面近傍の酸素濃度を低減化す
るため、１２００℃の還元制雰囲気中で、４時間熱処理
が行われる。そしてリンイオンが、加速電圧１５０ｋＶ
、ドーズ量２×１０１３個／ｃｍ２ で全表面に注入さ
れる。１２００℃で１２時間に渡って熱拡散が行われ、
均一な１０μｍ厚のｎ型層３２が形成される。このｎ型
層３２の表面に８μｍ厚のｐ型ウエル３３が形成されて
、デバイス活性領域がｎ型の領域（ｎ型層３２）とｐ型
の領域（ｐ型ウエル３３）とに分離されている。ｎ型層
３２の表面には、ｐ＋型不純物層３４とゲート酸化膜３
６が形成されて、ドレイン電極Ｄ１，ゲート電極Ｇ１及
びソース電極Ｓ１を備えたｐチャネルＭＯＳトランジス
タが構成されており、ｐ型ウエル３３表面には、ｎ＋型
不純物層３５、ゲート酸化膜３７、キャパシタ酸化膜３
８が形成されて、ソース電極Ｓ２、ゲート電極Ｇ２、ド
レイン電極Ｄ２及びキャパシタ電極Ｃを有するＮチャネ
ルＭＯＳトランジスタと容量とが構成されている。この
装置では、ｎ型層３２を形成する際に還元性雰囲気中で
熱処理を行っているため、酸素濃度が低減されている。 このため、図１又は図２に示された装置と同様に結晶欠
陥や酸化膜欠陥が抑制される。
【００１２】次に、ｐ型半導体基板とＮ型半導体基板と
を張り合わせることによって、半導体基板とその上の酸
素濃度の低い半導体層とからなる半導体ウェ−ハを形成
した実施例４を説明する。引上げ法（ＣＺ）により成長
させたｐ型シリコン基板とフロ−テイングゾ−ン法（Ｆ
Ｚ）により成長させたｎ型シリコン基板を用意する。各
基板のいずれか１つの面もしくは両方の面を鏡面研磨し
て表面荒さ５００オングストロ−ム以下の鏡面を形成す
る。両基板はこの面を重ね合わせて接合する。その際、
両基板の鏡面同志を重ね合わせ、１１００℃で１時間熱
処理して接着する。この接合により両者の結晶格子はほ
ぼ一致する。そして、ｎ型半導体基板の表面は、基板が
３０μｍになるまで鏡面研磨する。ついでこの表面にボ
ロンイオンを注入してｐ型ウエルを形成する。これによ
りｎ型の領域（ｎ型半導体基板）とｐ型の領域（ｐ型ウ
エル）とからなる半導体ウェ−ハが形成される。両領域
の間には酸化膜が介在することがある。厚さは２０〜３
０オングストロ−ムと薄いが、両領域を絶縁する作用は
十分奏する事ができる。またｐ型半導体基板はゲッタリ
ング作用を有する。この後は、第１図に示された装置と
同様に、それぞれの領域に不純物層が形成されて、トラ
ンジスタが形成される。ここで基板の導電形を反転し、
ＣＺ法によるｎ型基板とＦＺ法によるｐ型基板とを接着
してもよい。この場合には、ｐ型ＦＺ基板に鏡面研磨を
行ってデバイスを形成する。この装置では、デバイス活
性領域がＦＺ法により形成された基板表面に存在するた
め酸素濃度は低く１×１０１６ｃｍ−３となり、やはり
結晶欠陥や酸化膜欠陥の発生が抑制される。
を張り合わせることによって、半導体基板とその上の酸
素濃度の低い半導体層とからなる半導体ウェ−ハを形成
した実施例４を説明する。引上げ法（ＣＺ）により成長
させたｐ型シリコン基板とフロ−テイングゾ−ン法（Ｆ
Ｚ）により成長させたｎ型シリコン基板を用意する。各
基板のいずれか１つの面もしくは両方の面を鏡面研磨し
て表面荒さ５００オングストロ−ム以下の鏡面を形成す
る。両基板はこの面を重ね合わせて接合する。その際、
両基板の鏡面同志を重ね合わせ、１１００℃で１時間熱
処理して接着する。この接合により両者の結晶格子はほ
ぼ一致する。そして、ｎ型半導体基板の表面は、基板が
３０μｍになるまで鏡面研磨する。ついでこの表面にボ
ロンイオンを注入してｐ型ウエルを形成する。これによ
りｎ型の領域（ｎ型半導体基板）とｐ型の領域（ｐ型ウ
エル）とからなる半導体ウェ−ハが形成される。両領域
の間には酸化膜が介在することがある。厚さは２０〜３
０オングストロ−ムと薄いが、両領域を絶縁する作用は
十分奏する事ができる。またｐ型半導体基板はゲッタリ
ング作用を有する。この後は、第１図に示された装置と
同様に、それぞれの領域に不純物層が形成されて、トラ
ンジスタが形成される。ここで基板の導電形を反転し、
ＣＺ法によるｎ型基板とＦＺ法によるｐ型基板とを接着
してもよい。この場合には、ｐ型ＦＺ基板に鏡面研磨を
行ってデバイスを形成する。この装置では、デバイス活
性領域がＦＺ法により形成された基板表面に存在するた
め酸素濃度は低く１×１０１６ｃｍ−３となり、やはり
結晶欠陥や酸化膜欠陥の発生が抑制される。
【００１３】次に、比較例を参照して発明の効果を説明
する。実施例１では、ｐ型半導体基板１１上にｎ型層１
２を形成したが、比較例１はｎ型半導体基板上に同一導
電型のｎ型導電層を形成した点が異なっている。このｎ
型導電層は、エピタキシャル成長法により形成した。そ
の後、同様の方法でｐ型ウエルやｐ型不純物層、ｎ型不
純物層を形成し、ＭＯＳ型トランジスタ及び容量を形成
して比較例１とした。図１０に示されたような、従来の
基盤構造を持つものに相当する１〜２Ωｃｍのｎ型半導
体基板の表面をデバイス活性領域として、ｐ型ウエルや
不純物層を形成し、ＭＯＳトランジスタ及び容量を形成
して比較例２とした。比較例３は、従来の基板構造を有
し、比較例２と導電型が反転した関係にある。即ち、ｐ
型半導体基板の表面をデバイス活性領域としてｎ型ウエ
ルを形成し、ｐ型半導体基板表面とｎ型ウエル内にＭＯ
Ｓトランジスタ及び容量を形成した。実施例２と同様に
第２図に示された構造を有するが、ｎ型ウエル２３とｎ
型半導体基板２１との距離が異なっているものを比較例
４とした。実施例２では、その距離が２μｍであるが、
比較例４では２５μｍと離れている。
する。実施例１では、ｐ型半導体基板１１上にｎ型層１
２を形成したが、比較例１はｎ型半導体基板上に同一導
電型のｎ型導電層を形成した点が異なっている。このｎ
型導電層は、エピタキシャル成長法により形成した。そ
の後、同様の方法でｐ型ウエルやｐ型不純物層、ｎ型不
純物層を形成し、ＭＯＳ型トランジスタ及び容量を形成
して比較例１とした。図１０に示されたような、従来の
基盤構造を持つものに相当する１〜２Ωｃｍのｎ型半導
体基板の表面をデバイス活性領域として、ｐ型ウエルや
不純物層を形成し、ＭＯＳトランジスタ及び容量を形成
して比較例２とした。比較例３は、従来の基板構造を有
し、比較例２と導電型が反転した関係にある。即ち、ｐ
型半導体基板の表面をデバイス活性領域としてｎ型ウエ
ルを形成し、ｐ型半導体基板表面とｎ型ウエル内にＭＯ
Ｓトランジスタ及び容量を形成した。実施例２と同様に
第２図に示された構造を有するが、ｎ型ウエル２３とｎ
型半導体基板２１との距離が異なっているものを比較例
４とした。実施例２では、その距離が２μｍであるが、
比較例４では２５μｍと離れている。
【００１４】実施例１、比較例１及び比較例２による半
導体装置をそれぞれ１００個ずつ用意し、ｐ型ウエル内
のｎ＋／Ｐ接合リークの試験を行った。第４図に、実施
例１（ａ）、比較例１（ｂ）、比較例２（ｃ）において
、リーク電流が発生した頻度と、そのときの電流値Ｉを
示す。実施例１及び比較例２は、リーク電流値Ｉが約１
×１０−１２ （Ａ）に集中しており、良好な結果が得
られた。一方、比較例１では、１×１０−１０ 〜１×
１０−８（Ａ）と大きなリーク電流が流れた。これは、
実施例１と異なりｎ型半導体基板上に同一導電型のｎ型
層を形成していること、さらに、このｎ型層をエピタキ
シャル成長法により形成したため基板が汚染されるため
であると考えられる。
導体装置をそれぞれ１００個ずつ用意し、ｐ型ウエル内
のｎ＋／Ｐ接合リークの試験を行った。第４図に、実施
例１（ａ）、比較例１（ｂ）、比較例２（ｃ）において
、リーク電流が発生した頻度と、そのときの電流値Ｉを
示す。実施例１及び比較例２は、リーク電流値Ｉが約１
×１０−１２ （Ａ）に集中しており、良好な結果が得
られた。一方、比較例１では、１×１０−１０ 〜１×
１０−８（Ａ）と大きなリーク電流が流れた。これは、
実施例１と異なりｎ型半導体基板上に同一導電型のｎ型
層を形成していること、さらに、このｎ型層をエピタキ
シャル成長法により形成したため基板が汚染されるため
であると考えられる。
【００１５】実施例１、比較例１及び比較例２による半
導体装置をそれぞれ１００個ずつ用い、それぞれのＰ型
ウエル内に形成された１０ｍｍ２ の大きさの酸化膜に
対し、電界強度と頻度との関係を調べた。第５図に、実
施例１（ａ）、比較例１（ｂ）及び比較例２（ｃ）にお
ける酸化膜耐圧分布を示す。この試験結果より、実施例
１及び比較例１における酸化膜は耐圧性に優れているこ
とがわかる。これは比較例２と異なり、半導体基板上に
エピタキシャル成長法により酸素濃度の低い反対導電型
の層を形成し、この層にデバイス活性領域を形成してい
るため、酸化膜欠陥の発生が抑制されているためと考え
られる。実施例２、比較例３及び比較例４による基板構
造をもった半導体装置であって、ｐ型基板領域にＮチャ
ネルＭＯＳトランジスタと容量、ｎ型ウエルにＰチャネ
ルＭＯＳトランジスタが形成された１ＭｂｉｔのＤＲＡ
Ｍをそれぞれ１００個用意した。そしてサイクル時間を
変えたときに、放射線によりソフトエラーが発生する割
合を調べた。第６図に、この測定結果を示す。実施例２
による装置は、比較例３及び比較例４と比べてソフトエ
ラー率が１／１００〜１／１０００に低減されて、著し
く改善されている。比較例４は、基板の基本的な構造は
実施例２に共通しているが、従来の基板構造を有する比
較例３と比べてあまり改善されていない。これは、ｎ型
ウエルとｎ型半導体基板との距離が２５μｍと離れ過ぎ
ており、ｎ型半導体基板上にｐ型層を形成した効果が薄
く、ｐ型半導体基板上に直接ｎ型ウエルを形成した場合
に近いためであると考えられる。逆にｎ型ウエルとｎ型
半導体基板との距離が１μｍに満たないと、上述したよ
うに、素子動作時にｎ型ウエルからの空乏層が伸びてｎ
型半導体基板と導通し、ソフトエラー耐性が低下する。 このため、１〜２０μｍの範囲に設定するのが好ましい
。
導体装置をそれぞれ１００個ずつ用い、それぞれのＰ型
ウエル内に形成された１０ｍｍ２ の大きさの酸化膜に
対し、電界強度と頻度との関係を調べた。第５図に、実
施例１（ａ）、比較例１（ｂ）及び比較例２（ｃ）にお
ける酸化膜耐圧分布を示す。この試験結果より、実施例
１及び比較例１における酸化膜は耐圧性に優れているこ
とがわかる。これは比較例２と異なり、半導体基板上に
エピタキシャル成長法により酸素濃度の低い反対導電型
の層を形成し、この層にデバイス活性領域を形成してい
るため、酸化膜欠陥の発生が抑制されているためと考え
られる。実施例２、比較例３及び比較例４による基板構
造をもった半導体装置であって、ｐ型基板領域にＮチャ
ネルＭＯＳトランジスタと容量、ｎ型ウエルにＰチャネ
ルＭＯＳトランジスタが形成された１ＭｂｉｔのＤＲＡ
Ｍをそれぞれ１００個用意した。そしてサイクル時間を
変えたときに、放射線によりソフトエラーが発生する割
合を調べた。第６図に、この測定結果を示す。実施例２
による装置は、比較例３及び比較例４と比べてソフトエ
ラー率が１／１００〜１／１０００に低減されて、著し
く改善されている。比較例４は、基板の基本的な構造は
実施例２に共通しているが、従来の基板構造を有する比
較例３と比べてあまり改善されていない。これは、ｎ型
ウエルとｎ型半導体基板との距離が２５μｍと離れ過ぎ
ており、ｎ型半導体基板上にｐ型層を形成した効果が薄
く、ｐ型半導体基板上に直接ｎ型ウエルを形成した場合
に近いためであると考えられる。逆にｎ型ウエルとｎ型
半導体基板との距離が１μｍに満たないと、上述したよ
うに、素子動作時にｎ型ウエルからの空乏層が伸びてｎ
型半導体基板と導通し、ソフトエラー耐性が低下する。 このため、１〜２０μｍの範囲に設定するのが好ましい
。
【００１６】前述の実施例１〜３では、エピタキシャル
層は、１０μｍの厚さがあったが、本発明ではこの厚さ
に限定されない。シリコンなどの半導体基板上にエピタ
キシャル層を形成すると、半導体基板表面の状態も変化
するように、その影響は大きい。半導体基板も半導体層
もともに必ずしもその表面は平坦ではなく、かなり凹凸
がある。半導体基等の表面部分に厚さの変化（Ｌｏｃａ
ｌ Ｔｈｉｃｋｎｅｓｓ Ｖａｒｉａｔｉｏｎ 、半導
体基板の１７．５ｍｍ角の領域において最大厚さと最小
厚さの差から求め、ＬＴＶという）が存在するとこの表
面部分の素子が精密には形成されず、半導体装置の製造
歩留まりが小さくなる。したがって、このＬＴＶが小さ
い程半導体装置の製造上良いことは明らかである。例え
ば、半導体基板上に素子を形成する工程において、リソ
グラフィ技術を利用する場合、ＬＴＶが大きいとフォ−
カシングが困難になってプロセスゆらぎが生ずるように
なる。したがって、半導体基板のＬＴＶはできるだけ小
さい程よい。現状では０．８〜１μｍ程度にすることが
可能である。図７は、ウェ−ハに設けられたエピタキシ
ャル層厚のＬＴＶ変化に及ぼす影響を示す特性図であり
、縦軸は、ウェ−ハのエピタキシャル成長前後のＬＴＶ
変化（μｍ）を表し、横軸は、エピタキシャル層厚（μ
ｍ）を表す。ＬＴＶ変化は、エピタキシャル層のあるウ
ェ−ハにおいて、エピタキシャル成長前の半導体基板の
ＬＴＶとエピタキシャル成長をした後のウェ−ハのＬＴ
Ｖの差を意味している。 エピタキシャル層を形成する前の半導体基板は、ＬＴＶ
が１μｍ以下の小さいものを用いている。図に示すよう
に、ＬＴＶの小さい半導体基板を用いても、その上にエ
ピタキシャル層を成長させると、ウェ−ハのＬＴＶは、
エピタキシャル層厚によってかなり変化する。エピタキ
シャル層の厚さが２０μｍ程度までは、ＬＴＶ変化はさ
ほど大きくはないが、２０μｍ位から急にＬＴＶ変化が
大きくなり始め、２５μｍでは０．５μｍを越え、３０
μｍを越えるとＬＴＶ変化は、１μｍ以上にもなるので
、３０μｍを越える膜厚のエピタキシャル層を有するウ
ェ−ハを集積回路作成に用いても素子の微細化には役立
たない上に、製品の歩留まりも悪くなる。
層は、１０μｍの厚さがあったが、本発明ではこの厚さ
に限定されない。シリコンなどの半導体基板上にエピタ
キシャル層を形成すると、半導体基板表面の状態も変化
するように、その影響は大きい。半導体基板も半導体層
もともに必ずしもその表面は平坦ではなく、かなり凹凸
がある。半導体基等の表面部分に厚さの変化（Ｌｏｃａ
ｌ Ｔｈｉｃｋｎｅｓｓ Ｖａｒｉａｔｉｏｎ 、半導
体基板の１７．５ｍｍ角の領域において最大厚さと最小
厚さの差から求め、ＬＴＶという）が存在するとこの表
面部分の素子が精密には形成されず、半導体装置の製造
歩留まりが小さくなる。したがって、このＬＴＶが小さ
い程半導体装置の製造上良いことは明らかである。例え
ば、半導体基板上に素子を形成する工程において、リソ
グラフィ技術を利用する場合、ＬＴＶが大きいとフォ−
カシングが困難になってプロセスゆらぎが生ずるように
なる。したがって、半導体基板のＬＴＶはできるだけ小
さい程よい。現状では０．８〜１μｍ程度にすることが
可能である。図７は、ウェ−ハに設けられたエピタキシ
ャル層厚のＬＴＶ変化に及ぼす影響を示す特性図であり
、縦軸は、ウェ−ハのエピタキシャル成長前後のＬＴＶ
変化（μｍ）を表し、横軸は、エピタキシャル層厚（μ
ｍ）を表す。ＬＴＶ変化は、エピタキシャル層のあるウ
ェ−ハにおいて、エピタキシャル成長前の半導体基板の
ＬＴＶとエピタキシャル成長をした後のウェ−ハのＬＴ
Ｖの差を意味している。 エピタキシャル層を形成する前の半導体基板は、ＬＴＶ
が１μｍ以下の小さいものを用いている。図に示すよう
に、ＬＴＶの小さい半導体基板を用いても、その上にエ
ピタキシャル層を成長させると、ウェ−ハのＬＴＶは、
エピタキシャル層厚によってかなり変化する。エピタキ
シャル層の厚さが２０μｍ程度までは、ＬＴＶ変化はさ
ほど大きくはないが、２０μｍ位から急にＬＴＶ変化が
大きくなり始め、２５μｍでは０．５μｍを越え、３０
μｍを越えるとＬＴＶ変化は、１μｍ以上にもなるので
、３０μｍを越える膜厚のエピタキシャル層を有するウ
ェ−ハを集積回路作成に用いても素子の微細化には役立
たない上に、製品の歩留まりも悪くなる。
【００１７】上記の試験結果より本発明による半導体装
置は、接合リーク性、酸化膜耐圧性及びソフトエラー発
生率のいずれにおいても改善されていることがわかった
。また、半導体基板の抵抗が０．１Ωｃｍ以下であると
、接合リークやソフトエラー率をさらに低減させること
が可能である。これは酸化膜欠陥や結晶欠陥が活性領域
である半導体層において減少し、半導体基板側のゲッタ
リング効果が大きくなるためである。半導体基板の抵抗
をこのように０．１Ωｃｍ以下にするには、不純物濃度
を、少なくとも、ｐ型基板の場合は約３．５×１０１７
ｃｍ−３以上、ｎ型基板の場合は約２×１０１７ｃｍ−
３以上にする必要がある（いずれの基板においても、大
体１×１０２０ｃｍ−３の濃度まで可能である）。もっ
とも本発明においては基板の不純物濃度をこの範囲に限
定することは、必ずしも必須の要件ではない。１×１０
１４ｃｍ−３程度の基板（このときの抵抗は１００Ωｃ
ｍ程度になる）。また、半導体基板上に形成される酸素
濃度の低い半導体層は、その不純物濃度を５×１０１４
〜５×１０１６ｃｍ−３程度で用いられる。その時の抵
抗は、２０Ωｃｍ程度から１Ωｃｍ以下である。一方、
ウエルの接合深さは、約１〜８μｍである。ウエルの深
さが浅いと、ウエルの空乏層がチャネルの空乏層と結合
してしまいトランジスタ特性が変化するので、その結合
を防がなければならない。また、あまり深くすると、ウ
エル形成工程において、ウエルの横方向の拡がりが大き
くなるので、ウエルが必要以上に大きくなって微細化の
妨げになる。したがって、前記接合深さは上記の範囲が
最適である。
置は、接合リーク性、酸化膜耐圧性及びソフトエラー発
生率のいずれにおいても改善されていることがわかった
。また、半導体基板の抵抗が０．１Ωｃｍ以下であると
、接合リークやソフトエラー率をさらに低減させること
が可能である。これは酸化膜欠陥や結晶欠陥が活性領域
である半導体層において減少し、半導体基板側のゲッタ
リング効果が大きくなるためである。半導体基板の抵抗
をこのように０．１Ωｃｍ以下にするには、不純物濃度
を、少なくとも、ｐ型基板の場合は約３．５×１０１７
ｃｍ−３以上、ｎ型基板の場合は約２×１０１７ｃｍ−
３以上にする必要がある（いずれの基板においても、大
体１×１０２０ｃｍ−３の濃度まで可能である）。もっ
とも本発明においては基板の不純物濃度をこの範囲に限
定することは、必ずしも必須の要件ではない。１×１０
１４ｃｍ−３程度の基板（このときの抵抗は１００Ωｃ
ｍ程度になる）。また、半導体基板上に形成される酸素
濃度の低い半導体層は、その不純物濃度を５×１０１４
〜５×１０１６ｃｍ−３程度で用いられる。その時の抵
抗は、２０Ωｃｍ程度から１Ωｃｍ以下である。一方、
ウエルの接合深さは、約１〜８μｍである。ウエルの深
さが浅いと、ウエルの空乏層がチャネルの空乏層と結合
してしまいトランジスタ特性が変化するので、その結合
を防がなければならない。また、あまり深くすると、ウ
エル形成工程において、ウエルの横方向の拡がりが大き
くなるので、ウエルが必要以上に大きくなって微細化の
妨げになる。したがって、前記接合深さは上記の範囲が
最適である。
【００１８】ＩＣ、ＬＳＩなどの半導体装置の特性は、
ウェ−ハの表面状態に大きく左右されるので、その製造
歩留まりは、ＬＴＶの変化にかなり影響される。図８は
、例えば、４ＭダイナミックＲＡＭなどのメモリを形成
したときの歩留まりのＬＴＶ依存性を示した特性図であ
り、縦軸は、歩留まりの相対値、横軸は、ＬＴＶの値を
それぞれ示している。ＬＴＶが１μｍより小さいウェ−
ハに形成したメモリの歩留まりを基とし、各ＬＴＶ値を
有するウェ−ハで形成したメモリの歩留まりを比較して
歩留まりの相対値を求める。この特性図を見ると、ＬＴ
Ｖが１．５μｍを越えると、急速に歩留まりが悪くなっ
てくる。すなわち、図７に示すようなＬＴＶ変化が０．
５μｍ程度になるウェ−ハは、ＬＴＶが約１．５μｍに
なる。そして、ＬＴＶがこの値より大きくなると、図８
に示すように、半導体装置の歩留まりは急激に低下する
。
ウェ−ハの表面状態に大きく左右されるので、その製造
歩留まりは、ＬＴＶの変化にかなり影響される。図８は
、例えば、４ＭダイナミックＲＡＭなどのメモリを形成
したときの歩留まりのＬＴＶ依存性を示した特性図であ
り、縦軸は、歩留まりの相対値、横軸は、ＬＴＶの値を
それぞれ示している。ＬＴＶが１μｍより小さいウェ−
ハに形成したメモリの歩留まりを基とし、各ＬＴＶ値を
有するウェ−ハで形成したメモリの歩留まりを比較して
歩留まりの相対値を求める。この特性図を見ると、ＬＴ
Ｖが１．５μｍを越えると、急速に歩留まりが悪くなっ
てくる。すなわち、図７に示すようなＬＴＶ変化が０．
５μｍ程度になるウェ−ハは、ＬＴＶが約１．５μｍに
なる。そして、ＬＴＶがこの値より大きくなると、図８
に示すように、半導体装置の歩留まりは急激に低下する
。
【００１９】前述のように、本発明では、１０１４〜１
０２０ｃｍ−３と広い範囲の不純物濃度を有する半導体
基板を用いることができる。しかし、半導体基板に含ま
れる酸素の濃度は制御しにくく、半導体基板に含まれる
不純物濃度によってその制御のし易さがかなり左右され
る。図９は、シリコンなどの半導体基板中の酸素の制御
可能な濃度範囲とその半導体基板の不純物濃度との関係
を示す特性図であり、縦軸に半導体基板の不純物濃度（
ｃｍ−３）、横軸に半導体基板中の酸素濃度（ｃｍ−３
）をとる。図において、斜線の部分が酸素濃度の制御可
能な領域である。シリコン半導体基板は、引上法（ＣＺ
）や磁場中引上法（ＭＣＺ）によるｐ型シリコン基板を
用いる。酸素濃度の制御可能な範囲は、不純物濃度が大
きくなるほど小さくなり、大体２．２×１０１８ｃｍ−
３を越えるとその範囲が狭くなりはじめ、５×１０１８
ｃｍ−３を越えると、その範囲は著しく狭くなる。不純
物濃度の低い方向では特にその範囲に格別な変化は認め
られない。また、イントリンシックゲッタリング（ＩＧ
）は、外部からの操作ではなく、ウェ−ハ内部に微小欠
陥を作り、ウェ−ハ自体にゲッタリング能力を持たせる
方法で、その微小欠陥の発生は、半導体基板の結晶中の
酸素濃度に依存する。そして、ＩＧが可能になる酸素濃
度の範囲すなわち、ＢＭＤ（ＢｕｌｋＭｉｃｒｏｃｒｙ
ｓｔａｌ Ｄｅｆｅｃｔ）制御可能領域は、約８〜１
２×１０１７ｃｍ−３である（好ましくは、８．５〜１
１．７×１０１７ｃｍ−３である）。この範囲では、不
純物濃度が１０１９ｃｍ−３以上では制御不可能になり
、５×１０１８ｃｍ−３以上でもＩＧが可能になる酸素
濃度の範囲は極端に狭くなる。以上のことから、本発明
では、不純物濃度が１×１０１４ｃｍ−３以上であり、
５×１０１８ｃｍ−３を越えない範囲の半導体基板を用
いるのが好ましい。
０２０ｃｍ−３と広い範囲の不純物濃度を有する半導体
基板を用いることができる。しかし、半導体基板に含ま
れる酸素の濃度は制御しにくく、半導体基板に含まれる
不純物濃度によってその制御のし易さがかなり左右され
る。図９は、シリコンなどの半導体基板中の酸素の制御
可能な濃度範囲とその半導体基板の不純物濃度との関係
を示す特性図であり、縦軸に半導体基板の不純物濃度（
ｃｍ−３）、横軸に半導体基板中の酸素濃度（ｃｍ−３
）をとる。図において、斜線の部分が酸素濃度の制御可
能な領域である。シリコン半導体基板は、引上法（ＣＺ
）や磁場中引上法（ＭＣＺ）によるｐ型シリコン基板を
用いる。酸素濃度の制御可能な範囲は、不純物濃度が大
きくなるほど小さくなり、大体２．２×１０１８ｃｍ−
３を越えるとその範囲が狭くなりはじめ、５×１０１８
ｃｍ−３を越えると、その範囲は著しく狭くなる。不純
物濃度の低い方向では特にその範囲に格別な変化は認め
られない。また、イントリンシックゲッタリング（ＩＧ
）は、外部からの操作ではなく、ウェ−ハ内部に微小欠
陥を作り、ウェ−ハ自体にゲッタリング能力を持たせる
方法で、その微小欠陥の発生は、半導体基板の結晶中の
酸素濃度に依存する。そして、ＩＧが可能になる酸素濃
度の範囲すなわち、ＢＭＤ（ＢｕｌｋＭｉｃｒｏｃｒｙ
ｓｔａｌ Ｄｅｆｅｃｔ）制御可能領域は、約８〜１
２×１０１７ｃｍ−３である（好ましくは、８．５〜１
１．７×１０１７ｃｍ−３である）。この範囲では、不
純物濃度が１０１９ｃｍ−３以上では制御不可能になり
、５×１０１８ｃｍ−３以上でもＩＧが可能になる酸素
濃度の範囲は極端に狭くなる。以上のことから、本発明
では、不純物濃度が１×１０１４ｃｍ−３以上であり、
５×１０１８ｃｍ−３を越えない範囲の半導体基板を用
いるのが好ましい。
【００２０】本発明は、シリコン半導体を用いて実施例
を説明したが、これに限るものではなく、例えば、ゲル
マニウムや化合物半導体など従来から知られている半導
体を適用する事ができる。また、本発明は、特定のデバ
イスにのみ適用されるのではなく、ＤＲＡＭ、ＳＲＡＭ
、ＥＰＲＯＭなどのメモリやロジックなど、どのような
デバイスにも適用する事が可能である。
を説明したが、これに限るものではなく、例えば、ゲル
マニウムや化合物半導体など従来から知られている半導
体を適用する事ができる。また、本発明は、特定のデバ
イスにのみ適用されるのではなく、ＤＲＡＭ、ＳＲＡＭ
、ＥＰＲＯＭなどのメモリやロジックなど、どのような
デバイスにも適用する事が可能である。
【００２１】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、半導体基板上に反対導電型であって酸素濃
度が低く清浄化された一様な半導体層が形成されており
、この半導体層と半導体層の内部に島状に形成された領
域とに、半導体基板と絶縁された状態で素子が形成され
ているため、結晶欠陥や酸化膜欠陥が抑制されて接合リ
ーク、酸化膜耐圧が向上し、ソフトエラーの発生が防止
される。また。その半導体層についても、エピタキシャ
ル成長で形成したり、基板の張り合わせや基板に不純物
をドープして形成するなど多様な方法を用いることがで
きる。
置によれば、半導体基板上に反対導電型であって酸素濃
度が低く清浄化された一様な半導体層が形成されており
、この半導体層と半導体層の内部に島状に形成された領
域とに、半導体基板と絶縁された状態で素子が形成され
ているため、結晶欠陥や酸化膜欠陥が抑制されて接合リ
ーク、酸化膜耐圧が向上し、ソフトエラーの発生が防止
される。また。その半導体層についても、エピタキシャ
ル成長で形成したり、基板の張り合わせや基板に不純物
をドープして形成するなど多様な方法を用いることがで
きる。
【図１】本発明の実施例１による半導体装置の構造を示
した断面図。
した断面図。
【図２】本発明の実施例２による半導体装置の構造を示
した断面図。
した断面図。
【図３】本発明の実施例３による半導体装置の構造を示
した断面図。
した断面図。
【図４】本発明の実施例と比較例による半導体装置を用
いてｐｎ接合リークの分布を測定した試験結果を示す特
性図。
いてｐｎ接合リークの分布を測定した試験結果を示す特
性図。
【図５】本発明の実施例と比較例による半導体装置を用
いて酸化膜耐圧分布を測定した試験結果を示す特性図。
いて酸化膜耐圧分布を測定した試験結果を示す特性図。
【図６】本発明の実施例と比較例による半導体装置を用
いてソフトエラー率を測定した試験結果を示す特性図。
いてソフトエラー率を測定した試験結果を示す特性図。
【図７】ＬＴＶ変化のエピタキシャル層依存性を示す特
性図。
性図。
【図８】歩留まり相対値とＬＴＶとの関係を示す特性図
。
。
【図９】酸素濃度制御可能範囲の不純物濃度依存性を示
す特性図。
す特性図。
【図１０】従来の半導体装置の構造を示す断面図。
１１ ｐ型半導体基板
１２ ｎ型層
１３ ｐ型ウエル
１４ ｐ＋型不純物層
１５ ｎ＋型不純物層
１６ ゲート酸化膜
１７ ゲート酸化膜
１８ キャパシタ酸化膜１９
フィールド酸化膜２１ ｎ型半導
体基板 ２２ ｐ型層 ２３ ｎ型ウエル ２４ ｎ＋型不純物層 ２５ ｐ＋型不純物層 ２６ ゲート酸化膜 ２７ ゲート酸化膜 ２８ キャパシタ酸化膜２９
フィールド酸化膜３１ ｐ型半導
体基板 ３２ ｎ型層 ３３ ｐ型ウエル ３４ ｐ＋型不純物層 ３５ ｎ＋型不純物層 ３６ ゲート酸化膜 ３７ ゲート酸化膜 ３８ キャパシタ酸化膜３９
フィールド酸化膜１０１ ｎ型半
導体基板１０２ ｐ型層 １０３ ｐ＋不純物層 １０４ ｎ＋不純物層 １０５ ゲート酸化膜 １０６ ゲート酸化膜
フィールド酸化膜２１ ｎ型半導
体基板 ２２ ｐ型層 ２３ ｎ型ウエル ２４ ｎ＋型不純物層 ２５ ｐ＋型不純物層 ２６ ゲート酸化膜 ２７ ゲート酸化膜 ２８ キャパシタ酸化膜２９
フィールド酸化膜３１ ｐ型半導
体基板 ３２ ｎ型層 ３３ ｐ型ウエル ３４ ｐ＋型不純物層 ３５ ｎ＋型不純物層 ３６ ゲート酸化膜 ３７ ゲート酸化膜 ３８ キャパシタ酸化膜３９
フィールド酸化膜１０１ ｎ型半
導体基板１０２ ｐ型層 １０３ ｐ＋不純物層 １０４ ｎ＋不純物層 １０５ ゲート酸化膜 １０６ ゲート酸化膜
Claims (8)
- 【請求項１】 半導体基板と、この半導体基板上に一
様に形成され、前記半導体基板よりも酸素濃度が低く、
前記半導体基板とは異なる導電型の半導体層と、この半
導体層の内部に島状に形成され、その底面が前記半導体
基板表面から１から２０μｍ離れており、前記半導体層
とは異なる導電型のウエル領域と、前記半導体基板とは
電気的に絶縁され、前記半導体層もしくは前記ウエル領
域に形成されたＭＯＳ型電界効果トランジスタまたは容
量もしくはその両者を備えていることを特徴とする半導
体装置。 - 【請求項２】 前記半導体基板の酸素濃度は、８×１
０１７ｃｍ−３から１２×１０１７ｃｍ−３の範囲にあ
り、前記半導体層の酸素濃度は、３×１０１７ｃｍ−３
以下であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記半導体層は、エピタキシャル成長
層であり、その厚さは３０μｍを越えないことを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】 前記半導体基板は、不純物濃度が１×
１０１４から５×１０１８ｃｍ−３の範囲にあることを
特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記ウエル領域は、接合深さが１μｍ
から８μｍの範囲にあることを特徴とする請求項１に記
載の半導体装置。 - 【請求項６】 半導体基板の表面を還元性雰囲気中ま
たは不活性ガス雰囲気中で熱処理する工程と、前記熱処
理を行った半導体基板の表面領域に不純物を拡散して、
この半導体基板の導電型とは異なる導電型の半導体層を
形成する工程と、前記半導体層内に、この半導体層とは
異なる導電型のウエル領域を形成する工程と、前記半導
体層内もしくはウエル領域内にＭＯＳ型電界効果トラン
ジスタまたは容量もしくはその両者を形成する工程とを
備えている事を特徴とする半導体装置の製造方法。 - 【請求項７】 導電型の互いに異なる酸素濃度の高い
半導体基板と酸素濃度の低い半導体基板の接合面を重ね
合わせて両者を接合する工程と、前記半導体基板の一方
を研磨して半導体層とする工程と、前記半導体層内に、
この半導体層とは異なる導電型のウエル領域を形成する
工程と、前記半導体層内もしくはウエル領域内にＭＯＳ
型電界効果トランジスタまたは容量もしくはその両者を
形成する工程とを備えている事を特徴とする半導体装置
の製造方法。 - 【請求項８】 前記ＭＯＳ型電界効果トランジスタお
よび容量は、ＣＭＯＳ構造を有するメモリを構成するこ
とを特徴とする請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185816A JP2735407B2 (ja) | 1990-08-30 | 1991-07-01 | 半導体装置およびその製造方法 |
| US07/753,043 US5220191A (en) | 1990-08-30 | 1991-08-30 | Semiconductor device having a well electrically insulated from the substrate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-228932 | 1990-08-30 | ||
| JP22893290 | 1990-08-30 | ||
| JP3185816A JP2735407B2 (ja) | 1990-08-30 | 1991-07-01 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04355959A true JPH04355959A (ja) | 1992-12-09 |
| JP2735407B2 JP2735407B2 (ja) | 1998-04-02 |
Family
ID=26503348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185816A Expired - Fee Related JP2735407B2 (ja) | 1990-08-30 | 1991-07-01 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5220191A (ja) |
| JP (1) | JP2735407B2 (ja) |
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| JP2006253715A (ja) * | 1995-04-14 | 2006-09-21 | Sharp Corp | 半導体装置 |
| JP2012253086A (ja) * | 2011-05-31 | 2012-12-20 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US10109710B2 (en) | 2014-11-05 | 2018-10-23 | Japan Science And Technology Agency | Semiconductor device having germanium layer as channel region and method for manufacturing the same |
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| US6720627B1 (en) * | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
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1991
- 1991-07-01 JP JP3185816A patent/JP2735407B2/ja not_active Expired - Fee Related
- 1991-08-30 US US07/753,043 patent/US5220191A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5220191A (en) | 1993-06-15 |
| JP2735407B2 (ja) | 1998-04-02 |
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