JP3404873B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【０００１】
【産業上の利用分野】本発明は、イオン注入後高温熱処
理を行うことにより形成する深い接合を有する半導体装
置の製造に関する。
理を行うことにより形成する深い接合を有する半導体装
置の製造に関する。
【０００２】
【従来の技術】半導体としてシリコンを用いた半導体装
置、特にＭＯＳ型半導体装置においては高集積化に対応
するために素子の微細化が進められている。この素子の
微細化によりゲ−ト長又は、チャネル長の縮小に加えゲ
−ト酸化膜の薄膜化、不純物濃度の高濃度化が必要とな
る。
置、特にＭＯＳ型半導体装置においては高集積化に対応
するために素子の微細化が進められている。この素子の
微細化によりゲ−ト長又は、チャネル長の縮小に加えゲ
−ト酸化膜の薄膜化、不純物濃度の高濃度化が必要とな
る。
【０００３】一方、この素子の微細化に伴い初期欠陥及
び、潜在欠陥が顕在化し素子特性を劣化させる。特に、
基板表面領域をその活性領域として用いるＭＯＳ型半導
体装置においては、表面欠陥の顕在化がＭＯＳ型半導体
装置の素子特性の劣化に直接寄与する。また、素子特性
劣化の原因となる結晶欠陥はその発生原因により、
（１）基板となるシリコン結晶が原因となる欠陥（結晶
起因の欠陥）、（２）半導体装置の製造工程における重
金属汚染により発生する欠陥（汚染起因の欠陥）、
（３）半導体装置の製造工程において上記（１）、
（２）以外の原因により発生する欠陥（プロセス起因の
欠陥）に大別される。
び、潜在欠陥が顕在化し素子特性を劣化させる。特に、
基板表面領域をその活性領域として用いるＭＯＳ型半導
体装置においては、表面欠陥の顕在化がＭＯＳ型半導体
装置の素子特性の劣化に直接寄与する。また、素子特性
劣化の原因となる結晶欠陥はその発生原因により、
（１）基板となるシリコン結晶が原因となる欠陥（結晶
起因の欠陥）、（２）半導体装置の製造工程における重
金属汚染により発生する欠陥（汚染起因の欠陥）、
（３）半導体装置の製造工程において上記（１）、
（２）以外の原因により発生する欠陥（プロセス起因の
欠陥）に大別される。
【０００４】ここで半導体装置の製造工程として、一般
的なＭＯＳ型半導体装置の製造工程の一例を図１８及び
図１９に示す。ＭＯＳ型半導体装置の製造方法の概略と
しては、まず、図１８及び図１９に示すようにシリコン
基板１上に熱酸化膜２を形成する。その後、例えばフォ
トリソグラフィ−工程でＰ−ｗｅｌｌ領域４を形成する
ためのマスクを形成し、所定の不純物イオン、例えば、
ほう素イオンを注入した後、形成したマスクに従い熱酸
化膜２をエッチングすることにより第１アライメントマ
−ク１７を形成する。その後、マスク材として使用した
レジストを剥離し、Ｎ−ｗｅｌｌ領域５を形成するため
の所定の不純物イオン、例えば、燐イオンを注入し、基
板洗浄を行った後に高温熱処理を行うことにより、Ｐ−
ｗｅｌｌ領域４及びＮ−ｗｅｌｌ領域５と呼ばれる深い
接合を形成して、熱酸化膜２を除去する。
的なＭＯＳ型半導体装置の製造工程の一例を図１８及び
図１９に示す。ＭＯＳ型半導体装置の製造方法の概略と
しては、まず、図１８及び図１９に示すようにシリコン
基板１上に熱酸化膜２を形成する。その後、例えばフォ
トリソグラフィ−工程でＰ−ｗｅｌｌ領域４を形成する
ためのマスクを形成し、所定の不純物イオン、例えば、
ほう素イオンを注入した後、形成したマスクに従い熱酸
化膜２をエッチングすることにより第１アライメントマ
−ク１７を形成する。その後、マスク材として使用した
レジストを剥離し、Ｎ−ｗｅｌｌ領域５を形成するため
の所定の不純物イオン、例えば、燐イオンを注入し、基
板洗浄を行った後に高温熱処理を行うことにより、Ｐ−
ｗｅｌｌ領域４及びＮ−ｗｅｌｌ領域５と呼ばれる深い
接合を形成して、熱酸化膜２を除去する。
【０００５】そして、次の素子分離層形成工程として、
新たに熱酸化膜６及び窒化膜７を形成する。その後、第
１アライメントマ−ク１７を用いてフォトリソグラフィ
−工程及びエッチング工程を行い、窒化膜７のみをエッ
チングすることによりシリコン基板１上に熱酸化時のマ
スクを形成する。そして、熱酸化工程を行った後、窒化
膜７及び熱酸化膜６を除去することによりシリコン基板
１の表面に選択的に厚い熱酸化膜８を形成し素子領域分
離する。そして、それと同時に、それ以降のフォトリソ
グラフィ−工程で必要な位置検出マ−クである第２アラ
イメントマ−ク１８を形成する。
新たに熱酸化膜６及び窒化膜７を形成する。その後、第
１アライメントマ−ク１７を用いてフォトリソグラフィ
−工程及びエッチング工程を行い、窒化膜７のみをエッ
チングすることによりシリコン基板１上に熱酸化時のマ
スクを形成する。そして、熱酸化工程を行った後、窒化
膜７及び熱酸化膜６を除去することによりシリコン基板
１の表面に選択的に厚い熱酸化膜８を形成し素子領域分
離する。そして、それと同時に、それ以降のフォトリソ
グラフィ−工程で必要な位置検出マ−クである第２アラ
イメントマ−ク１８を形成する。
【０００６】その後、ゲ−ト酸化膜９、ゲ−ト電極１０
を形成した後、ＭＯＳ型半導体装置においてソ−ス／ド
レインと呼ばれる浅い接合を形成するのに必要な所定イ
オンを所定領域に注入し、ＣＶＤ酸化膜１５の形成後、
中温熱処理であるリフロ−工程を行うことにより、ソ−
ス／ドレイン（図中の１１、１２、１３、１４を形成す
る。
を形成した後、ＭＯＳ型半導体装置においてソ−ス／ド
レインと呼ばれる浅い接合を形成するのに必要な所定イ
オンを所定領域に注入し、ＣＶＤ酸化膜１５の形成後、
中温熱処理であるリフロ−工程を行うことにより、ソ−
ス／ドレイン（図中の１１、１２、１３、１４を形成す
る。
【０００７】その後、コンタクト孔を形成し、金属配線
１６を形成するという工程を処理することによりＭＯＳ
型半導体装置が製造される。
１６を形成するという工程を処理することによりＭＯＳ
型半導体装置が製造される。
【０００８】
【発明が解決しようとする課題】上記従来の半導体装置
の製造方法においては、複数の熱処理工程、イオン注入
工程及び微細加工工程を繰り返して半導体装置を形成す
るため、以下に示すような欠陥が生じる。半導体装置の
製造方法における（３）プロセス起因の欠陥（以下、プ
ロセス誘起欠陥と呼ぶ）として、製造工程中にシリコン
基板に局部的に発生する応力によって発生する転位等の
結晶欠陥や、イオン注入工程が起因となる接合領域に発
生する転位等の結晶欠陥、及び熱酸化工程後発生する微
少欠陥があるが、これらのプロセス誘起欠陥は半導体装
置の製造工程に対する依存性が高いため、詳細な発生原
因については不明な点が多い。
の製造方法においては、複数の熱処理工程、イオン注入
工程及び微細加工工程を繰り返して半導体装置を形成す
るため、以下に示すような欠陥が生じる。半導体装置の
製造方法における（３）プロセス起因の欠陥（以下、プ
ロセス誘起欠陥と呼ぶ）として、製造工程中にシリコン
基板に局部的に発生する応力によって発生する転位等の
結晶欠陥や、イオン注入工程が起因となる接合領域に発
生する転位等の結晶欠陥、及び熱酸化工程後発生する微
少欠陥があるが、これらのプロセス誘起欠陥は半導体装
置の製造工程に対する依存性が高いため、詳細な発生原
因については不明な点が多い。
【０００９】一方、前記の微少欠陥の内、表面積層欠陥
（以下表面ＯＳＦと呼ぶ）、バルク積層欠陥等の積層欠
陥の発生を防止するための対策として１１００℃以上の
高温熱処理が推奨されている。しかし、図１８及び図１
９において、１１５０℃の高温熱処理を行い製造した場
合のＭＯＳ型半導体装置においても、図３に示すよう
に、高ド−ズにイオン注入したソ−ス／ドレイン領域
（例えば、イオン注入量＝５×１０15個／ｃｍ2 ）ばか
りなくトランジスタ領域全域に表面ＯＳＦが発生してお
り、この表面ＯＳＦによる素子特性劣化は現在において
も問題となっている。
（以下表面ＯＳＦと呼ぶ）、バルク積層欠陥等の積層欠
陥の発生を防止するための対策として１１００℃以上の
高温熱処理が推奨されている。しかし、図１８及び図１
９において、１１５０℃の高温熱処理を行い製造した場
合のＭＯＳ型半導体装置においても、図３に示すよう
に、高ド−ズにイオン注入したソ−ス／ドレイン領域
（例えば、イオン注入量＝５×１０15個／ｃｍ2 ）ばか
りなくトランジスタ領域全域に表面ＯＳＦが発生してお
り、この表面ＯＳＦによる素子特性劣化は現在において
も問題となっている。
【００１０】そこで、本発明は、表面ＯＳＦ等のプロセ
ス誘起欠陥を低減し、半導体装置の電気特性の向上に寄
与し得る、改良された半導体装置の製造方法を提供する
ことにある。
ス誘起欠陥を低減し、半導体装置の電気特性の向上に寄
与し得る、改良された半導体装置の製造方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の本発明は、半導体基板表面に熱酸化
膜を形成する熱酸化膜形成工程と、６００℃以上で１０
００℃以下の中温熱処理により、前記半導体基板内部の
格子間の酸素濃度を低減する格子間酸素濃度低減工程
と、マスクを介して前記半導体基板の所定領域にイオン
注入するイオン注入工程と、１０００℃を越える高温熱
処理によって前記半導体基板内部に深い接合を形成する
接合形成工程と、前記深い接合を用いてトランジスタを
形成するトランジスタ形成工程と、を備えることを要旨
とする。
に、請求項１記載の本発明は、半導体基板表面に熱酸化
膜を形成する熱酸化膜形成工程と、６００℃以上で１０
００℃以下の中温熱処理により、前記半導体基板内部の
格子間の酸素濃度を低減する格子間酸素濃度低減工程
と、マスクを介して前記半導体基板の所定領域にイオン
注入するイオン注入工程と、１０００℃を越える高温熱
処理によって前記半導体基板内部に深い接合を形成する
接合形成工程と、前記深い接合を用いてトランジスタを
形成するトランジスタ形成工程と、を備えることを要旨
とする。
【００１２】また、請求項２記載の本発明は、請求項１
記載の半導体装置の製造方法において、前記熱酸化膜形
成工程の後に、前記熱酸化膜に対してエッチング時に選
択性を有する薄膜を形成し、その後に格子間酸素濃度低
減工程を行うことを要旨とする。また、請求項３記載の
本発明は、半導体基板表面に熱酸化膜を形成する熱酸化
膜形成工程と、成膜温度が６００℃以上で１０００℃以
下である薄膜を形成する薄膜形成工程と、マスクを介し
て前記半導体基板の所定領域にイオン注入するイオン注
入工程と、１０００℃を越える高温熱処理によって前記
半導体基板内部に深い接合を形成する接合形成工程と、
前記接合形成工程の後に、熱酸化処理を行うことによっ
て、前記半導体基板表面に素子領域を分離するための厚
い熱酸化膜を選択的に形成する素子分離層形成工程と、
前記深い接合を用いてトランジスタを形成するトランジ
スタ形成工程と、を備えることを要旨とする。
記載の半導体装置の製造方法において、前記熱酸化膜形
成工程の後に、前記熱酸化膜に対してエッチング時に選
択性を有する薄膜を形成し、その後に格子間酸素濃度低
減工程を行うことを要旨とする。また、請求項３記載の
本発明は、半導体基板表面に熱酸化膜を形成する熱酸化
膜形成工程と、成膜温度が６００℃以上で１０００℃以
下である薄膜を形成する薄膜形成工程と、マスクを介し
て前記半導体基板の所定領域にイオン注入するイオン注
入工程と、１０００℃を越える高温熱処理によって前記
半導体基板内部に深い接合を形成する接合形成工程と、
前記接合形成工程の後に、熱酸化処理を行うことによっ
て、前記半導体基板表面に素子領域を分離するための厚
い熱酸化膜を選択的に形成する素子分離層形成工程と、
前記深い接合を用いてトランジスタを形成するトランジ
スタ形成工程と、を備えることを要旨とする。
【００１３】また、請求項４記載の本発明は、請求項２
もしくは請求項３記載の半導体装置の製造方法におい
て、前記半導体基板上に前記薄膜よりなる位置検出マー
クを形成するマーク形成工程を備え、前記トランジスタ
形成工程は、前記位置検出マークに従って所定領域にト
ランジスタを形成することを要旨とする。また、請求項
５記載の本発明は、請求項１乃至４の何れかに記載の半
導体装置の製造方法において、前記イオン注入工程は、
前記半導体基板の所定領域に９×１０13個／ｃｍ2 以下
でイオンを注入し、前記接合形成工程は、１０００℃を
越える高温熱処理によって、深い接合の接合深さを低減
して前記半導体基板内部に深い接合を形成することを要
旨とする。
もしくは請求項３記載の半導体装置の製造方法におい
て、前記半導体基板上に前記薄膜よりなる位置検出マー
クを形成するマーク形成工程を備え、前記トランジスタ
形成工程は、前記位置検出マークに従って所定領域にト
ランジスタを形成することを要旨とする。また、請求項
５記載の本発明は、請求項１乃至４の何れかに記載の半
導体装置の製造方法において、前記イオン注入工程は、
前記半導体基板の所定領域に９×１０13個／ｃｍ2 以下
でイオンを注入し、前記接合形成工程は、１０００℃を
越える高温熱処理によって、深い接合の接合深さを低減
して前記半導体基板内部に深い接合を形成することを要
旨とする。
【００１４】また、請求項６記載の本発明は、請求項５
記載の半導体装置の製造方法において、前記接合形成工
程は、高温熱処理の処理時間もしくは処理温度を低減す
ることで前記深い接合の接合深さを低減することを要旨
とする。また、請求項７記載の本発明は、請求項１乃至
請求項６記載の半導体装置の製造方法において、前記接
合形成工程後に前記熱酸化膜を除去する除去工程を備え
ることを要旨とする。
記載の半導体装置の製造方法において、前記接合形成工
程は、高温熱処理の処理時間もしくは処理温度を低減す
ることで前記深い接合の接合深さを低減することを要旨
とする。また、請求項７記載の本発明は、請求項１乃至
請求項６記載の半導体装置の製造方法において、前記接
合形成工程後に前記熱酸化膜を除去する除去工程を備え
ることを要旨とする。
【００１５】また、請求項８記載の本発明は、請求項７
記載の半導体装置の製造方法において、前記接合形成工
程において、前記深い接合を形成するために注入するイ
オン種は所定の１種類であることを要旨とする。また、
請求項９記載の本発明は、請求項１乃至請求項８記載の
半導体装置の製造方法において、前記半導体基板は、チ
ョコラルスキ−法により形成された単結晶シリコン基板
又は、この単結晶シリコン基板上に気相化学反応により
単結晶シリコン層を形成した基板であることを要旨とす
る。
記載の半導体装置の製造方法において、前記接合形成工
程において、前記深い接合を形成するために注入するイ
オン種は所定の１種類であることを要旨とする。また、
請求項９記載の本発明は、請求項１乃至請求項８記載の
半導体装置の製造方法において、前記半導体基板は、チ
ョコラルスキ−法により形成された単結晶シリコン基板
又は、この単結晶シリコン基板上に気相化学反応により
単結晶シリコン層を形成した基板であることを要旨とす
る。
【００１６】また、請求項１０記載の本発明は、半導体
基板表面に熱酸化膜を形成する熱酸化膜形成工程と、成
膜温度が６００℃以上で１０００℃以下である第１の薄
膜を形成するか、もしくは薄膜形成後に６００℃以上で
１０００℃以下の熱処理を行う薄膜形成工程と、前記半
導体基板の所定領域にイオンを注入するイオン注入工程
と、１０００℃を越える高温熱処理によって前記半導体
基板内部に深い接合を形成する接合形成工程と、前記熱
酸化膜を除去することなく素子領域を分離するための厚
い熱酸化膜を選択的に形成する際のマスク材となる第２
の薄膜を形成すると共に、この第２の薄膜を用いて熱酸
化処理を行うことにより前記半導体基板表面に選択的に
厚い熱酸化膜を形成する工程と、前記深い接合を用いて
トランジスタを形成するトランジスタ形成工程と、を備
えることを要旨とする。
基板表面に熱酸化膜を形成する熱酸化膜形成工程と、成
膜温度が６００℃以上で１０００℃以下である第１の薄
膜を形成するか、もしくは薄膜形成後に６００℃以上で
１０００℃以下の熱処理を行う薄膜形成工程と、前記半
導体基板の所定領域にイオンを注入するイオン注入工程
と、１０００℃を越える高温熱処理によって前記半導体
基板内部に深い接合を形成する接合形成工程と、前記熱
酸化膜を除去することなく素子領域を分離するための厚
い熱酸化膜を選択的に形成する際のマスク材となる第２
の薄膜を形成すると共に、この第２の薄膜を用いて熱酸
化処理を行うことにより前記半導体基板表面に選択的に
厚い熱酸化膜を形成する工程と、前記深い接合を用いて
トランジスタを形成するトランジスタ形成工程と、を備
えることを要旨とする。
【００１７】また、請求項１１記載の本発明は、半導体
基板表面に熱酸化膜を形成する熱酸化膜形成工程と、成
膜温度が６００℃以上で１０００℃以下である薄膜を形
成するか、もしくは薄膜形成後に６００℃以上で１００
０℃以下の熱処理を行う薄膜形成工程と、素子領域を分
離するために前記半導体基板表面に選択的に厚い熱酸化
膜を形成する際のマスク材となるように前記薄膜を加工
する薄膜加工工程と、前記半導体基板の所定領域にイオ
ン注入するイオン注入工程と、１０００℃を越える高温
熱処理によって前記半導体基板内部に深い接合を形成す
る接合形成工程と、前記熱酸化膜及び前記薄膜を除去す
ることなく熱酸化処理を行うことにより前記半導体基板
表面に選択的に厚い熱酸化膜を形成する工程と、前記深
い接合を用いてトランジスタを形成するトランジスタ形
成工程と、を備えることを要旨とする。
基板表面に熱酸化膜を形成する熱酸化膜形成工程と、成
膜温度が６００℃以上で１０００℃以下である薄膜を形
成するか、もしくは薄膜形成後に６００℃以上で１００
０℃以下の熱処理を行う薄膜形成工程と、素子領域を分
離するために前記半導体基板表面に選択的に厚い熱酸化
膜を形成する際のマスク材となるように前記薄膜を加工
する薄膜加工工程と、前記半導体基板の所定領域にイオ
ン注入するイオン注入工程と、１０００℃を越える高温
熱処理によって前記半導体基板内部に深い接合を形成す
る接合形成工程と、前記熱酸化膜及び前記薄膜を除去す
ることなく熱酸化処理を行うことにより前記半導体基板
表面に選択的に厚い熱酸化膜を形成する工程と、前記深
い接合を用いてトランジスタを形成するトランジスタ形
成工程と、を備えることを要旨とする。
【００１８】また、請求項１２記載の本発明は、請求項
１０記載の半導体装置の製造方法において、前記薄膜に
対して１度のフォトリソグラフィ−工程とエッチング工
程により前記厚い熱酸化膜を形成した後、前記マーク形
成工程において、位置検出マ−クを形成することを要旨
とする。
１０記載の半導体装置の製造方法において、前記薄膜に
対して１度のフォトリソグラフィ−工程とエッチング工
程により前記厚い熱酸化膜を形成した後、前記マーク形
成工程において、位置検出マ−クを形成することを要旨
とする。
【００１９】
【作用及び発明の効果】図１８及び図１９に示す従来の
ＭＯＳ型半導体装置の製造方法に従い、図３に示す表面
ＯＳＦの発生工程を調査した結果、図４に示すように、
表面ＯＳＦはＭＯＳ型半導体装置において、深い接合を
形成するためのＷｅｌｌ領域形成工程後で発生し、その
後の工程を経ても表面ＯＳＦ密度は変化しないことを見
いだした。
ＭＯＳ型半導体装置の製造方法に従い、図３に示す表面
ＯＳＦの発生工程を調査した結果、図４に示すように、
表面ＯＳＦはＭＯＳ型半導体装置において、深い接合を
形成するためのＷｅｌｌ領域形成工程後で発生し、その
後の工程を経ても表面ＯＳＦ密度は変化しないことを見
いだした。
【００２０】また、Ｗｅｌｌ領域形成工程において、イ
オン注入工程を行わずに高温熱処理であるドライブイン
工程のみを処理したシリコン基板表面には表面ＯＳＦが
発生しないことを確認した。それ故、この表面ＯＳＦは
プロセス誘起の結晶欠陥であると言える。また、図１８
及び図１９に示すように、Ｗｅｌｌ領域形成工程におけ
るドライブイン工程は、前述のように１１００℃以上の
高温熱処理工程であり、シリコン基板におけるイントリ
ンシックゲッタリング（ＩＧ）過程においては、シリコ
ン基板内に存在する格子間酸素：Ｏｉが基板外部に拡散
する（外方拡散）過程でもある。
オン注入工程を行わずに高温熱処理であるドライブイン
工程のみを処理したシリコン基板表面には表面ＯＳＦが
発生しないことを確認した。それ故、この表面ＯＳＦは
プロセス誘起の結晶欠陥であると言える。また、図１８
及び図１９に示すように、Ｗｅｌｌ領域形成工程におけ
るドライブイン工程は、前述のように１１００℃以上の
高温熱処理工程であり、シリコン基板におけるイントリ
ンシックゲッタリング（ＩＧ）過程においては、シリコ
ン基板内に存在する格子間酸素：Ｏｉが基板外部に拡散
する（外方拡散）過程でもある。
【００２１】一方、一般的に酸化誘起積層欠陥（ＯＳ
Ｆ）は、下記化学式１に示す反応が進行し生成する格子
間シリコン：ＳｉI が何らかの局部的な歪により発生し
た核を中心として凝集することにより形成されると考え
られている。
Ｆ）は、下記化学式１に示す反応が進行し生成する格子
間シリコン：ＳｉI が何らかの局部的な歪により発生し
た核を中心として凝集することにより形成されると考え
られている。
【００２２】
【化１】２Ｓｉ＋Ｏ → ＳｉＯ2 ＋ＳｉI
更に、一例として、図１８及び図１９に示す製造方法に
従いＰ−ｗｅｌｌ領域４を形成する場合のほう素イオン
のイオン注入量と表面ＯＳＦ密度の関係を図５に示す。
但し、ドライブイン工程前にＰ−ｗｅｌｌ領域４となる
領域に製造方法上注入される燐イオンの注入量は１．３
×１０13個／ｃｍ2 とした。
従いＰ−ｗｅｌｌ領域４を形成する場合のほう素イオン
のイオン注入量と表面ＯＳＦ密度の関係を図５に示す。
但し、ドライブイン工程前にＰ−ｗｅｌｌ領域４となる
領域に製造方法上注入される燐イオンの注入量は１．３
×１０13個／ｃｍ2 とした。
【００２３】この図５から明かなように、表面ＯＳＦ密
度はイオン注入量に依存することを見いだした。以上よ
り、プロセス誘起の表面ＯＳＦは、格子間酸素の外方拡
散過程にイオン注入により発生した注入歪が作用するこ
とにより発生し、発生原因の一因である注入歪はイオン
注入量に依存すると推定される。
度はイオン注入量に依存することを見いだした。以上よ
り、プロセス誘起の表面ＯＳＦは、格子間酸素の外方拡
散過程にイオン注入により発生した注入歪が作用するこ
とにより発生し、発生原因の一因である注入歪はイオン
注入量に依存すると推定される。
【００２４】また、表面ＯＳＦの発生のもう一つの原因
であるシリコン基板中の格子間酸素濃度に関して言う
と、初期濃度はフロ−ティングゾ−ン（ＦＺ）法で形成
したシリコン基板の方がチョロラルスキ−（ＣＺ）法で
形成したシリコン基板より約２桁濃度を低減することが
可能であるが、格子間酸素は転位に析出し転位の運動を
阻止する働きがあるため、熱応力による転位の発生抑
止、シリコン基板の反り防止を考慮して、半導体装置の
製造において、格子間酸素の初期濃度が高いＣＺ法によ
るシリコン基板が用いられる。それ故シリコン基板中の
格子間酸素の初期濃度は一意に限定される。（一般的に
は格子間酸素濃度＝１〜２×１０18原子／ｃｍ3 であ
る。） 一方、図１８及び図１９に示すＭＯＳ型半導体装置の製
造工程において、フォトリソグラフィ−工程で必要とな
る位置検出マ−クを形成するための熱酸化膜２（通常、
膜厚＝１００ｎｍ程度）を形成する酸化工程において、
図６に示すように格子間酸素濃度が増加することを見い
だした。（ＦＴ−ＩＲ法にて測定） 更に、熱酸化膜２の形成後、位置検出マ−クの形成を考
慮して熱酸化膜２上に熱酸化膜に対しエッチング時の選
択性を持つ薄膜を形成し、中温熱処理（処理温度＝６０
０〜１０００℃）を行うか、又は、熱酸化膜２上に熱酸
化膜２に対しエッチング時の選択性を持ち、且つ成膜時
に中温熱処理を必要とする薄膜（例えば、減圧ＣＶＤ法
による窒化膜）を形成することにより、図６に示すよう
に熱酸化膜２形成時に増加した格子間酸素濃度をほぼ初
期値まで低減できることを見いだした。
であるシリコン基板中の格子間酸素濃度に関して言う
と、初期濃度はフロ−ティングゾ−ン（ＦＺ）法で形成
したシリコン基板の方がチョロラルスキ−（ＣＺ）法で
形成したシリコン基板より約２桁濃度を低減することが
可能であるが、格子間酸素は転位に析出し転位の運動を
阻止する働きがあるため、熱応力による転位の発生抑
止、シリコン基板の反り防止を考慮して、半導体装置の
製造において、格子間酸素の初期濃度が高いＣＺ法によ
るシリコン基板が用いられる。それ故シリコン基板中の
格子間酸素の初期濃度は一意に限定される。（一般的に
は格子間酸素濃度＝１〜２×１０18原子／ｃｍ3 であ
る。） 一方、図１８及び図１９に示すＭＯＳ型半導体装置の製
造工程において、フォトリソグラフィ−工程で必要とな
る位置検出マ−クを形成するための熱酸化膜２（通常、
膜厚＝１００ｎｍ程度）を形成する酸化工程において、
図６に示すように格子間酸素濃度が増加することを見い
だした。（ＦＴ−ＩＲ法にて測定） 更に、熱酸化膜２の形成後、位置検出マ−クの形成を考
慮して熱酸化膜２上に熱酸化膜に対しエッチング時の選
択性を持つ薄膜を形成し、中温熱処理（処理温度＝６０
０〜１０００℃）を行うか、又は、熱酸化膜２上に熱酸
化膜２に対しエッチング時の選択性を持ち、且つ成膜時
に中温熱処理を必要とする薄膜（例えば、減圧ＣＶＤ法
による窒化膜）を形成することにより、図６に示すよう
に熱酸化膜２形成時に増加した格子間酸素濃度をほぼ初
期値まで低減できることを見いだした。
【００２５】この格子間酸素の低減現象は、シリコン格
子の格子間位置に取り込まれた酸素を中温熱処理によっ
て析出させることにより、微少なシリコン酸化物に変化
させたことによるものと考えられる。以上よりＭＯＳ型
半導体装置の製造方法において、前記深い接合を形成す
るための前記高温熱処理前に表面ＯＳＦの発生原因であ
る1)イオン注入により発生する歪である前記注入歪の低
減、2)格子間酸素濃度の増加の抑止、3)前記注入歪の低
減と共に格子間酸素濃度の増加の抑止を実施することに
より、前記表面ＯＳＦを代表とするプロセス誘起欠陥を
低減することができ、その結果ＭＯＳ型半導体装置の電
気特性を向上することが可能となるものであり、以下に
具体的手段について、その作用及び効果を説明する。
子の格子間位置に取り込まれた酸素を中温熱処理によっ
て析出させることにより、微少なシリコン酸化物に変化
させたことによるものと考えられる。以上よりＭＯＳ型
半導体装置の製造方法において、前記深い接合を形成す
るための前記高温熱処理前に表面ＯＳＦの発生原因であ
る1)イオン注入により発生する歪である前記注入歪の低
減、2)格子間酸素濃度の増加の抑止、3)前記注入歪の低
減と共に格子間酸素濃度の増加の抑止を実施することに
より、前記表面ＯＳＦを代表とするプロセス誘起欠陥を
低減することができ、その結果ＭＯＳ型半導体装置の電
気特性を向上することが可能となるものであり、以下に
具体的手段について、その作用及び効果を説明する。
【００２６】上記高温熱処理前に形成する熱酸化膜の形
成時に増加する格子間酸素濃度を低減する具体的な手段
として、請求項１記載の本発明の如く、ＭＯＳ型半導体
装置の製造方法において、シリコン基板上に熱酸化膜形
成後に、６００℃以上で１０００℃以下の中温熱処理を
行うことにより、半導体基板内部の格子間の酸素濃度を
低減する格子間酸素濃度低減工程を行うことで、熱酸化
膜形成時に増加した格子間酸素を低減させることができ
る。
成時に増加する格子間酸素濃度を低減する具体的な手段
として、請求項１記載の本発明の如く、ＭＯＳ型半導体
装置の製造方法において、シリコン基板上に熱酸化膜形
成後に、６００℃以上で１０００℃以下の中温熱処理を
行うことにより、半導体基板内部の格子間の酸素濃度を
低減する格子間酸素濃度低減工程を行うことで、熱酸化
膜形成時に増加した格子間酸素を低減させることができ
る。
【００２７】また、請求項２記載の如く、熱酸化膜形成
工程の後に、熱酸化膜に対してエッチング時に選択性を
有する薄膜を形成し、その後に格子間酸素濃度低減工程
を行うことで、格子間酸素が増加することなく薄膜を形
成することができる。また、請求項３記載の如く、薄膜
形成工程にて成膜温度が６００℃以上で１０００℃以下
である薄膜を形成することで、薄膜の形成と同時に上記
請求項１記載の本発明における格子間酸素濃度低減工程
に相当する工程を行うことができ、熱酸化膜形成時に増
加した格子間酸素を低減させることができる。
工程の後に、熱酸化膜に対してエッチング時に選択性を
有する薄膜を形成し、その後に格子間酸素濃度低減工程
を行うことで、格子間酸素が増加することなく薄膜を形
成することができる。また、請求項３記載の如く、薄膜
形成工程にて成膜温度が６００℃以上で１０００℃以下
である薄膜を形成することで、薄膜の形成と同時に上記
請求項１記載の本発明における格子間酸素濃度低減工程
に相当する工程を行うことができ、熱酸化膜形成時に増
加した格子間酸素を低減させることができる。
【００２８】また、請求項４記載の如く、マーク形成工
程にて、薄膜よりなる位置検出マークを形成し、この位
置検出マークに従って所定領域にトランジスタを形成す
ることで、位置検出マークを形成するための特別な熱処
理等を必要とせず、格子間酸素濃度の増加を抑制させる
ことができる。また、表面ＯＳＦの発生を抑止するため
の上記注入歪の低減の具体的手段としては、請求項５記
載の如く、イオンの注入量を９×１０13個／ｃｍ2 以下
とすることで、注入歪を低減する。これは、ＭＯＳ型半
導体装置の微細化に対応する不純物濃度の高濃度化に対
し、所定濃度の深い接合を形成する際に、イオンの注入
量の増加のみで対応するのではなく、前記深い接合の接
合深さを浅くする、即ち、請求項６に記載の如く、高温
熱処理の処理時間又は処理温度を低減することにより、
所定濃度の深い接合を形成するのに必要なイオンの注入
量を低減でき、注入歪の低減することができるものであ
る。
程にて、薄膜よりなる位置検出マークを形成し、この位
置検出マークに従って所定領域にトランジスタを形成す
ることで、位置検出マークを形成するための特別な熱処
理等を必要とせず、格子間酸素濃度の増加を抑制させる
ことができる。また、表面ＯＳＦの発生を抑止するため
の上記注入歪の低減の具体的手段としては、請求項５記
載の如く、イオンの注入量を９×１０13個／ｃｍ2 以下
とすることで、注入歪を低減する。これは、ＭＯＳ型半
導体装置の微細化に対応する不純物濃度の高濃度化に対
し、所定濃度の深い接合を形成する際に、イオンの注入
量の増加のみで対応するのではなく、前記深い接合の接
合深さを浅くする、即ち、請求項６に記載の如く、高温
熱処理の処理時間又は処理温度を低減することにより、
所定濃度の深い接合を形成するのに必要なイオンの注入
量を低減でき、注入歪の低減することができるものであ
る。
【００２９】更に、ＭＯＳ型半導体装置の製造方法にお
いて、請求項７記載の如く、接合形成工程後に熱酸化膜
を除去する除去工程を備えるため、接合形成工程におけ
る高温熱処理時に発生する注入されたイオンの半導体基
板外部への外方拡散を抑止することができる。このた
め、所定濃度の深い接合を形成するのに必要なイオンの
注入量を更に低減させることにより注入歪を更に低減す
ることができる。
いて、請求項７記載の如く、接合形成工程後に熱酸化膜
を除去する除去工程を備えるため、接合形成工程におけ
る高温熱処理時に発生する注入されたイオンの半導体基
板外部への外方拡散を抑止することができる。このた
め、所定濃度の深い接合を形成するのに必要なイオンの
注入量を更に低減させることにより注入歪を更に低減す
ることができる。
【００３０】加えて、請求項８記載の如く、深い接合を
形成する領域へ深い接合の伝導型とは逆の伝導型を示す
イオンが注入されることなく、深い接合と同じ伝導型を
示すイオン１種類とすることにより、深い接合を形成す
るのに必要となるイオン注入量を更に低減することが可
能となり、注入歪を更に低減することができる。また、
請求項９記載の如く、半導体基板として、単結晶シリコ
ン基板又はこの単結晶基板上に気相化学反応により単結
晶シリコンを形成した基板であるため、上記の如く、熱
応力による転位の発生抑止、及び半導体基板の反りを防
止することができる。
形成する領域へ深い接合の伝導型とは逆の伝導型を示す
イオンが注入されることなく、深い接合と同じ伝導型を
示すイオン１種類とすることにより、深い接合を形成す
るのに必要となるイオン注入量を更に低減することが可
能となり、注入歪を更に低減することができる。また、
請求項９記載の如く、半導体基板として、単結晶シリコ
ン基板又はこの単結晶基板上に気相化学反応により単結
晶シリコンを形成した基板であるため、上記の如く、熱
応力による転位の発生抑止、及び半導体基板の反りを防
止することができる。
【００３１】また、請求項１０記載の如く製造すること
で、接合形成工程後に熱酸化膜を除去することなく、そ
の熱酸化膜を用いて半導体基板表面に選択的に厚い熱酸
化膜を形成するため、厚い熱酸化膜を形成するために特
別に熱酸化膜を形成する必要が無く、製造工程数を低減
することができる。また、請求項１１記載の如く製造す
ることで、熱酸化膜及び薄膜を除去すること無く熱酸化
処理を行うことで半導体基板表面に選択的に厚い熱酸化
膜を形成することができる。また、請求項１２記載の如
く薄膜に対して１度のフォトリソグラフィ−工程とエッ
チング工程により厚い熱酸化膜を形成した後、前記マー
ク形成工程において位置検出マ−クを形成することで、
注入歪を更に低減することができる。
で、接合形成工程後に熱酸化膜を除去することなく、そ
の熱酸化膜を用いて半導体基板表面に選択的に厚い熱酸
化膜を形成するため、厚い熱酸化膜を形成するために特
別に熱酸化膜を形成する必要が無く、製造工程数を低減
することができる。また、請求項１１記載の如く製造す
ることで、熱酸化膜及び薄膜を除去すること無く熱酸化
処理を行うことで半導体基板表面に選択的に厚い熱酸化
膜を形成することができる。また、請求項１２記載の如
く薄膜に対して１度のフォトリソグラフィ−工程とエッ
チング工程により厚い熱酸化膜を形成した後、前記マー
ク形成工程において位置検出マ−クを形成することで、
注入歪を更に低減することができる。
【００３２】また、本発明による効果を示すために、
（１）図１８及び図１９に示す従来工程（ほう素イオン
のイオン注入量[Dose]=1.2×1014[ 個/cm2] ）と、
（２）従来工程に対して接合深を従来工程に対し８０％
（高温熱処理時間を６４％に縮小）まで浅くすることに
よりイオン注入量を低減した工程（以下、改良工程Ａと
呼ぶ、ほう素イオンのイオン注入量=9.0×1013[ 個/c
m2] ）と、（３）改良工程Ａに対し基板表面に熱酸化膜
を残すことにより注入イオンの外方拡散を防止し、イオ
ン注入量を低減した工程（以下、改良工程Ｂと呼ぶ、ほ
う素イオンのイオン注入量=6.8×1013[ 個/cm2] ）と、
（４）改良工程Ｂに対し深い接合を形成する際に注入す
るイオン種をほう素１種類としてイオン注入量を低減し
た工程（以下、改良工程Ｃと呼ぶ、ほう素イオンのイオ
ン注入量=4.4×1013[ 個/cm2] ）との以上４種類の工程
により所定濃度の深い接合を形成し、一例として、Ｎ型
ＭＯＳトランジスタを形成してその表面ＯＳＦ密度を測
定した結果、及び、Ｃ／Ｔ法により求めたライフタイ
ム: τg による結晶性評価の結果をそれぞれ図７、図８
に示す。
（１）図１８及び図１９に示す従来工程（ほう素イオン
のイオン注入量[Dose]=1.2×1014[ 個/cm2] ）と、
（２）従来工程に対して接合深を従来工程に対し８０％
（高温熱処理時間を６４％に縮小）まで浅くすることに
よりイオン注入量を低減した工程（以下、改良工程Ａと
呼ぶ、ほう素イオンのイオン注入量=9.0×1013[ 個/c
m2] ）と、（３）改良工程Ａに対し基板表面に熱酸化膜
を残すことにより注入イオンの外方拡散を防止し、イオ
ン注入量を低減した工程（以下、改良工程Ｂと呼ぶ、ほ
う素イオンのイオン注入量=6.8×1013[ 個/cm2] ）と、
（４）改良工程Ｂに対し深い接合を形成する際に注入す
るイオン種をほう素１種類としてイオン注入量を低減し
た工程（以下、改良工程Ｃと呼ぶ、ほう素イオンのイオ
ン注入量=4.4×1013[ 個/cm2] ）との以上４種類の工程
により所定濃度の深い接合を形成し、一例として、Ｎ型
ＭＯＳトランジスタを形成してその表面ＯＳＦ密度を測
定した結果、及び、Ｃ／Ｔ法により求めたライフタイ
ム: τg による結晶性評価の結果をそれぞれ図７、図８
に示す。
【００３３】この図７から明かなように、本発明（改良
工程Ａ、Ｂ及びＣに相当）の効果として表面ＯＳＦを低
減し、更には検出限界以下まで低減すると共に、図８か
ら明かなようにＭＯＳ型半導体装置の結晶性を、本発明
により（１）従来工程（τg=4.4 μsec ）に対し、
（２）改良工程Ａにおいてτg=9.9 μsec 、（３）改良
工程Ｂにおいてτg ＝32.8μsec 、（４）改良工程Ｃに
おいてτg ＝39.2μsec と、最大約１桁まで改善するこ
とができる。
工程Ａ、Ｂ及びＣに相当）の効果として表面ＯＳＦを低
減し、更には検出限界以下まで低減すると共に、図８か
ら明かなようにＭＯＳ型半導体装置の結晶性を、本発明
により（１）従来工程（τg=4.4 μsec ）に対し、
（２）改良工程Ａにおいてτg=9.9 μsec 、（３）改良
工程Ｂにおいてτg ＝32.8μsec 、（４）改良工程Ｃに
おいてτg ＝39.2μsec と、最大約１桁まで改善するこ
とができる。
【００３４】更に、本発明によるＭＯＳ型半導体装置の
電気特性の向上効果として、前述の工程で形成したＮ型
ＭＯＳトランジスタに対し高温（１５０℃）におけるサ
ブスレシホ−ルド領域におけるゲ−ト電圧が０［Ｖ］時
のドレイン電流（以下、ドレインリ−ク電流と呼ぶ）の
測定結果を、図９に示すと共に、ＭＯＳトランジスタの
電流能力を示す伝達コンダクタンス：gmの測定結果を図
１０に示す。
電気特性の向上効果として、前述の工程で形成したＮ型
ＭＯＳトランジスタに対し高温（１５０℃）におけるサ
ブスレシホ−ルド領域におけるゲ−ト電圧が０［Ｖ］時
のドレイン電流（以下、ドレインリ−ク電流と呼ぶ）の
測定結果を、図９に示すと共に、ＭＯＳトランジスタの
電流能力を示す伝達コンダクタンス：gmの測定結果を図
１０に示す。
【００３５】この図９より、ドレインリ−ク電流は、従
来工程（τg=4.4 μsec)に対しライフタイム: τg=9.9
μsec(改良工程Ａ、イオン注入量＝9.0 ×1013[ 個/ cm
2]）以上となる本発明により大幅に低減できる。また、
図１０に示すように、本発明により、伝達コンダクタン
スを約１０％向上できる。更に、ＭＯＳ型半導体装置の
信頼性の面で重要となるゲ−ト酸化膜の経時破壊特性評
価としての定電流ＴＤＤＢ（Time Dependent Dielectri
c Bre-akdown) 特性の比較結果を図１１に示す。
来工程（τg=4.4 μsec)に対しライフタイム: τg=9.9
μsec(改良工程Ａ、イオン注入量＝9.0 ×1013[ 個/ cm
2]）以上となる本発明により大幅に低減できる。また、
図１０に示すように、本発明により、伝達コンダクタン
スを約１０％向上できる。更に、ＭＯＳ型半導体装置の
信頼性の面で重要となるゲ−ト酸化膜の経時破壊特性評
価としての定電流ＴＤＤＢ（Time Dependent Dielectri
c Bre-akdown) 特性の比較結果を図１１に示す。
【００３６】この図１１より明かなように、本発明の如
くゲ−ト酸化膜中の初期捕獲準位を低減することにより
酸化膜の信頼性の向上が可能である。
くゲ−ト酸化膜中の初期捕獲準位を低減することにより
酸化膜の信頼性の向上が可能である。
【００３７】
【実施例】
〔第１実施例〕以下に、図１及び図２に基づき本発明の
一実施例について説明する。図１に示すように、まず、
熱酸化膜形成工程として、チョコラルスキ−（ＣＺ）法
で形成したシリコン基板１に熱酸化膜２を形成する。
一実施例について説明する。図１に示すように、まず、
熱酸化膜形成工程として、チョコラルスキ−（ＣＺ）法
で形成したシリコン基板１に熱酸化膜２を形成する。
【００３８】そして、格子間酸素濃度低減工程に示すよ
うに、熱酸化膜２に対してエッチング時の選択性が得ら
れ、且つ、成膜時に中温熱処理（処理温度＝６００℃〜
１０００℃）が必要となる薄膜、例えば、減圧ＣＶＤ法
による窒化膜３を形成する。次に、その後のフォトリソ
グラフィ−工程で必要となる位置検出を行うための第１
アライメントマ−ク１７を形成すると共に、シリコン基
板１表面の半導体装置形成領域上に熱酸化膜２が残るよ
うに窒化膜３を加工する。
うに、熱酸化膜２に対してエッチング時の選択性が得ら
れ、且つ、成膜時に中温熱処理（処理温度＝６００℃〜
１０００℃）が必要となる薄膜、例えば、減圧ＣＶＤ法
による窒化膜３を形成する。次に、その後のフォトリソ
グラフィ−工程で必要となる位置検出を行うための第１
アライメントマ−ク１７を形成すると共に、シリコン基
板１表面の半導体装置形成領域上に熱酸化膜２が残るよ
うに窒化膜３を加工する。
【００３９】その後、Ｗｅｌｌ領域形成工程として、第
１アライメントマ−ク１７を用いてフォトリソグラフィ
−工程、イオン注入工程及びレジスト剥離工程を繰り返
すことにより、所定領域に不純物イオン（ほう素イオン
及び燐イオン）を注入する。この際、イオン注入工程に
おけるイオン注入量は９×１０13個／ｃｍ2 以下とし、
所定領域には所定の伝導型を得られる不純物イオンのみ
が注入されるようにする。
１アライメントマ−ク１７を用いてフォトリソグラフィ
−工程、イオン注入工程及びレジスト剥離工程を繰り返
すことにより、所定領域に不純物イオン（ほう素イオン
及び燐イオン）を注入する。この際、イオン注入工程に
おけるイオン注入量は９×１０13個／ｃｍ2 以下とし、
所定領域には所定の伝導型を得られる不純物イオンのみ
が注入されるようにする。
【００４０】その後、ドライブイン工程として熱処理温
度が１０００℃を越える（できれば１１００℃以上）高
温熱処理を行い、次に、熱酸化膜２を除去する熱酸化膜
エッチング工程を行うことで、Ｐ- ｗｅｌｌ領域４とＮ
- ｗｅｌｌ領域５を形成する。その後、図２に示すよう
に、素子分離層形成工程として、熱酸化膜６及び窒化膜
７を形成した後、第１アライメントマ−ク１７を用てフ
ォトリソグラフィ−工程と窒化膜エッチング工程を行
い、レジストを剥離する。そして、その後のフォトリソ
グラフィ−工程で必要となるアライメントマ−クと選択
的に厚い酸化膜を形成するためのマスクになるように窒
化膜７を加工して熱酸化工程を行い、熱酸化膜６及び窒
化膜７を除去することにより、第２アライメントマ−ク
１８と素子領域を分離するための厚い酸化膜８を形成す
る。
度が１０００℃を越える（できれば１１００℃以上）高
温熱処理を行い、次に、熱酸化膜２を除去する熱酸化膜
エッチング工程を行うことで、Ｐ- ｗｅｌｌ領域４とＮ
- ｗｅｌｌ領域５を形成する。その後、図２に示すよう
に、素子分離層形成工程として、熱酸化膜６及び窒化膜
７を形成した後、第１アライメントマ−ク１７を用てフ
ォトリソグラフィ−工程と窒化膜エッチング工程を行
い、レジストを剥離する。そして、その後のフォトリソ
グラフィ−工程で必要となるアライメントマ−クと選択
的に厚い酸化膜を形成するためのマスクになるように窒
化膜７を加工して熱酸化工程を行い、熱酸化膜６及び窒
化膜７を除去することにより、第２アライメントマ−ク
１８と素子領域を分離するための厚い酸化膜８を形成す
る。
【００４１】その後、ゲ−ト酸化膜９及びゲ−ト電極１
０を形成した後、ＭＯＳ型半導体装置のソ−ス／ドレイ
ンを形成するために所定の領域に所定の伝導型になるよ
うに所定のイオンを注入し、ＣＶＤ酸化膜１５を形成し
た後リフロ−工程を行うことにより、Ｎ+ ソ−ス１１、
Ｎ+ ドレイン１２、Ｐ+ ドレイン１３及びＰ+ ソ−ス１
４を形成する。その後コンタクト孔を形成し金属電極１
６を形成することによりＭＯＳ型半導体装置を製造す
る。
０を形成した後、ＭＯＳ型半導体装置のソ−ス／ドレイ
ンを形成するために所定の領域に所定の伝導型になるよ
うに所定のイオンを注入し、ＣＶＤ酸化膜１５を形成し
た後リフロ−工程を行うことにより、Ｎ+ ソ−ス１１、
Ｎ+ ドレイン１２、Ｐ+ ドレイン１３及びＰ+ ソ−ス１
４を形成する。その後コンタクト孔を形成し金属電極１
６を形成することによりＭＯＳ型半導体装置を製造す
る。
【００４２】こうして本実施例によれば、まず格子間酸
素濃度低減工程における中温熱処理において、格子間酸
素濃度の増加を抑止し、イオン注入時に発生する注入歪
を低減することによりプロセス誘起欠陥の発生を抑止し
結晶性を向上することができ、ＭＯＳ型半導体装置の電
気特性を向上できる。また、Ｗｅｌｌ領域形成工程にお
けるイオン注入量を９×１０13[ 個/ ｃｍ2]以下にする
ことにより、イオン注入時に発生する注入歪を低減して
プロセス誘起欠陥を低減し、ＭＯＳ型半導体装置の電気
特性を向上できる。また、熱酸化膜２を形成したままで
高温熱処理を行ったり、さらにＷｅｌｌ領域４、５に注
入するイオンの種類を１種類とすることで、さらにプロ
セス誘起欠陥を低減し、ＭＯＳ型半導体装置の電気特性
を向上できる。
素濃度低減工程における中温熱処理において、格子間酸
素濃度の増加を抑止し、イオン注入時に発生する注入歪
を低減することによりプロセス誘起欠陥の発生を抑止し
結晶性を向上することができ、ＭＯＳ型半導体装置の電
気特性を向上できる。また、Ｗｅｌｌ領域形成工程にお
けるイオン注入量を９×１０13[ 個/ ｃｍ2]以下にする
ことにより、イオン注入時に発生する注入歪を低減して
プロセス誘起欠陥を低減し、ＭＯＳ型半導体装置の電気
特性を向上できる。また、熱酸化膜２を形成したままで
高温熱処理を行ったり、さらにＷｅｌｌ領域４、５に注
入するイオンの種類を１種類とすることで、さらにプロ
セス誘起欠陥を低減し、ＭＯＳ型半導体装置の電気特性
を向上できる。
【００４３】〔第２実施例〕次に、本発明の第２実施例
を図１２及び図１３により説明する。図１８及び図１９
に示す従来の工程と同様に、チョコラルスキ−（ＣＺ）
法で形成したシリコン基板１に熱酸化膜２を形成した
後、格子間酸素濃度低減工程として、熱酸化膜２上に熱
酸化膜に対しエッチング時の選択性が得られる薄膜１９
を形成し、処理温度が６００以上１０００℃以下の中温
熱処理を行う。
を図１２及び図１３により説明する。図１８及び図１９
に示す従来の工程と同様に、チョコラルスキ−（ＣＺ）
法で形成したシリコン基板１に熱酸化膜２を形成した
後、格子間酸素濃度低減工程として、熱酸化膜２上に熱
酸化膜に対しエッチング時の選択性が得られる薄膜１９
を形成し、処理温度が６００以上１０００℃以下の中温
熱処理を行う。
【００４４】次に、その後のフォトリソグラフィ−工程
で必要となる位置検出を行うための第１アライメントマ
−ク１７を形成すると共に、シリコン基板１表面の少な
くとも半導体装置形成領域上に熱酸化膜２が残るように
前記薄膜１９を加工する。次に、図１３に示すＷｅｌｌ
領域形成工程として、第１アライメントマ−ク１７を用
いてフォトリソグラフィ−工程、イオン注入工程及びレ
ジスト剥離を繰り返すことにより所定領域に不純物イオ
ンを注入する。
で必要となる位置検出を行うための第１アライメントマ
−ク１７を形成すると共に、シリコン基板１表面の少な
くとも半導体装置形成領域上に熱酸化膜２が残るように
前記薄膜１９を加工する。次に、図１３に示すＷｅｌｌ
領域形成工程として、第１アライメントマ−ク１７を用
いてフォトリソグラフィ−工程、イオン注入工程及びレ
ジスト剥離を繰り返すことにより所定領域に不純物イオ
ンを注入する。
【００４５】この際、イオン注入工程におけるイオン注
入量は９×１０13個／ｃｍ2 以下とし、所定領域には所
定の伝導型を得られる不純物イオンのみが注入されるよ
うにする。その後、熱処理温度が１０００℃を越える
（できれば１１００℃以上）高温熱処理を行い、熱酸化
膜２を除去することによりＰ- ｗｅｌｌ領域４とＮ- ｗ
ｅｌｌ領域５を形成する。
入量は９×１０13個／ｃｍ2 以下とし、所定領域には所
定の伝導型を得られる不純物イオンのみが注入されるよ
うにする。その後、熱処理温度が１０００℃を越える
（できれば１１００℃以上）高温熱処理を行い、熱酸化
膜２を除去することによりＰ- ｗｅｌｌ領域４とＮ- ｗ
ｅｌｌ領域５を形成する。
【００４６】その後、図２に示す素子分離層形成工程以
降の工程を実施することによりＭＯＳ型半導体装置を製
造する。この第２実施例においても図１及び図２に示す
製造方法と同様な効果が得られる。 〔第３実施例〕また、本発明の第３実施例を図１４及び
図１５により説明する。
降の工程を実施することによりＭＯＳ型半導体装置を製
造する。この第２実施例においても図１及び図２に示す
製造方法と同様な効果が得られる。 〔第３実施例〕また、本発明の第３実施例を図１４及び
図１５により説明する。
【００４７】図１４に示すように、チョコラルスキ−
（ＣＺ）法で形成したシリコン基板１に熱酸化膜２を形
成した後、格子間酸素濃度低減工程として、フォトリソ
グラフィ−工程とエッチング工程によりその後のフォト
リソグラフィ−工程で必要となる位置検出を行うための
第１アライメントマ−ク１７を形成すると共にシリコン
基板１表面の少なくとも半導体装置形成領域上に熱酸化
膜２が残るように熱酸化膜２を加工する。その後、熱処
理温度が６００℃以上１０００℃以下の中温熱処理を行
う。
（ＣＺ）法で形成したシリコン基板１に熱酸化膜２を形
成した後、格子間酸素濃度低減工程として、フォトリソ
グラフィ−工程とエッチング工程によりその後のフォト
リソグラフィ−工程で必要となる位置検出を行うための
第１アライメントマ−ク１７を形成すると共にシリコン
基板１表面の少なくとも半導体装置形成領域上に熱酸化
膜２が残るように熱酸化膜２を加工する。その後、熱処
理温度が６００℃以上１０００℃以下の中温熱処理を行
う。
【００４８】次に、Ｗｅｌｌ領域形成工程として、第１
アライメントマ−ク１７を用いてフォトリソグラフィ−
工程、イオン注入工程及びレジスト剥離を繰り返すこと
により所定領域に不純物イオンを注入する。この際、イ
オン注入工程におけるイオン注入量は９×１０13個／ｃ
ｍ2 以下とし、所定領域には所定の伝導型を得られる不
純物イオンのみが注入されるようにする。その後、熱処
理温度ができれば１１００℃以上の高温熱処理を行いＰ
- ｗｅｌｌ領域４とＮ- ｗｅｌｌ領域５を形成する。
アライメントマ−ク１７を用いてフォトリソグラフィ−
工程、イオン注入工程及びレジスト剥離を繰り返すこと
により所定領域に不純物イオンを注入する。この際、イ
オン注入工程におけるイオン注入量は９×１０13個／ｃ
ｍ2 以下とし、所定領域には所定の伝導型を得られる不
純物イオンのみが注入されるようにする。その後、熱処
理温度ができれば１１００℃以上の高温熱処理を行いＰ
- ｗｅｌｌ領域４とＮ- ｗｅｌｌ領域５を形成する。
【００４９】次に、図１５に示すように、熱酸化膜２を
除去することなく、素子分離層形成工程として窒化膜７
を形成した後、前記第１アライメントマ−ク１７を用い
てフォトリソグラフィ−工程とエッチング工程を行い、
その後のフォトリソグラフィ−工程で必要となるアライ
メントマ−クと選択的に厚い酸化膜を形成するためのマ
スクになるように窒化膜７を加工し、熱酸化工程を行っ
た後シリコン基板表面上の熱酸化膜２及び窒化膜７を除
去することにより第２アライメントマ−ク１８と素子領
域を分離するための厚い酸化膜８を形成する。
除去することなく、素子分離層形成工程として窒化膜７
を形成した後、前記第１アライメントマ−ク１７を用い
てフォトリソグラフィ−工程とエッチング工程を行い、
その後のフォトリソグラフィ−工程で必要となるアライ
メントマ−クと選択的に厚い酸化膜を形成するためのマ
スクになるように窒化膜７を加工し、熱酸化工程を行っ
た後シリコン基板表面上の熱酸化膜２及び窒化膜７を除
去することにより第２アライメントマ−ク１８と素子領
域を分離するための厚い酸化膜８を形成する。
【００５０】その後ゲ−ト酸化膜９及びゲ−ト電極１０
を形成した後ＭＯＳ型半導体装置のソ−ス／ドレイン形
成するために所定の領域に所定の伝導型になるよう所定
のイオンを注入し、ＣＶＤ酸化膜１５を形成した後リフ
ロ−工程を行うことにより、Ｎ+ ソ−ス１１、Ｎ+ ドレ
イン１２、Ｐ+ ドレイン１３及びＰ+ ソ−ス１４を形成
する。
を形成した後ＭＯＳ型半導体装置のソ−ス／ドレイン形
成するために所定の領域に所定の伝導型になるよう所定
のイオンを注入し、ＣＶＤ酸化膜１５を形成した後リフ
ロ−工程を行うことにより、Ｎ+ ソ−ス１１、Ｎ+ ドレ
イン１２、Ｐ+ ドレイン１３及びＰ+ ソ−ス１４を形成
する。
【００５１】その後コンタクト孔を形成し金属電極１６
を形成することによりＭＯＳ型半導体装置を製造する。
こうして本第３実施例によれば、図１８及び図１９に示
す従来例に対して、更には図１及び図２に示す上記第１
実施例に対しても、素子分離層形成における特別な熱酸
化膜６（図２参照）を形成しないため、熱酸化膜６形成
時に発生する格子間酸素濃度の増加を抑止することがで
き、更にプロセス誘起欠陥の発生を抑止し結晶性を向上
することができるためＭＯＳ型半導体装置の電気特性を
向上できる。
を形成することによりＭＯＳ型半導体装置を製造する。
こうして本第３実施例によれば、図１８及び図１９に示
す従来例に対して、更には図１及び図２に示す上記第１
実施例に対しても、素子分離層形成における特別な熱酸
化膜６（図２参照）を形成しないため、熱酸化膜６形成
時に発生する格子間酸素濃度の増加を抑止することがで
き、更にプロセス誘起欠陥の発生を抑止し結晶性を向上
することができるためＭＯＳ型半導体装置の電気特性を
向上できる。
【００５２】〔第４実施例〕更に本発明の第４実施例を
図１６及び図１７に示す。図１６に示すようにチョコラ
ルスキ−（ＣＺ）法で形成したシリコン基板１に熱酸化
膜２を形成した後、格子間酸素濃度低減工程として、熱
酸化膜２に対しエッチング時の選択性が得られ且つ成膜
温度が６００℃以上１０００℃以下となる薄膜、例え
ば、減圧ＣＶＤ法による窒化膜３を形成する。次にその
後の熱酸化工程により前記シリコン基板１表面に厚い酸
化膜を選択的に形成するためのマスクとなるように窒化
膜３のみを加工すると共に前述実施例で記載した第１ア
ライメントマ−クと第２アライメントマ−クを同時に形
成するか又は、この２つのアライメントマ−クの機能を
合わせ持つアライメントマ−ク２０を形成する。
図１６及び図１７に示す。図１６に示すようにチョコラ
ルスキ−（ＣＺ）法で形成したシリコン基板１に熱酸化
膜２を形成した後、格子間酸素濃度低減工程として、熱
酸化膜２に対しエッチング時の選択性が得られ且つ成膜
温度が６００℃以上１０００℃以下となる薄膜、例え
ば、減圧ＣＶＤ法による窒化膜３を形成する。次にその
後の熱酸化工程により前記シリコン基板１表面に厚い酸
化膜を選択的に形成するためのマスクとなるように窒化
膜３のみを加工すると共に前述実施例で記載した第１ア
ライメントマ−クと第２アライメントマ−クを同時に形
成するか又は、この２つのアライメントマ−クの機能を
合わせ持つアライメントマ−ク２０を形成する。
【００５３】その後、Ｗｅｌｌ領域形成工程として、例
えばアライメントマ−ク２０を用いて、前述の実施例と
同じ要件を兼ね備えたフォトリソグラフィ−工程、イオ
ン注入工程、レジスト剥離工程及び高温熱処理を行うこ
とにより、Ｐ- ｗｅｌｌ領域４とＮ- ｗｅｌｌ領域５を
形成する。次に、熱酸化膜２及び窒化膜３を除去するこ
となく、図１７に示す素子分離層形成工程として、６０
０℃以上１０００℃以下における中温での熱酸化工程を
行なう。その後シリコン基板１表面上の熱酸化膜２及び
窒化膜３を除去することにより素子領域を分離するため
の厚い酸化膜８を形成する。
えばアライメントマ−ク２０を用いて、前述の実施例と
同じ要件を兼ね備えたフォトリソグラフィ−工程、イオ
ン注入工程、レジスト剥離工程及び高温熱処理を行うこ
とにより、Ｐ- ｗｅｌｌ領域４とＮ- ｗｅｌｌ領域５を
形成する。次に、熱酸化膜２及び窒化膜３を除去するこ
となく、図１７に示す素子分離層形成工程として、６０
０℃以上１０００℃以下における中温での熱酸化工程を
行なう。その後シリコン基板１表面上の熱酸化膜２及び
窒化膜３を除去することにより素子領域を分離するため
の厚い酸化膜８を形成する。
【００５４】その後ゲ−ト酸化膜９及びゲ−ト電極１０
を形成した後ＭＯＳ型半導体装置のソ−ス／ドレイン形
成するために所定の領域に所定の伝導型になるよう所定
のイオンを注入し、ＣＶＤ酸化膜１５を形成した後リフ
ロ−工程を行うことにより、Ｎ+ ソ−ス１１、Ｎ+ ドレ
イン１２、Ｐ+ ドレイン１３及びＰ+ ソ−ス１４を形成
する。その後コンタクト孔を形成し金属電極１６を形成
することによりＭＯＳ型半導体装置を製造する。
を形成した後ＭＯＳ型半導体装置のソ−ス／ドレイン形
成するために所定の領域に所定の伝導型になるよう所定
のイオンを注入し、ＣＶＤ酸化膜１５を形成した後リフ
ロ−工程を行うことにより、Ｎ+ ソ−ス１１、Ｎ+ ドレ
イン１２、Ｐ+ ドレイン１３及びＰ+ ソ−ス１４を形成
する。その後コンタクト孔を形成し金属電極１６を形成
することによりＭＯＳ型半導体装置を製造する。
【００５５】こうして本第４実施例によれば、図１４、
図１５に示す第３実施例と同様に、素子分離層形成にお
ける特別な熱酸化膜６（図２参照）を形成しないため、
前記熱酸化膜６形成時に発生する格子間酸素濃度の増加
を抑止することにより、更に結晶性を向上することがで
きＭＯＳ型半導体装置の電気特性を向上できると共に、
図１４及び図１５に示す第３実施例に対し素子分離層形
成工程における窒化膜７の形成工程、その後のフォトリ
ソグラフィ−工程及びエッチング工程を省略することが
できるためＭＯＳ型半導体装置の製造コストの低減が図
れる。
図１５に示す第３実施例と同様に、素子分離層形成にお
ける特別な熱酸化膜６（図２参照）を形成しないため、
前記熱酸化膜６形成時に発生する格子間酸素濃度の増加
を抑止することにより、更に結晶性を向上することがで
きＭＯＳ型半導体装置の電気特性を向上できると共に、
図１４及び図１５に示す第３実施例に対し素子分離層形
成工程における窒化膜７の形成工程、その後のフォトリ
ソグラフィ−工程及びエッチング工程を省略することが
できるためＭＯＳ型半導体装置の製造コストの低減が図
れる。
【図１】本発明のＭＯＳ型半導体装置の製造方法の第１
実施例を示す工程図である。
実施例を示す工程図である。
【図２】本発明のＭＯＳ型半導体装置の製造方法の第１
実施例を示す工程図である。
実施例を示す工程図である。
【図３】ＭＯＳ型半導体装置表面の欠陥密度の比較を示
す図である。
す図である。
【図４】ＭＯＳ型半導体装置の製造工程中の表面欠陥密
度の変化を示す図である。
度の変化を示す図である。
【図５】Ｗｅｌｌ形成時のイオン注入量と表面ＯＳＦ密
度との関係を示す図である。
度との関係を示す図である。
【図６】格子間酸素濃度の各工程での変化を示す図であ
る。
る。
【図７】表面ＯＳＦの低減効果を示す図である。
【図８】シリコン基板の結晶性の改善効果を示す図であ
る。
る。
【図９】ドレインリーク電流の改善結果を示す図であ
る。
る。
【図１０】ＭＯＳ型トランジスタ電流能力の改善結果を
示す図である。
示す図である。
【図１１】定電流ＴＤＤＢ特性に及ぼす改善結果を示す
図である。
図である。
【図１２】本発明のＭＯＳ型半導体装置の製造方法の第
２実施例を示す工程図である。
２実施例を示す工程図である。
【図１３】本発明のＭＯＳ型半導体装置の製造方法の第
２実施例を示す工程図である。
２実施例を示す工程図である。
【図１４】本発明のＭＯＳ型半導体装置の製造方法の第
３実施例を示す工程図である。
３実施例を示す工程図である。
【図１５】本発明のＭＯＳ型半導体装置の製造方法の第
３実施例を示す工程図である。
３実施例を示す工程図である。
【図１６】本発明のＭＯＳ型半導体装置の製造方法の第
４実施例を示す工程図である。
４実施例を示す工程図である。
【図１７】本発明のＭＯＳ型半導体装置の製造方法の第
４実施例を示す工程図である。
４実施例を示す工程図である。
【図１８】従来のＭＯＳ型半導体装置の製造方法を示す
工程図である。
工程図である。
【図１９】従来のＭＯＳ型半導体装置の製造方法を示す
工程図である。
工程図である。
１ シリコン基板
２ 熱酸化膜
３ 窒化膜
４ Ｐ- ｗｅｌｌ領域
５ Ｎ- ｗｅｌｌ領域
６ 熱酸化膜
７ 窒化膜
８ 厚い熱酸化膜
９ ゲ−ト酸化膜
１０ ゲ−ト電極
１１ Ｎ+ ソ−ス
１２ Ｎ+ ドレイン
１３ Ｐ+ ドレイン
１４ Ｐ+ ソ−ス
１５ ＣＶＤ酸化膜
１６ 金属電極
１７ 第１アライメントマーク
１８ 第２アライメントマーク
１９ 薄膜
２０ アライメントマーク
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (12)
- 【請求項１】 半導体基板表面に熱酸化膜を形成する熱
酸化膜形成工程と、 ６００℃以上で１０００℃以下の中温熱処理により、前
記半導体基板内部の格子間の酸素濃度を低減する格子間
酸素濃度低減工程と、 マスクを介して前記半導体基板の所定領域にイオン注入
するイオン注入工程と、 １０００℃を越える高温熱処理によって前記半導体基板
内部に深い接合を形成する接合形成工程と、 前記深い接合を用いてトランジスタを形成するトランジ
スタ形成工程と、 を備える半導体装置の製造方法。 - 【請求項２】 前記熱酸化膜形成工程の後に、前記熱酸
化膜に対してエッチング時に選択性を有する薄膜を形成
し、その後に格子間酸素濃度低減工程を行うことを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】半導体基板表面に熱酸化膜を形成する熱酸
化膜形成工程と、 成膜温度が６００℃以上で１０００℃以下である薄膜を
形成する薄膜形成工程と、 マスクを介して前記半導体基板の所定領域にイオン注入
するイオン注入工程と、 １０００℃を越える高温熱処理によって前記半導体基板
内部に深い接合を形成する接合形成工程と、前記接合形成工程の後に、熱酸化処理を行うことによっ
て、前記半導体基板表面に素子領域を分離するための厚
い熱酸化膜を選択的に形成する素子分離層形成工程と、 前記深い接合を用いてトランジスタを形成するトランジ
スタ形成工程と、 を備える半導体装置の製造方法。 - 【請求項４】 前記半導体基板上に前記薄膜よりなる位
置検出マ−クを形成するマーク形成工程を備え、前記ト
ランジスタ形成工程は、前記位置検出マークに従って所
定領域にトランジスタを形成することを特徴とする請求
項２もしくは請求項３記載の半導体装置の製造方法。 - 【請求項５】前記イオン注入工程は、前記半導体基板の
所定領域に９×１０13個／ｃｍ2 以下でイオンを注入
し、 前記接合形成工程は、 １０００℃を越える高温熱処理に
よって、深い接合の接合深さを低減して前記半導体基板
内部に深い接合を形成すること を特徴とする請求項１乃
至４の何れかに記載の半導体装置の製造方法。 - 【請求項６】 前記接合形成工程は、高温熱処理の処理
時間もしくは処理温度を低減することで前記深い接合の
接合深さを低減することを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項７】 前記深い接合形成工程後に前記熱酸化膜
を除去する除去工程を備えることを特徴とする請求項１
乃至請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記接合形成工程において、前記深い接
合を形成するために注入するイオン種は所定の１種類で
あることを特徴とする請求項５乃至請求項７記載の半導
体装置の製造方法。 - 【請求項９】 前記半導体基板は、チョコラルスキ−法
により形成された単結晶シリコン基板又は、この単結晶
シリコン基板上に気相化学反応により単結晶シリコン層
を形成した基板であることを特徴とする請求項１乃至請
求項８記載の半導体装置の製造方法。 - 【請求項１０】 半導体基板表面に熱酸化膜を形成する
熱酸化膜形成工程と、 成膜温度が６００℃以上で１０００℃以下である第１の
薄膜を形成するか、もしくは薄膜形成後に６００℃以上
で１０００℃以下の熱処理を行う薄膜形成工程と、 前記半導体基板の所定領域にイオンを注入するイオン注
入工程と、 １０００℃を越える高温熱処理によって前記半導体基板
内部に深い接合を形成する接合形成工程と、 前記熱酸化膜を除去することなく素子領域を分離するた
めの厚い熱酸化膜を選択的に形成する際のマスク材とな
る第２の薄膜を形成すると共に、この第２の薄膜を用い
て熱酸化処理を行うことにより前記半導体基板表面に選
択的に厚い熱酸化膜を形成する工程と、 前記深い接合を用いてトランジスタを形成するトランジ
スタ形成工程と、 を備える半導体装置の製造方法。 - 【請求項１１】 半導体基板表面に熱酸化膜を形成する
熱酸化膜形成工程と、 成膜温度が６００℃以上で１０００℃以下である薄膜を
形成するか、もしくは薄膜形成後に６００℃以上で１０
００℃以下の熱処理を行う薄膜形成工程と、 素子領域を分離するために前記半導体基板表面に選択的
に厚い熱酸化膜を形成する際のマスク材となるように前
記薄膜を加工する薄膜加工工程と、 前記半導体基板の所定領域にイオンを注入するイオン注
入工程と、 １０００℃を越える高温熱処理によって前記半導体基板
内部に深い接合を形成する接合形成工程と、 前記熱酸化膜及び前記薄膜を除去することなく熱酸化処
理を行うことにより前記半導体基板表面に選択的に厚い
熱酸化膜を形成する工程と、 前記深い接合を用いてトランジスタを形成するトランジ
スタ形成工程と、 を備える半導体装置の製造方法。 - 【請求項１２】 前記薄膜に対して１度のフォトリソグ
ラフィ−工程とエッチング工程により前記厚い熱酸化膜
を形成した後、前記マーク形成工程において、位置検出
マ−クを形成することを特徴とする請求項１０記載の半
導体装置の製造方法。
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| JP05578394A JP3404873B2 (ja) | 1994-03-25 | 1994-03-25 | 半導体装置の製造方法 |
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-
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