JP2897248B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体装置を形成する時のパターニングに
使用するマスクの位置合わせマーク孔の形成方法に関
し、 表面が平坦なAl配線層を形成しても、マスク合わせ用
の位置合わせマーク孔が埋まらないようにして、コンタ
クトホール部分のAl配線の平坦化と位置合わせマークの
検出を容易にすることとを同時に実現することを目的と
し、 半導体基板の第１の領域上に第１の絶縁膜を形成する
工程と、該基板の第２の領域、及び該第１の絶縁膜上に
第２の絶縁膜を形成する工程と、該第２の領域上に形成
された該第２の絶縁膜にコンタクトホールを形成し、該
第１の領域上に形成された該第１・第２の絶縁膜に該第
１の絶縁膜中まで達し、該コンタクトホールとほぼ同じ
幅を有する位置合わせ用孔を形成する工程と、前記コン
タクトホールおよび前記位置合わせ用孔を含む前記第２
の絶縁膜上に、該コンタクトホールの内部を埋めて該コ
ンタクトホール上部では平坦化し、該位置合わせマーク
用孔の内部の一部のみを埋めて段差を残すようにA1配線
層を形成する工程と、該位置合わせマーク用孔を使用し
て、次の工程の位置合わせを行う工程とにより製造す
る。
使用するマスクの位置合わせマーク孔の形成方法に関
し、 表面が平坦なAl配線層を形成しても、マスク合わせ用
の位置合わせマーク孔が埋まらないようにして、コンタ
クトホール部分のAl配線の平坦化と位置合わせマークの
検出を容易にすることとを同時に実現することを目的と
し、 半導体基板の第１の領域上に第１の絶縁膜を形成する
工程と、該基板の第２の領域、及び該第１の絶縁膜上に
第２の絶縁膜を形成する工程と、該第２の領域上に形成
された該第２の絶縁膜にコンタクトホールを形成し、該
第１の領域上に形成された該第１・第２の絶縁膜に該第
１の絶縁膜中まで達し、該コンタクトホールとほぼ同じ
幅を有する位置合わせ用孔を形成する工程と、前記コン
タクトホールおよび前記位置合わせ用孔を含む前記第２
の絶縁膜上に、該コンタクトホールの内部を埋めて該コ
ンタクトホール上部では平坦化し、該位置合わせマーク
用孔の内部の一部のみを埋めて段差を残すようにA1配線
層を形成する工程と、該位置合わせマーク用孔を使用し
て、次の工程の位置合わせを行う工程とにより製造す
る。
本発明は、半導体装置の製造方法に関し、特に半導体
ICを形成する時のパターニングに使用するマスクの位置
合わせマークの形成方法に関する。
ICを形成する時のパターニングに使用するマスクの位置
合わせマークの形成方法に関する。
従来、ICの集積度を高めるために、配線層を多層にす
るという技術がある。各配線層は、絶縁膜を挟んで形成
され、導通の必要な所は絶縁膜にコンタクトホールを開
けて、上下の配線層で導通をとっていた。
るという技術がある。各配線層は、絶縁膜を挟んで形成
され、導通の必要な所は絶縁膜にコンタクトホールを開
けて、上下の配線層で導通をとっていた。
しかし、第４図のように、コンタクトホール部分の配
線層のAlが、平坦化されずに段差ができると、次のよう
な問題があった。
線層のAlが、平坦化されずに段差ができると、次のよう
な問題があった。
この図は、基板31の上に絶縁膜３を形成した後、パタ
ーニングしてコンタクトホール34を開け、スパッタによ
りAl配線33を形成したものである。この時、コンタクト
ホール34部分のAl配線は、スパッタによりAlが堆積して
いくにつれ、コンタクトホール底部の周縁部にAl原子が
届きにくくなる。そして、図のようにコンタクトホール
34の底部がもり上がり、開口部付近がオーバーハング状
になる。従って、コンタクトホール34を完全に埋めるこ
とができずに段差ができてしまい、後に上の配線層を形
成した時に、断線の原因となる問題があった。
ーニングしてコンタクトホール34を開け、スパッタによ
りAl配線33を形成したものである。この時、コンタクト
ホール34部分のAl配線は、スパッタによりAlが堆積して
いくにつれ、コンタクトホール底部の周縁部にAl原子が
届きにくくなる。そして、図のようにコンタクトホール
34の底部がもり上がり、開口部付近がオーバーハング状
になる。従って、コンタクトホール34を完全に埋めるこ
とができずに段差ができてしまい、後に上の配線層を形
成した時に、断線の原因となる問題があった。
そこで、スパッタ時に基板をAlの融点に近い500〜550
℃に熱し、堆積したAl原子を動きやすくしてやると、第
５図に示したように、コンタクトホールを完全に埋める
平坦なAl配線が得られる。
℃に熱し、堆積したAl原子を動きやすくしてやると、第
５図に示したように、コンタクトホールを完全に埋める
平坦なAl配線が得られる。
ところが、第５図のように平坦化したAl配線を形成す
ると、同じ基板上に形成されるマスク合わせ用の位置合
わせマーク孔までもが埋まってしまい、位置合わせマー
クの場所が検出できなくなってしまうといった問題があ
った。
ると、同じ基板上に形成されるマスク合わせ用の位置合
わせマーク孔までもが埋まってしまい、位置合わせマー
クの場所が検出できなくなってしまうといった問題があ
った。
位置合わせマークとは、ウエハ上に既にその前のパタ
ーニングの際に形成されている位置合わせ用のマークの
ことであり、これにより、次のパターニングに使用する
マスクの位置を正確に合わせ、既に形成されているパタ
ーンとの整合性を保つものである。もしこれが埋まって
しまってマスク合わせ時に検出できなくなると、パター
ニングの位置合わせができなくなることになる。
ーニングの際に形成されている位置合わせ用のマークの
ことであり、これにより、次のパターニングに使用する
マスクの位置を正確に合わせ、既に形成されているパタ
ーンとの整合性を保つものである。もしこれが埋まって
しまってマスク合わせ時に検出できなくなると、パター
ニングの位置合わせができなくなることになる。
そこで、スパッタ後に位置合わせマーク孔付近のAlを
エッチングし、位置合わせマーク孔を見えるようにすれ
ばよいが、多層配線の場合は配線層の数だけその工程数
が増えてしまうといった問題があった。
エッチングし、位置合わせマーク孔を見えるようにすれ
ばよいが、多層配線の場合は配線層の数だけその工程数
が増えてしまうといった問題があった。
従って本発明は、表面が平坦なAl配線層を形成して
も、マスク合わせ用の位置合わせマーク孔が埋らないよ
うにし、コンタクトホール部分のAl配線の平坦化と位置
合わせマークの検出を容易にすることを同時に実現する
ことを目的とする。
も、マスク合わせ用の位置合わせマーク孔が埋らないよ
うにし、コンタクトホール部分のAl配線の平坦化と位置
合わせマークの検出を容易にすることを同時に実現する
ことを目的とする。
本発明は上記の目的を達成するために、 半導体基板の第１の領域上に第１の絶縁膜を形成する
工程と、該基板の第２の領域、及び該第１の絶縁膜上に
第２の絶縁膜を形成する工程と、該第２の領域上に形成
された該第２の絶縁膜にコンタクトホールを形成し、該
第１の領域上に形成された該第１・第２の絶縁膜に該第
１の絶縁膜中まで達し、該コンタクトホールとほぼ同じ
幅を有する位置合わせ用孔を形成する工程と、前記コン
タクトホールおよび前記位置合わせ用孔を含む前記第２
の絶縁膜上に、該コンタクトホールの内部を埋めて該コ
ンタクトホール上部では平坦化し、該位置合わせマーク
用孔の内部の一部のみを埋めて段差を残すようにA1配線
層を形成する工程と、該位置合わせマーク用孔を使用し
て、次の工程の位置合わせを行う工程とを提供する。
工程と、該基板の第２の領域、及び該第１の絶縁膜上に
第２の絶縁膜を形成する工程と、該第２の領域上に形成
された該第２の絶縁膜にコンタクトホールを形成し、該
第１の領域上に形成された該第１・第２の絶縁膜に該第
１の絶縁膜中まで達し、該コンタクトホールとほぼ同じ
幅を有する位置合わせ用孔を形成する工程と、前記コン
タクトホールおよび前記位置合わせ用孔を含む前記第２
の絶縁膜上に、該コンタクトホールの内部を埋めて該コ
ンタクトホール上部では平坦化し、該位置合わせマーク
用孔の内部の一部のみを埋めて段差を残すようにA1配線
層を形成する工程と、該位置合わせマーク用孔を使用し
て、次の工程の位置合わせを行う工程とを提供する。
即ち本発明では、基板の第１の領域を示した第１図
（ａ）のように、第１の領域上の第１・第２の絶縁膜
（32で表示）に形成した位置合わせマーク孔35の部分
は、位置合わせマーク孔の深さＢが絶縁膜32上の配線層
33の膜厚Ａより大きくなるようにして、位置合わせマー
ク孔35の内部の一部のみをAl配線33で埋まるようにして
いる。
（ａ）のように、第１の領域上の第１・第２の絶縁膜
（32で表示）に形成した位置合わせマーク孔35の部分
は、位置合わせマーク孔の深さＢが絶縁膜32上の配線層
33の膜厚Ａより大きくなるようにして、位置合わせマー
ク孔35の内部の一部のみをAl配線33で埋まるようにして
いる。
そして、基板の第２の領域を示した第１図（ｂ）のよ
うに、第２の領域上の第２の絶縁膜32のコンタクトホー
ル34部分のAl配線層33は、コンタクトホール34の内部を
埋めている。
うに、第２の領域上の第２の絶縁膜32のコンタクトホー
ル34部分のAl配線層33は、コンタクトホール34の内部を
埋めている。
本発明では、コンタクトホール34の部分は、スパッタ
時に熱せられて動きやすくなったAl原子がよくコンタク
トホールを埋めてこの部分を平坦にする。一方、位置合
わせマークの孔35の部分の絶縁膜はAl配線より厚いた
め、動きやすくなったAl原子もこの部分を埋めることは
できずに段差を生じる。
時に熱せられて動きやすくなったAl原子がよくコンタク
トホールを埋めてこの部分を平坦にする。一方、位置合
わせマークの孔35の部分の絶縁膜はAl配線より厚いた
め、動きやすくなったAl原子もこの部分を埋めることは
できずに段差を生じる。
従って、コンタクトホール部分のAl配線の平坦化と、
検出が容易な位置合わせマーク孔の形成を同時に実現す
ることができる。
検出が容易な位置合わせマーク孔の形成を同時に実現す
ることができる。
第２図（ａ）〜（ｅ）と第３図（ａ）〜（ｃ）とを用
いて本発明の一実施例を説明する。
いて本発明の一実施例を説明する。
第２図（ａ）〜（ｅ）は、第１層目の配線層を形成す
る工程を示す図であり、第３図（ａ）〜（ｃ）は、第２
層目の配線層を形成する工程を示す図である。
る工程を示す図であり、第３図（ａ）〜（ｃ）は、第２
層目の配線層を形成する工程を示す図である。
まず、第２図（ａ）のように、シリコン（Si）基板
（１）の第１の領域上に、通常のLOCOS技術で厚さ6000
Åのフィールド酸化膜２の領域を形成し、さらにその全
面に化学気相成長法（CVD）で厚さ4000Åの二酸化シリ
コン（SiO2）膜３を形成する。この時、マスク合わせ用
の位置合わせマーク孔を形成する領域にも、厚さ6000Å
のフィールド酸化膜を形成する。
（１）の第１の領域上に、通常のLOCOS技術で厚さ6000
Åのフィールド酸化膜２の領域を形成し、さらにその全
面に化学気相成長法（CVD）で厚さ4000Åの二酸化シリ
コン（SiO2）膜３を形成する。この時、マスク合わせ用
の位置合わせマーク孔を形成する領域にも、厚さ6000Å
のフィールド酸化膜を形成する。
次に、第２図（ｂ）のように、それぞれ直径が１μｍ
のコンタクトホール４と位置合わせマーク孔５を形成す
るために、一般的なリソグラフィー技術を用いて、SiO2
膜３上にレジスト７をパターニングする。コンタクトホ
ール４は、フィールド酸化膜２を形成していない第２の
領域上のSiO2膜３上に形成し、各素子からの信号を配線
層６に伝える。また、位置合わせマーク孔５は、チップ
のコーナ部等、この後上層を形成する配線領域に影響の
ないフィールド酸化膜２上の絶縁膜３上に形成する。
のコンタクトホール４と位置合わせマーク孔５を形成す
るために、一般的なリソグラフィー技術を用いて、SiO2
膜３上にレジスト７をパターニングする。コンタクトホ
ール４は、フィールド酸化膜２を形成していない第２の
領域上のSiO2膜３上に形成し、各素子からの信号を配線
層６に伝える。また、位置合わせマーク孔５は、チップ
のコーナ部等、この後上層を形成する配線領域に影響の
ないフィールド酸化膜２上の絶縁膜３上に形成する。
そして、リアクティブ・イオン・エッチング（RIE）
を、エッチングガス，CF4：CHF3＝4:7,圧力:0.15torr,
出力:450Wで行い、深さ5000Åのコンタクトホール４と
深さ9000Åの位置合わせマーク孔５とを形成する。同一
条件のRIEによって深さの違う２つの孔を開けるわけだ
が、これは、SiO2膜３と基板１との界面が表れた時点で
あるコンタクトホール４のエッチング終点に達しても、
さらにオーバーエッチングし、コンタクトホール４を深
さ5000Åに形成する。これは、SiO2膜３の厚さが4000Å
なので、オーバーエッチングにより基板１のSiを1000Å
エッチングしたことになる。
を、エッチングガス，CF4：CHF3＝4:7,圧力:0.15torr,
出力:450Wで行い、深さ5000Åのコンタクトホール４と
深さ9000Åの位置合わせマーク孔５とを形成する。同一
条件のRIEによって深さの違う２つの孔を開けるわけだ
が、これは、SiO2膜３と基板１との界面が表れた時点で
あるコンタクトホール４のエッチング終点に達しても、
さらにオーバーエッチングし、コンタクトホール４を深
さ5000Åに形成する。これは、SiO2膜３の厚さが4000Å
なので、オーバーエッチングにより基板１のSiを1000Å
エッチングしたことになる。
このSiを1000Åオーバーエッチングしている間、位置
合わせマーク孔５のエッチングも進行するのだが、SiO2
とSiとのエッチング選択比は5:1なので、ここはフィー
ルド酸化膜のSiO2が5000Åエッチングされ、SiO2膜３の
4000Åとあわせて位置合わせマーク孔５は、深さが9000
Åとなる。このようにして、選択比の違いを利用したオ
ーバーエッチングによって、深さの違う孔を同時に開け
ることができる。なお、基板のSiは1000Å程度エッチン
グされてもほとんど影響はない。
合わせマーク孔５のエッチングも進行するのだが、SiO2
とSiとのエッチング選択比は5:1なので、ここはフィー
ルド酸化膜のSiO2が5000Åエッチングされ、SiO2膜３の
4000Åとあわせて位置合わせマーク孔５は、深さが9000
Åとなる。このようにして、選択比の違いを利用したオ
ーバーエッチングによって、深さの違う孔を同時に開け
ることができる。なお、基板のSiは1000Å程度エッチン
グされてもほとんど影響はない。
次に、第２図（ｃ）のように、全面にAl−Cu（２％）
合金の配線層６をスパッタにより厚さ7000Åに形成す
る。なお、図示しなかったが、このAl−Cu（２％）合金
を形成する前にバリアメタルとして厚さ1000Åのチタン
ナイトライド（TiN）を予め全面に形成しておく。従っ
て、配線層の厚さはあわせて8000Åとなる。
合金の配線層６をスパッタにより厚さ7000Åに形成す
る。なお、図示しなかったが、このAl−Cu（２％）合金
を形成する前にバリアメタルとして厚さ1000Åのチタン
ナイトライド（TiN）を予め全面に形成しておく。従っ
て、配線層の厚さはあわせて8000Åとなる。
この時のスパッタは、ウエハ温度をヒーターで500℃
前後にし、出力450〜500V,13.56MHzのRFバイアスを加え
て行う。ヒーター加熱とバイアス印加によりウエハ表面
は、550℃前後となり、Al−Cu（２％）合金の融点590℃
に近くなり、Al−Cu（２％）合金が動きやすくなる。
前後にし、出力450〜500V,13.56MHzのRFバイアスを加え
て行う。ヒーター加熱とバイアス印加によりウエハ表面
は、550℃前後となり、Al−Cu（２％）合金の融点590℃
に近くなり、Al−Cu（２％）合金が動きやすくなる。
そして、コンタクトホール４部分では配線層６が8000
Åに対し、コンタクトホール４の深さが5000Åなので、
550℃で動きやすくなった。Al−Cu（２％）合金がコン
タクトホール４を完全に埋め、この部分は平坦化され
る。一方、位置合わせマーク孔５の部分は配線層６が80
00Åに対し、位置合わせマーク孔５の深さが9000Åなの
で、この部分は平坦化されずに段差ができる。なお、ウ
エハ表面を550℃前後に加熱する手段はヒーターのみで
も構わないが、バイアスを印加することにより、ヒータ
ー温度にプラスした温度を微調整できるようになる。
Åに対し、コンタクトホール４の深さが5000Åなので、
550℃で動きやすくなった。Al−Cu（２％）合金がコン
タクトホール４を完全に埋め、この部分は平坦化され
る。一方、位置合わせマーク孔５の部分は配線層６が80
00Åに対し、位置合わせマーク孔５の深さが9000Åなの
で、この部分は平坦化されずに段差ができる。なお、ウ
エハ表面を550℃前後に加熱する手段はヒーターのみで
も構わないが、バイアスを印加することにより、ヒータ
ー温度にプラスした温度を微調整できるようになる。
次に、第２図（ｄ）のように、全面に形成されている
配線層６上のうち、配線として使う所にだけレジストを
形成する。これは、一旦配線層６に上にレジスト７を塗
布した後、マスクをして露光するのだが、この時のマス
クの位置合わせは、段差のできている位置合わせマーク
孔５によって容易に行うことができる。
配線層６上のうち、配線として使う所にだけレジストを
形成する。これは、一旦配線層６に上にレジスト７を塗
布した後、マスクをして露光するのだが、この時のマス
クの位置合わせは、段差のできている位置合わせマーク
孔５によって容易に行うことができる。
次に、第２図（ｅ）のように、パターニングされたレ
ジスト７をマスクとしてRIE等で不必要なAl−Cu（２
％）合金を除去して、第１層目のAl配線パターンを形成
する。
ジスト７をマスクとしてRIE等で不必要なAl−Cu（２
％）合金を除去して、第１層目のAl配線パターンを形成
する。
以上のような工程で平坦な配線層を形成すれば、コン
タクトホール部分は配線層が平坦化され、なおかつ位置
合わせマーク孔部分は段差ができるので、マスク合わせ
の時に容易に位置合わせマーク孔を検出できる。また、
位置合わせマーク孔だけにマスクをしておいてから配線
層を形成するわけでもないので、工程数が増えることも
ない。
タクトホール部分は配線層が平坦化され、なおかつ位置
合わせマーク孔部分は段差ができるので、マスク合わせ
の時に容易に位置合わせマーク孔を検出できる。また、
位置合わせマーク孔だけにマスクをしておいてから配線
層を形成するわけでもないので、工程数が増えることも
ない。
続いて、第３図（ａ）〜（ｃ）を用いて、第１層目の
配線層６とコンタクトをとる第２層目の配線層を形成す
る工程を説明する。
配線層６とコンタクトをとる第２層目の配線層を形成す
る工程を説明する。
まず、第３図（ａ）のように、第１層目の配線層６を
形成した後、全面にCVDで厚さ8000ÅのSiO2膜28を形成
する。
形成した後、全面にCVDで厚さ8000ÅのSiO2膜28を形成
する。
次に、第３図（ｂ）のように、それぞれの直径が１μ
ｍのコンタクトホール24と位置合わせマーク孔25を形成
するために、一般的なリソグラフィー技術を用いて、Si
O2膜28上にレジスト27をパターニングする。そして、RI
Eをエッチングガス，CF4：CHF3＝1:1,圧力:0.2torr,出
力:450Wで行い、コンタクトホール24と位置合わせマー
ク孔25とを形成する。コンタクトホール24は、フィール
ド酸化膜２を形成していないSiO2膜８上に形成し、第１
層目の配線層６からの信号を配線層９に伝える。また、
位置合わせマーク孔25は、フィールド酸化膜２上の絶縁
膜８上に形成する。
ｍのコンタクトホール24と位置合わせマーク孔25を形成
するために、一般的なリソグラフィー技術を用いて、Si
O2膜28上にレジスト27をパターニングする。そして、RI
Eをエッチングガス，CF4：CHF3＝1:1,圧力:0.2torr,出
力:450Wで行い、コンタクトホール24と位置合わせマー
ク孔25とを形成する。コンタクトホール24は、フィール
ド酸化膜２を形成していないSiO2膜８上に形成し、第１
層目の配線層６からの信号を配線層９に伝える。また、
位置合わせマーク孔25は、フィールド酸化膜２上の絶縁
膜８上に形成する。
この時も、第１層目の配線層６のコンタクトホール４
と位置合わせマーク孔５を形成した時と同様に、深さ80
00Åのコンタクトホール24のエッチング終点よりさらに
オーバーエッチングして、位置合わせマーク孔25をコン
タクトホール25より8000Å深い16000Åの深さに形成す
る。なお、このRIEでのSiO2とAlとの選択比は50:1なの
で、コンタクトホール24をオーバーエッチングしている
間、位置合わせマーク孔25を8000Åエッチングしても、
コンタクトホール24の下のAlはほとんどエッチングされ
ない。
と位置合わせマーク孔５を形成した時と同様に、深さ80
00Åのコンタクトホール24のエッチング終点よりさらに
オーバーエッチングして、位置合わせマーク孔25をコン
タクトホール25より8000Å深い16000Åの深さに形成す
る。なお、このRIEでのSiO2とAlとの選択比は50:1なの
で、コンタクトホール24をオーバーエッチングしている
間、位置合わせマーク孔25を8000Åエッチングしても、
コンタクトホール24の下のAlはほとんどエッチングされ
ない。
次に、第３図（ｃ）のように、Al−Cu（２％）合金を
スパッタにより全面に厚さ8000Åの配線層９を形成す
る。なお図示しなかったが、この配線層９を形成する前
にバリアメタルとして厚さ200ÅのTiNを予め全面に形成
しておく。スパッタする時は、ウエハ温度をヒーターで
500℃にし、RFバイアスを450〜500V,13.56MHz印加して
行う。
スパッタにより全面に厚さ8000Åの配線層９を形成す
る。なお図示しなかったが、この配線層９を形成する前
にバリアメタルとして厚さ200ÅのTiNを予め全面に形成
しておく。スパッタする時は、ウエハ温度をヒーターで
500℃にし、RFバイアスを450〜500V,13.56MHz印加して
行う。
この加熱によりウエハ表面温度は550℃前後になり、A
l−Cu（２％）合金が動きやすくなり、コンタクトホー
ル24部分の配線層は平坦化される。一方、位置合わせマ
ーク孔25部分は、深さが配線層９に比べ十分に深いの
で、この部分には段差が生じる。従って、この段差によ
り後のマスク合わせの時、位置合わせマーク孔の検出が
容易にできる。
l−Cu（２％）合金が動きやすくなり、コンタクトホー
ル24部分の配線層は平坦化される。一方、位置合わせマ
ーク孔25部分は、深さが配線層９に比べ十分に深いの
で、この部分には段差が生じる。従って、この段差によ
り後のマスク合わせの時、位置合わせマーク孔の検出が
容易にできる。
次に、図示しないが、第１層目の配線層形成の工程と
同様に、全面に形成した配線層９をパターニングして、
第２層目の配線を形成する。
同様に、全面に形成した配線層９をパターニングして、
第２層目の配線を形成する。
以上のように、一実施例ではコンタクトホール部分の
配線層を平坦化して、なおかつ位置合わせマーク孔の検
出を容易に行うことができ、また工数を増やすこともな
い。
配線層を平坦化して、なおかつ位置合わせマーク孔の検
出を容易に行うことができ、また工数を増やすこともな
い。
なお、本実施例では配線層を２層とした時の場合につ
いて説明したが、３層,4層と積み重なっても、同様な工
程で検出の容易な位置合わせマーク孔を形成することが
できる。
いて説明したが、３層,4層と積み重なっても、同様な工
程で検出の容易な位置合わせマーク孔を形成することが
できる。
以上説明したように本発明によれば、コンタクトホー
ル部分の配線層を平坦にすることと、位置合わせマーク
の検出を容易にすることとを、工数を増やすことなく同
時に実現できる効果を奏する。
ル部分の配線層を平坦にすることと、位置合わせマーク
の検出を容易にすることとを、工数を増やすことなく同
時に実現できる効果を奏する。
従って、マスク合わせが容易に確実に行えるようにな
り、ICの信頼性の向上に寄与するところが大きい。
り、ICの信頼性の向上に寄与するところが大きい。
第１図は、本発明の原理を説明する図であり、 第２図（ａ）〜（ｅ）と第３図（ａ）〜（ｃ）とは本発
明の一実施例を説明するための図であり、 第４図と第５図は、従来の技術を説明するための図であ
る。 １…基板、２…フィールド酸化膜 ３…SiO2膜、4,24…コンタクトホール 5,25…位置合わせマーク孔 ６…配線層、７…レジスト ８…SiO2膜、９…配線層 31…基板、32…絶縁膜 33…Al配線、34…コンタクトホール 35…位置合わせマーク孔
明の一実施例を説明するための図であり、 第４図と第５図は、従来の技術を説明するための図であ
る。 １…基板、２…フィールド酸化膜 ３…SiO2膜、4,24…コンタクトホール 5,25…位置合わせマーク孔 ６…配線層、７…レジスト ８…SiO2膜、９…配線層 31…基板、32…絶縁膜 33…Al配線、34…コンタクトホール 35…位置合わせマーク孔
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−90511（ＪＰ，Ａ) 特開 平２−30113（ＪＰ，Ａ) 特開 平１−185921（ＪＰ，Ａ) 特開 平２−94623（ＪＰ，Ａ) 特開 昭64−73718（ＪＰ，Ａ) 特開 昭58−100424（ＪＰ，Ａ) 特開 昭62−15821（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/027
Claims (1)
- 【請求項１】半導体基板の第１の領域上に第１の絶縁膜
を形成する工程と、 該基板の第２の領域、及び該第１の絶縁膜上に第２の絶
縁膜を形成する工程と、 該第２の領域上に形成された該第２の絶縁膜にコンタク
トホールを形成し、該第１の領域上に形成された該第１
・第２の絶縁膜に該第１の絶縁膜中まで達し、該コンタ
クトホールとほぼ同じ幅を有する位置合わせ用孔を形成
する工程と、 前記コンタクトホールおよび前記位置合わせ用孔を含む
前記第２の絶縁膜上に、該コンタクトホールの内部を埋
めて該コンタクトホール上部では平坦化し、該位置合わ
せマーク用孔の内部の一部のみを埋めて段差を残すよう
にA1配線層を形成する工程と、 該位置合わせマーク用孔を使用して、次の工程の位置合
わせを行う工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098101A JP2897248B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体装置の製造方法 |
| US07/510,890 US5002902A (en) | 1989-04-18 | 1990-04-18 | Method for fabricating a semiconductor device including the step of forming an alignment mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098101A JP2897248B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276232A JPH02276232A (ja) | 1990-11-13 |
| JP2897248B2 true JP2897248B2 (ja) | 1999-05-31 |
Family
ID=14210945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1098101A Expired - Fee Related JP2897248B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5002902A (ja) |
| JP (1) | JP2897248B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6917115B2 (en) | 2001-11-30 | 2005-07-12 | Nec Electronics Corporation | Alignment pattern for a semiconductor device manufacturing process |
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1989
- 1989-04-18 JP JP1098101A patent/JP2897248B2/ja not_active Expired - Fee Related
-
1990
- 1990-04-18 US US07/510,890 patent/US5002902A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| JPH02276232A (ja) | 1990-11-13 |
| US5002902A (en) | 1991-03-26 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |