JP2947196B2 - 半導体基板および半導体装置の製造方法 - Google Patents
半導体基板および半導体装置の製造方法Info
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板および
半導体装置の製造方法に関し、特にマスクを位置合わせ
するためのアライメントマークとその形成方法に関する
ものである。
半導体装置の製造方法に関し、特にマスクを位置合わせ
するためのアライメントマークとその形成方法に関する
ものである。
【０００２】
【従来の技術】半導体装置の製造工程ではマスク上のパ
ターンをウェーハ上へ転写する工程が含まれている。そ
の場合、図８（ａ）に示すように、ウェーハ１のチップ
領域２に所定のパターンを転写すると同時にスクライブ
領域３Ｘ，３Ｙに例えばフィールドアライメントマーク
（Ｘ1 ，Ｙ1 ）を転写する。このようなアライメントマ
ークは、図８（ｂ）に示すように、基本マークＭを複数
個規則的に配置した構成を有している。フィールドアラ
イメントマーク（Ｘ1 ，Ｙ1 ）を基準にして次工程での
パターンの転写を行なう。各工程におけるアライメント
マーク（Ｘ2 ，Ｙ2 ），（Ｘ3 ，Ｙ3 ），・・・は順次
に場所をずらして形成される。アライメントマークどう
しが重なって見え難くなるのを防止するためである。
ターンをウェーハ上へ転写する工程が含まれている。そ
の場合、図８（ａ）に示すように、ウェーハ１のチップ
領域２に所定のパターンを転写すると同時にスクライブ
領域３Ｘ，３Ｙに例えばフィールドアライメントマーク
（Ｘ1 ，Ｙ1 ）を転写する。このようなアライメントマ
ークは、図８（ｂ）に示すように、基本マークＭを複数
個規則的に配置した構成を有している。フィールドアラ
イメントマーク（Ｘ1 ，Ｙ1 ）を基準にして次工程での
パターンの転写を行なう。各工程におけるアライメント
マーク（Ｘ2 ，Ｙ2 ），（Ｘ3 ，Ｙ3 ），・・・は順次
に場所をずらして形成される。アライメントマークどう
しが重なって見え難くなるのを防止するためである。
【０００３】半導体装置の配線の微細化、多層化にとも
ない、配線層の下側の層間絶縁膜を平坦化して、微細な
配線の加工を容易にする技術が重要になってきている。
しかしながら、層間絶縁膜の平坦化により、マスクを位
置合わせするための下地のアライメントマーク、特に絶
縁膜の凹凸を利用したアライメントマークが見えにくく
なるという不具合が生じる。そのため、配線層を形成す
る直前の工程でアライメントマークを形成する必要が生
じ、アライメントマークの数が増え、チップ面積が増大
する。
ない、配線層の下側の層間絶縁膜を平坦化して、微細な
配線の加工を容易にする技術が重要になってきている。
しかしながら、層間絶縁膜の平坦化により、マスクを位
置合わせするための下地のアライメントマーク、特に絶
縁膜の凹凸を利用したアライメントマークが見えにくく
なるという不具合が生じる。そのため、配線層を形成す
る直前の工程でアライメントマークを形成する必要が生
じ、アライメントマークの数が増え、チップ面積が増大
する。
【０００４】このような問題を解決する方法として、特
開平２−２２９４１９号公報には図９に示すようなアラ
イメントマークの形成方法（従来例）が提案されてい
る。以下にこの形成方法について説明する。
開平２−２２９４１９号公報には図９に示すようなアラ
イメントマークの形成方法（従来例）が提案されてい
る。以下にこの形成方法について説明する。
【０００５】第１のマスク工程において、第１のパター
ンを形成すると同時にアライメントマーク４ａがシリコ
ン基板１（ウェーハ）上に形成される。第２のマスク工
程においては、アライメントアーク４ａにマスクを位置
合わせし、第２のパターンを形成すると同時にアライメ
ントマーク４ｂが形成される。
ンを形成すると同時にアライメントマーク４ａがシリコ
ン基板１（ウェーハ）上に形成される。第２のマスク工
程においては、アライメントアーク４ａにマスクを位置
合わせし、第２のパターンを形成すると同時にアライメ
ントマーク４ｂが形成される。
【０００６】第２のパターンが形成された後、平坦化層
７および層間絶縁膜５が生成され、層間絶縁膜５上の第
３のパターン形成層６がアルミニウム等の不透明な材質
の場合、不透明膜（６）の生成に先立ってアライメント
マーク４ｃがアライメントマーク４ｂを基準として層間
絶縁膜５上に形成される。アライメントマーク４ｃは、
アライメントマーク４ａと同じ位置に重ねて形成され
る。
７および層間絶縁膜５が生成され、層間絶縁膜５上の第
３のパターン形成層６がアルミニウム等の不透明な材質
の場合、不透明膜（６）の生成に先立ってアライメント
マーク４ｃがアライメントマーク４ｂを基準として層間
絶縁膜５上に形成される。アライメントマーク４ｃは、
アライメントマーク４ａと同じ位置に重ねて形成され
る。
【０００７】不透明膜（６）の生成前は、２つのアライ
メントマーク４ａと４ｃが同時に検出されるが、不透明
膜（６）の生成後はアライメントマーク４ａが見えなく
なり、マスクをアライメントマーク４ｃに位置合わせす
る際の障害にはならない。アライメントマークを同じ位
置に重ねて形成されることにより、アライメントマーク
がウェーハ上に占める面積を低減できる。
メントマーク４ａと４ｃが同時に検出されるが、不透明
膜（６）の生成後はアライメントマーク４ａが見えなく
なり、マスクをアライメントマーク４ｃに位置合わせす
る際の障害にはならない。アライメントマークを同じ位
置に重ねて形成されることにより、アライメントマーク
がウェーハ上に占める面積を低減できる。
【０００８】
【発明が解決しようとする課題】この特開平２−２２９
４１９号公報の技術によれば、不透明膜（６）をパター
ニングする際のアライメントマーク４ｃは４ａと同じ位
置に形成することができる。しかし、更に層間絶縁膜を
形成し、コンタクトホールを形成し、上層の配線層を形
成する場合については何度言及されていない。チップ領
域上の不透明膜（６）をパターニングするとき、スクラ
イブ領域上に残しておくのか除去するのか明らかにされ
ていない。スクライブ領域上に不透明膜（６）をパター
ニングしたアライメントマークを形成する必要がある
が、その場合は、アライメントマーク４ａ，４ｂ，４ｃ
が形成されていないスクライブ領域上と推定される。従
って多層配線構造の半導体装置を形成する場合、アライ
メントマークがスクライブ領域に占める面積の低減は十
分とはいえない。
４１９号公報の技術によれば、不透明膜（６）をパター
ニングする際のアライメントマーク４ｃは４ａと同じ位
置に形成することができる。しかし、更に層間絶縁膜を
形成し、コンタクトホールを形成し、上層の配線層を形
成する場合については何度言及されていない。チップ領
域上の不透明膜（６）をパターニングするとき、スクラ
イブ領域上に残しておくのか除去するのか明らかにされ
ていない。スクライブ領域上に不透明膜（６）をパター
ニングしたアライメントマークを形成する必要がある
が、その場合は、アライメントマーク４ａ，４ｂ，４ｃ
が形成されていないスクライブ領域上と推定される。従
って多層配線構造の半導体装置を形成する場合、アライ
メントマークがスクライブ領域に占める面積の低減は十
分とはいえない。
【０００９】なお、以上の説明で単一の工程で一対のア
ライメントマークを形成する例をあげたが、実際にはス
クライブ領域３Ｘ，３Ｙに複数のアライメントマークを
形成することも多い。
ライメントマークを形成する例をあげたが、実際にはス
クライブ領域３Ｘ，３Ｙに複数のアライメントマークを
形成することも多い。
【００１０】従って本発明の目的は、アライメントマー
クの占有面積を一層低減できる半導体基板及び半導体装
置の製造方法を提供することにある。
クの占有面積を一層低減できる半導体基板及び半導体装
置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体基板は、
スクライブ領域上に形成された第１のアライメントマー
ク、前記第１のアライメントマーク上に設けられた第１
の層間絶縁膜及び前記第１の層間絶縁膜を選択的に被覆
して前記第１のアライメントマーク上方に設けられた不
透明膜でなる第２のアライメントマークを有し、前記第
１のアライメントマークが第２のアライメントマークで
遮蔽されているというものである。
スクライブ領域上に形成された第１のアライメントマー
ク、前記第１のアライメントマーク上に設けられた第１
の層間絶縁膜及び前記第１の層間絶縁膜を選択的に被覆
して前記第１のアライメントマーク上方に設けられた不
透明膜でなる第２のアライメントマークを有し、前記第
１のアライメントマークが第２のアライメントマークで
遮蔽されているというものである。
【００１２】この場合、第１の層間絶縁膜の表面を平坦
化することができる。
化することができる。
【００１３】更に、第２のアライメントマークと所定距
離はなれて前記第２のアライメントマークを構成する不
透明膜と同時に形成される遮蔽膜を設けることができ
る。更に又、第２のアライメントマークを被覆する第２
の層間絶縁膜及び遮蔽膜上の第２の層間絶縁膜を除去し
てなる第３のアライメントマークを設けることができ
る。この場合、第２層間絶縁膜の表面を平坦化すること
ができる。
離はなれて前記第２のアライメントマークを構成する不
透明膜と同時に形成される遮蔽膜を設けることができ
る。更に又、第２のアライメントマークを被覆する第２
の層間絶縁膜及び遮蔽膜上の第２の層間絶縁膜を除去し
てなる第３のアライメントマークを設けることができ
る。この場合、第２層間絶縁膜の表面を平坦化すること
ができる。
【００１４】以上において、第１のアライメントマーク
が複数の第１の基本マークを規則的に配列してなり、第
２のアライメントマークが前記第１の基本マークより少
なくとも位置合せ余裕分大きな複数の第２の基本マーク
を規則的に配列してなり、一の前記第２の基本マークが
一の前記第１の基本マーク上に設けられているようにす
ることができる。
が複数の第１の基本マークを規則的に配列してなり、第
２のアライメントマークが前記第１の基本マークより少
なくとも位置合せ余裕分大きな複数の第２の基本マーク
を規則的に配列してなり、一の前記第２の基本マークが
一の前記第１の基本マーク上に設けられているようにす
ることができる。
【００１５】本発明の半導体装置の製造方法は、スクラ
イブ領域上に第１のアライメントマークを形成し、第１
の層間絶縁膜を形成し、前記第１の層間絶縁膜をパター
ニングした層間アライメントマークを形成する工程と、
導電性の不透明膜を堆積しパターニングして前記第１の
アライメントマークを遮蔽して第２のアライメントマー
クを形成する工程を有するというものである。
イブ領域上に第１のアライメントマークを形成し、第１
の層間絶縁膜を形成し、前記第１の層間絶縁膜をパター
ニングした層間アライメントマークを形成する工程と、
導電性の不透明膜を堆積しパターニングして前記第１の
アライメントマークを遮蔽して第２のアライメントマー
クを形成する工程を有するというものである。
【００１６】この場合、第１の層間絶縁膜の表面を平坦
化する工程を含んでいてもよい。
化する工程を含んでいてもよい。
【００１７】更に、第２のアライメントマークと所定距
離はなれて導電性の不透明膜でなる遮蔽膜を形成するこ
とができる。更に又、第２のアライメントマークを被覆
して第２の層間絶縁膜を形成し、前記第２の層間絶縁膜
を遮蔽膜上から選択的に除去して第３のアライメントマ
ークを形成する工程を含んでいてもよい。この場合、第
２の層間絶縁膜を平坦化する工程を含んでいてもよい。
離はなれて導電性の不透明膜でなる遮蔽膜を形成するこ
とができる。更に又、第２のアライメントマークを被覆
して第２の層間絶縁膜を形成し、前記第２の層間絶縁膜
を遮蔽膜上から選択的に除去して第３のアライメントマ
ークを形成する工程を含んでいてもよい。この場合、第
２の層間絶縁膜を平坦化する工程を含んでいてもよい。
【００１８】以上の製造方法において、第１のアライメ
ントマークを複数の第１の基本マークを規則的に配列し
て形成し、前記第１の基本マークより少なくとも位置合
せ余裕分大きな第２の基本マークを前記第１の基本マー
ク上に一つ宛配置して第２のアライメントマークを形成
することができる。
ントマークを複数の第１の基本マークを規則的に配列し
て形成し、前記第１の基本マークより少なくとも位置合
せ余裕分大きな第２の基本マークを前記第１の基本マー
ク上に一つ宛配置して第２のアライメントマークを形成
することができる。
【００１９】不透明膜でなる第２のアライメントマーク
で下層の第１のアライメントマークが遮蔽されるので第
２のアライメントマークを基準とするマスクの位置合せ
時に第１のアライメントマークの存在が障害とならな
い。
で下層の第１のアライメントマークが遮蔽されるので第
２のアライメントマークを基準とするマスクの位置合せ
時に第１のアライメントマークの存在が障害とならな
い。
【００２０】
【発明の実施の形態】次に、図１〜図７を参照して本発
明の一実施の形態について説明する。なお、各分図
（ａ）はウェーハのスクライブ領域（図８の３Ｘ）のア
ライメントマーク形成領域の断面図、各分図（ｂ）はチ
ップ領域の断面図である。但し、各分図（ａ）における
基板面と平行なＸ方向の倍率は基板面と垂直なＺ方向の
倍率より小さくしてあり、各分図（ｂ）のＸ方向，Ｚ方
向の倍率はともに等しく分図（ａ）のＺ方向のそれと同
じとする。
明の一実施の形態について説明する。なお、各分図
（ａ）はウェーハのスクライブ領域（図８の３Ｘ）のア
ライメントマーク形成領域の断面図、各分図（ｂ）はチ
ップ領域の断面図である。但し、各分図（ａ）における
基板面と平行なＸ方向の倍率は基板面と垂直なＺ方向の
倍率より小さくしてあり、各分図（ｂ）のＸ方向，Ｚ方
向の倍率はともに等しく分図（ａ）のＺ方向のそれと同
じとする。
【００２１】図１（ａ），（ｂ）に示すように、Ｐ型シ
リコンでなる半導体基板（ウェーハ）１の表面部を選択
的に酸化することにより、チップ領域ではフィールド酸
化膜１１で活性領域を区画しアライメントマーク形成領
域では基本マーク１１Ａの集合でなるフィールドアライ
メントマーク（フィールド酸化膜と同時に形成されるア
ライメントマークの意。又、ここではフィールドアライ
メントマークを構成する基本マーク１１Ａを一つだけ示
す。実際には基本マーク１１Ａを複数個規則的に配列し
てフィールドアライメントマークを形成する。以下同
様。）。
リコンでなる半導体基板（ウェーハ）１の表面部を選択
的に酸化することにより、チップ領域ではフィールド酸
化膜１１で活性領域を区画しアライメントマーク形成領
域では基本マーク１１Ａの集合でなるフィールドアライ
メントマーク（フィールド酸化膜と同時に形成されるア
ライメントマークの意。又、ここではフィールドアライ
メントマークを構成する基本マーク１１Ａを一つだけ示
す。実際には基本マーク１１Ａを複数個規則的に配列し
てフィールドアライメントマークを形成する。以下同
様。）。
【００２２】次にゲート酸化膜１２を形成し、図２
（ａ），（ｂ）に示すように、多結晶シリコン膜１３及
びタングステンシリサイド膜１４を順次に堆積しパター
ニングすることにより合計厚さ２００ｎｍのゲート電極
１５−１，１５−２（ここではＤＲＡＭのワード線を兼
ねている）及び基本マーク１５Ａの集合でなるゲートア
ライメントマークをそれぞれチップ領域（図２（ｂ））
及びアライメントマーク形成領域（図２（ａ））に形成
する。次にソース・ドレイン領域１６−１，１６−２を
形成する。アライメントマーク形成領域には同時にＮ+
型拡散層１６Ａが形成される。
（ａ），（ｂ）に示すように、多結晶シリコン膜１３及
びタングステンシリサイド膜１４を順次に堆積しパター
ニングすることにより合計厚さ２００ｎｍのゲート電極
１５−１，１５−２（ここではＤＲＡＭのワード線を兼
ねている）及び基本マーク１５Ａの集合でなるゲートア
ライメントマークをそれぞれチップ領域（図２（ｂ））
及びアライメントマーク形成領域（図２（ａ））に形成
する。次にソース・ドレイン領域１６−１，１６−２を
形成する。アライメントマーク形成領域には同時にＮ+
型拡散層１６Ａが形成される。
【００２３】次に、ＣＶＤ法により図３（ａ），（ｂ）
に示すように、全面にＢＰＳＧ膜（ボロン及びリンを含
有するシリケート・ガラス膜）を例えば厚さ１μｍ堆積
し、続いてＣＭＰ（化学的機械的研磨）により平坦化し
て層間絶縁膜１７を形成する。次にゲートアライメント
マーク（１５Ａ）を基準にして目合せを行ない（層間絶
縁膜は透明）、パターニングを行なってコンタクト孔１
８−１，１８−２及び基本マーク１８Ａの集合でなるコ
ンタクトアライメントマーク（層間アライメントマー
ク）を形成する。
に示すように、全面にＢＰＳＧ膜（ボロン及びリンを含
有するシリケート・ガラス膜）を例えば厚さ１μｍ堆積
し、続いてＣＭＰ（化学的機械的研磨）により平坦化し
て層間絶縁膜１７を形成する。次にゲートアライメント
マーク（１５Ａ）を基準にして目合せを行ない（層間絶
縁膜は透明）、パターニングを行なってコンタクト孔１
８−１，１８−２及び基本マーク１８Ａの集合でなるコ
ンタクトアライメントマーク（層間アライメントマー
ク）を形成する。
【００２４】次に、スパッタ法により例えばＡｌ−Ｓｉ
−Ｃｕ合金膜を５００ｎｍ堆積し、コンタクトアライメ
ントマーク（１８Ａ）を基準にして目合せを行ない（例
えば、０．５μｍルールの場合、基本マーク１１Ａ，１
５Ａ，１８Ａ等は、２〜５μｍの大きさに形成するので
Ａｌ−Ｓｉ−Ｃｕ合金膜を堆積してもコンタクトアライ
メントマークは、アライメントマークとしての機能を失
なわない）、パターニングして第１層目の配線１９−
１，１９−２及び基本マーク１９Ａの集合でなる第１配
線アライメントマークを形成する。第１配線アライメン
トマークの基本マーク１９Ａはゲートアライメントマー
クの基本マーク１５Ａ上に形成する。基本マーク１９Ａ
の大きさは基本マーク１５Ａより少なくとも位置合せ余
裕分だけ大きくしておく。例えば、基本マーク１５Ａが
一辺が２μｍの正方形状のとき、基本マークは一辺が２
＋２α（αは少なくとも位置合せ余裕分とする）の正方
形状にする。αは例えば０．２μｍ程度である。このよ
うにしておくことにより、ゲートアライメントマークは
第１配線アライメントマークにより光学的に遮蔽され
て、以降の目合せ工程では見えなくなる。この第１配線
アライメントマークの形成時に、その周囲に一定寸法
（少なくとも基本マーク間の距離例えば１０μｍ）離れ
て遮蔽膜１９Ｓを形成しておくことによりフィールドア
ライメントマーク等の前工程までのアライメントマーク
を遮蔽しておく。もつとも前述したようにコンタクトア
ライメントマークそのものは遮蔽されてもなおアライメ
ントマークとしての機能は失なわない。又、遮蔽膜１９
Ｓはスクライブ領域全域に形成しないで前工程までの全
てのアライメントマークを遮蔽するのに十分な限り小面
積にしておくのが好ましい。スクライブしてペレットに
分割するとき導電物が飛散するのを防止もしくはできる
だけ少なくするためである。
−Ｃｕ合金膜を５００ｎｍ堆積し、コンタクトアライメ
ントマーク（１８Ａ）を基準にして目合せを行ない（例
えば、０．５μｍルールの場合、基本マーク１１Ａ，１
５Ａ，１８Ａ等は、２〜５μｍの大きさに形成するので
Ａｌ−Ｓｉ−Ｃｕ合金膜を堆積してもコンタクトアライ
メントマークは、アライメントマークとしての機能を失
なわない）、パターニングして第１層目の配線１９−
１，１９−２及び基本マーク１９Ａの集合でなる第１配
線アライメントマークを形成する。第１配線アライメン
トマークの基本マーク１９Ａはゲートアライメントマー
クの基本マーク１５Ａ上に形成する。基本マーク１９Ａ
の大きさは基本マーク１５Ａより少なくとも位置合せ余
裕分だけ大きくしておく。例えば、基本マーク１５Ａが
一辺が２μｍの正方形状のとき、基本マークは一辺が２
＋２α（αは少なくとも位置合せ余裕分とする）の正方
形状にする。αは例えば０．２μｍ程度である。このよ
うにしておくことにより、ゲートアライメントマークは
第１配線アライメントマークにより光学的に遮蔽され
て、以降の目合せ工程では見えなくなる。この第１配線
アライメントマークの形成時に、その周囲に一定寸法
（少なくとも基本マーク間の距離例えば１０μｍ）離れ
て遮蔽膜１９Ｓを形成しておくことによりフィールドア
ライメントマーク等の前工程までのアライメントマーク
を遮蔽しておく。もつとも前述したようにコンタクトア
ライメントマークそのものは遮蔽されてもなおアライメ
ントマークとしての機能は失なわない。又、遮蔽膜１９
Ｓはスクライブ領域全域に形成しないで前工程までの全
てのアライメントマークを遮蔽するのに十分な限り小面
積にしておくのが好ましい。スクライブしてペレットに
分割するとき導電物が飛散するのを防止もしくはできる
だけ少なくするためである。
【００２５】次に、図５（ａ），（ｂ）に示すように、
ＣＭＰ法により平坦化された層間絶縁膜２０を形成し、
第１の配線アライメントマークを基準にして目合わせを
行ない、パターニングして配線１９−２上にコンタクト
孔２１を形成する。同時に、フィールドアライメントマ
ーク（１１Ａ）上方の遮蔽膜１９Ｓ上に基本マーク２１
Ａの集合でなるコンタクトアライメントマーク（層間ア
ライメントマーク）を形成する。基本マーク２１Ａの寸
法は、基本マーク１１Ａのそれとは独立に設定してよ
い。
ＣＭＰ法により平坦化された層間絶縁膜２０を形成し、
第１の配線アライメントマークを基準にして目合わせを
行ない、パターニングして配線１９−２上にコンタクト
孔２１を形成する。同時に、フィールドアライメントマ
ーク（１１Ａ）上方の遮蔽膜１９Ｓ上に基本マーク２１
Ａの集合でなるコンタクトアライメントマーク（層間ア
ライメントマーク）を形成する。基本マーク２１Ａの寸
法は、基本マーク１１Ａのそれとは独立に設定してよ
い。
【００２６】次に、図６（ａ），（ｂ）に示すように、
Ａｌ−Ｓｉ−Ｃｕ合金膜などの不透明膜を形成し、フィ
ールドアライメントマーク（１１Ａ）を基準として目合
せを行ないパターニングして、第２の配線２２、基本マ
ーク２２Ａの集合でなる第２の配線アライメントマーク
及び遮蔽膜２２Ｓを形成する。基本マーク２２Ａは、フ
ィールドアライメントマーク（１８Ａ）上方に、少なく
とも目合せ余裕分大きな寸法で形成し、遮蔽膜２２Ｓは
第２の配線アライメントマーク（２２Ａ）と所定距離
（例えば１０μｍ）はなしておく。
Ａｌ−Ｓｉ−Ｃｕ合金膜などの不透明膜を形成し、フィ
ールドアライメントマーク（１１Ａ）を基準として目合
せを行ないパターニングして、第２の配線２２、基本マ
ーク２２Ａの集合でなる第２の配線アライメントマーク
及び遮蔽膜２２Ｓを形成する。基本マーク２２Ａは、フ
ィールドアライメントマーク（１８Ａ）上方に、少なく
とも目合せ余裕分大きな寸法で形成し、遮蔽膜２２Ｓは
第２の配線アライメントマーク（２２Ａ）と所定距離
（例えば１０μｍ）はなしておく。
【００２７】次に、図７（ａ），（ｂ）に示すように、
ＣＭＰ法により平坦化された層間絶縁膜２３を形成し、
第２の配線アライメントマーク（２２Ａ）を基準として
目合せを行ないパターニングしてコンタクト孔２４，基
本マーク２４Ａの集合でなるコンタクトアライメントマ
ークを形成する。基本マーク２４Ａは第１の配線アライ
メントマーク（１９Ａ）の上方に形成するが、その寸法
は独立に設定してよい。以下、第３の配線の形成等、必
要な工程を行なう。
ＣＭＰ法により平坦化された層間絶縁膜２３を形成し、
第２の配線アライメントマーク（２２Ａ）を基準として
目合せを行ないパターニングしてコンタクト孔２４，基
本マーク２４Ａの集合でなるコンタクトアライメントマ
ークを形成する。基本マーク２４Ａは第１の配線アライ
メントマーク（１９Ａ）の上方に形成するが、その寸法
は独立に設定してよい。以下、第３の配線の形成等、必
要な工程を行なう。
【００２８】このようにして電子回路を作り込んだ半導
体基板（ウェーハ）の形成を終る。引き続き、スクライ
ブ領域で分割して個片化し、マウント等の工程を経て半
導体装置が完成する。
体基板（ウェーハ）の形成を終る。引き続き、スクライ
ブ領域で分割して個片化し、マウント等の工程を経て半
導体装置が完成する。
【００２９】半導体基板上の層間絶縁膜に、下方の不透
明なアライメントマークを基準にしてコンタクトアライ
メントマークを形成しておくことにより、この層間絶縁
膜を選択的に被覆して、新たに不透明膜でなるアライメ
ントマークと遮蔽膜を形成して、下方の全てのアライメ
ントマークのうちコンタクトアライメントマーク以外の
ものを光学的に認識できなくする。これにより、アライ
メントマークを半導体基板の厚さ方向（Ｚ方向）に積み
重ねて形成することができる。この積み重ねは複数層可
能であるから、アライメントマークの占有面積の一層の
低減が可能となる。従って、ウェーハの有効利用による
省資源もしくは半導体装置の低コスト化が可能となる。
明なアライメントマークを基準にしてコンタクトアライ
メントマークを形成しておくことにより、この層間絶縁
膜を選択的に被覆して、新たに不透明膜でなるアライメ
ントマークと遮蔽膜を形成して、下方の全てのアライメ
ントマークのうちコンタクトアライメントマーク以外の
ものを光学的に認識できなくする。これにより、アライ
メントマークを半導体基板の厚さ方向（Ｚ方向）に積み
重ねて形成することができる。この積み重ねは複数層可
能であるから、アライメントマークの占有面積の一層の
低減が可能となる。従って、ウェーハの有効利用による
省資源もしくは半導体装置の低コスト化が可能となる。
【００３０】以上の説明では工程あたり２組（Ｘ1 ，Ｙ
1 等）のアライメントマークを形成する例について説明
したが、３組以上設けてもよい（むしろその方が普通）
ことはいうまでもない。
1 等）のアライメントマークを形成する例について説明
したが、３組以上設けてもよい（むしろその方が普通）
ことはいうまでもない。
【００３１】又、コンタクトアライメントマークはコン
タクト孔と同様に孔を形成したが、逆に凸状に層間絶縁
膜を残すようにしてもよい。更にゲートアライメントマ
ーク及び配線アライメントマークはそれぞれゲート電極
及び配線と同様に導電膜を選択的に残して形成したが、
逆に開口を設けてもよいが、その場合は開口下方に前工
程で形成したアライメントマークがない位置を選ぶ。こ
のようにアライメントマークは、チップ領域のパターン
と陽画関係又は陰画関係のいずれでもよい。いずれにせ
よ、形成済のアライメントマークを不透明膜で遮蔽すれ
ばよいのである。
タクト孔と同様に孔を形成したが、逆に凸状に層間絶縁
膜を残すようにしてもよい。更にゲートアライメントマ
ーク及び配線アライメントマークはそれぞれゲート電極
及び配線と同様に導電膜を選択的に残して形成したが、
逆に開口を設けてもよいが、その場合は開口下方に前工
程で形成したアライメントマークがない位置を選ぶ。こ
のようにアライメントマークは、チップ領域のパターン
と陽画関係又は陰画関係のいずれでもよい。いずれにせ
よ、形成済のアライメントマークを不透明膜で遮蔽すれ
ばよいのである。
【００３２】
【発明の効果】以上説明したように本発明によれば、半
導体基板上に各種のアライメトマークを複数層積み重ね
て形成することができるのでアライメントマーク形成領
域の占有面積を一層低減できるので省資源化もしくは半
導体装置の低コスト化が可能となる。
導体基板上に各種のアライメトマークを複数層積み重ね
て形成することができるのでアライメントマーク形成領
域の占有面積を一層低減できるので省資源化もしくは半
導体装置の低コスト化が可能となる。
【図１】本発明の一実施の形態について説明するための
スクライブ領域の断面図（図１（ａ））及びチップ領域
の断面図（図１（ｂ））。
スクライブ領域の断面図（図１（ａ））及びチップ領域
の断面図（図１（ｂ））。
【図２】図１に続いて示すスクライブ領域の断面図（図
２（ａ））及びチップ領域の断面図（図２（ｂ））。
２（ａ））及びチップ領域の断面図（図２（ｂ））。
【図３】図２に続いて示すスクライブ領域の断面図（図
３（ａ））及びチップ領域の断面図（図３（ｂ））。
３（ａ））及びチップ領域の断面図（図３（ｂ））。
【図４】図３に続いて示すスクライブ領域の断面図（図
４（ａ））及びチップ領域の断面図（図４（ｂ））。
４（ａ））及びチップ領域の断面図（図４（ｂ））。
【図５】図４に続いて示すスクライブ領域の断面図（図
５（ａ））及びチップ領域の断面図（図５（ｂ））。
５（ａ））及びチップ領域の断面図（図５（ｂ））。
【図６】図５に続いて示すスクライブ領域の断面図（図
６（ａ））及びチップ領域の断面図（図６（ｂ））。
６（ａ））及びチップ領域の断面図（図６（ｂ））。
【図７】図６に続いて示すスクライブ領域の断面図（図
７（ａ））及びチップ領域の断面図（図７（ｂ））。
７（ａ））及びチップ領域の断面図（図７（ｂ））。
【図８】アライメントマークの形成場所について説明す
るための平面図。
るための平面図。
【図９】従来例について説明するための断面図。
１ 半導体基板（ウェーハ） ２ チップ領域 ３Ｘ，３Ｙ スクライブ領域 ４ａ，４ｂ，４ｃ アライメントマーク ５ 層間絶縁膜 ６ パターン形成層 １１ フィールド酸化膜 １１Ａ フィールドアライメントマーク １２ ゲート酸化膜 １３ 多結晶シリコン膜 １４ タングステンシリサイド膜 １５−１，１５−２ ゲート電極（ワード線） １５Ａ ゲートアライメントマーク １６Ａ Ｎ+ 型拡散層 １６−１，１６−２ ソース・ドレイン領域 １７ 層間絶縁膜 １８−１，１８−２ コンタクト孔 １８Ａ コンタクトアライメントマーク １９−１，１９−２ 配線 １９Ａ 配線アライメントマーク １９Ｓ 遮蔽膜 ２０ 層間絶縁膜 ２１ コンタクト孔 ２１Ａ コンタクトアライメントマーク ２２ 配線 ２２Ａ 配線アライメントマーク ２２Ｓ 遮蔽膜 ２３ 層間絶縁膜 ２４ コンタクト孔 ２４Ａ コンタクトアライメントマーク
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/027
Claims (12)
- 【請求項１】 スクライブ領域上に形成された第１のア
ライメントマーク、前記第１のアライメントマーク上に
設けられた第１の層間絶縁膜及び前記第１の層間絶縁膜
を選択的に被覆して前記第１のアライメントマーク上方
に設けられた不透明膜でなる第２のアライメントマーク
を有し、前記第１のアライメントマークが第２のアライ
メントマークで遮蔽されていることを特徴とする半導体
基板。 - 【請求項２】 第１の層間絶縁膜の表面が平坦化されて
いる請求項１記載の半導体装置。 - 【請求項３】 第２のアライメントマークと所定距離は
なれて前記第２のアライメントマークを構成する不透明
膜と同時に形成される遮蔽膜が設けられている請求項１
又は２記載の半導体基板。 - 【請求項４】 第２のアライメントマークを被覆する第
２の層間絶縁膜及び遮蔽膜上の第２の層間絶縁膜を除去
してなる第３のアライメントマークを有している請求項
３記載の半導体基板。 - 【請求項５】 第２層間絶縁膜の表面が平坦化されてい
る請求項４記載の半導体基板。 - 【請求項６】 第１のアライメントマークが複数の第１
の基本マークを規則的に配列してなり、第２のアライメ
ントマークが前記第１の基本マークより少なくとも位置
合せ余裕分大きな複数の第２の基本マークを規則的に配
列してなり、一の前記第２の基本マークが一の前記第１
の基本マーク上に設けられている請求項１，２，３，４
又は５記載の半導体基板。 - 【請求項７】 スクライブ領域上に第１のアライメント
マークを形成し、第１の層間絶縁膜を形成し、前記第１
の層間絶縁膜をパターニングした層間アライメントマー
クを形成する工程と、導電性の不透明膜を堆積しパター
ニングして前記第１のアライメントマークを遮蔽して第
２のアライメントマークを形成する工程を有することを
特徴とする半導体装置の製造方法。 - 【請求項８】 第１の層間絶縁膜の表面を平坦化する工
程を含む請求項７記載の半導体装置の製造方法。 - 【請求項９】 第２のアライメントマークと所定距離は
なれて導電性の不透明膜でなる遮蔽膜を形成する請求項
１又は２記載の半導体装置の製造方法。 - 【請求項１０】 第２のアライメントマークを被覆して
第２の層間絶縁膜を形成し、前記第２の層間絶縁膜を遮
蔽膜上から選択的に除去して第３のアライメントマーク
を形成する工程を含む請求項９記載の半導体装置の製造
方法。 - 【請求項１１】 第２の層間絶縁膜を平坦化する工程を
含む請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 第１のアライメントマークを複数の第
１の基本マークを規則的に配列して形成し、前記第１の
基本マークより少なくとも位置合せ余裕分大きな第２の
基本マークを前記第１の基本マーク上に一つ宛配置して
第２のアライメントマークを形成する請求項７，８，
９，１０又は１１記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010653A JP2947196B2 (ja) | 1997-01-23 | 1997-01-23 | 半導体基板および半導体装置の製造方法 |
| US09/009,051 US6133641A (en) | 1997-01-23 | 1998-01-20 | Semiconductor substrate and method of manufacturing semiconductor device |
| KR1019980001737A KR100296158B1 (ko) | 1997-01-23 | 1998-01-21 | 반도체 기판 및 반도체 장치의 제조방법 |
| CN981002749A CN1094252C (zh) | 1997-01-23 | 1998-01-23 | 半导体器件和制造半导体器件的方法 |
| US09/610,403 US6380049B1 (en) | 1997-01-23 | 2000-07-05 | Semiconductor substrate and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010653A JP2947196B2 (ja) | 1997-01-23 | 1997-01-23 | 半導体基板および半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10209015A JPH10209015A (ja) | 1998-08-07 |
| JP2947196B2 true JP2947196B2 (ja) | 1999-09-13 |
Family
ID=11756191
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9010653A Expired - Fee Related JP2947196B2 (ja) | 1997-01-23 | 1997-01-23 | 半導体基板および半導体装置の製造方法 |
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|---|---|
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| KR (1) | KR100296158B1 (ja) |
| CN (1) | CN1094252C (ja) |
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| JP2011134963A (ja) * | 2009-12-25 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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| SG152898A1 (en) | 2002-09-20 | 2009-06-29 | Asml Netherlands Bv | Alignment systems and methods for lithographic systems |
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| KR102563921B1 (ko) * | 2016-02-02 | 2023-08-04 | 삼성전자 주식회사 | 반도체 소자 |
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- 1997-01-23 JP JP9010653A patent/JP2947196B2/ja not_active Expired - Fee Related
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1998
- 1998-01-20 US US09/009,051 patent/US6133641A/en not_active Expired - Lifetime
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2000
- 2000-07-05 US US09/610,403 patent/US6380049B1/en not_active Expired - Fee Related
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| JPH10209015A (ja) | 1998-08-07 |
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