JP2010225800A - 位置合わせマーク、半導体装置の製造方法およびマスクセット - Google Patents

Abstract

【課題】少ないマスク数でメモリセルの積層を行うことができる位置合わせマークを提供すること。
【解決手段】位置合わせマークは、積層型クロスポイントメモリを形成する第１のマスクを用いてメモリセルとともに形成され、ビット線ＢＬ２を形成する際の位置合わせに用いられる位置合わせマークＰａ１と、ワード線ＷＬ３を形成する際の位置合わせとして位置検出信号が照射された場合に、第２のマスクによって形成されてワード線ＷＬ２を形成する際の位置合わせに用いられた位置合わせマークＰｂ１の影響を受けないよう位置合わせマークＰｂ１からの位置検出信号の乱反射を抑えるベタパターンＰａ２とを備える。
【選択図】図６

Description

本発明は、位置合わせマーク、半導体装置の製造方法およびマスクセットに関する。

ＲｅＲＡＭ（Resistance Random Access Memory）などの積層型クロスポイントメモリは、同一パターンのメモリセルを複数回に渡って積層することによって構成されている。このような、積層型クロスポイントメモリを作製する場合、各層で位置合わせマークを形成しておき、上層側のパターンを形成する際には下層側のパターンで形成しておいた位置合わせマークを用いて下層側のパターンへのマスク合わせ（下層に対する上層の位置合わせ）を行っている。

積層型クロスポイントメモリのメモリセルを１枚のマスクセットのみで積層しようとした場合、同一のマスクを複数回に渡って用いるので、上層側のメモリセルパターンが下層側のメモリセルパターン上に積層される。このとき、上層側の位置合わせマークも下層側の位置合わせマーク上に積層されていく。このため、２層以上のメモリセルを形成した後、最上層のメモリセルにワード線やビット線の位置合わせを行う場合に、最上層の位置合わせマークの下層側に下層側のメモリセルで形成した位置合わせマークが存在することとなる。そして、位置合わせマークの位置を検出する位置検出信号を照射すると、上層側の位置合わせマークと下層側の位置合わせマークとで位置検出信号が干渉し合い、位置合わせマークの位置を正確に検出することが困難となる。このように、積層型クロスポイントメモリは、それぞれの層におけるメモリセル自体は同一のパターンであるが、メモリセルを１枚のマスクセットのみで積層していくことはできなかった。

このため、メモリセルパターンとなる部分の内部データが同一であっても、位置合わせを行うためには、位置合わせマークの配置が異なる積層段数分のメモリセルのマスクセットを準備しておく必要があった。この積層段数分のメモリセルの各マスクは、メモリセルのデータは同一であって、かつ位置合わせマークの配置が異なるマスクである（例えば、特許文献１参照）。

しかしながら、特許文献１に記載の方法では、積層段数分のメモリセルのマスクセットを作製する必要があるので、メモリセルの形成に用いるマスク数が多くなり、マスクセットの作製や維持に高いコストを要するという問題があった。

特開平２−１５８１２０号公報

本発明は、少ないマスク数でメモリセルの積層を行うことができる位置合わせマーク、半導体装置の製造方法およびマスクセットを提供することを目的とする。

本願発明の一態様によれば、基板上に同一のメモリセルパターンを積層する際に用いる第１のマスクを用いて前記メモリセルパターンとともに形成され、第１の配線パターンを形成する際の位置合わせに用いられる第１の位置検出用パターンと、前記第１の配線パターンよりも上層側の第２の配線パターンを形成する際の位置合わせとして位置検出信号が照射された場合に、前記第１のマスクとは異なる第２のマスクによって形成されて前記第１の配線パターンよりも下層側の第３の配線パターンを形成する際の位置合わせに用いられた第２の位置検出用パターンの影響を受けないよう前記第２の位置検出用パターンからの位置検出信号の乱反射を抑える乱反射防止マークと、を備えることを特徴とする位置合わせマークが提供される。

また、本願発明の一態様によれば、基板上に同一のメモリセルパターンを積層して作製される半導体装置の製造方法において、前記基板上に同一のメモリセルパターンを積層する際に用いる第１のマスクおよび第２のマスクによって、前記メモリセルパターンを積層する際に、第１の配線パターンを形成する際の位置合わせに用いられる第１の位置検出用パターンを前記基板上に形成する第１のマスクパターンと、前記第１の配線パターンよりも上層側の第２の配線パターンを前記第２のマスクを用いて形成する際の位置合わせとして位置検出信号が照射された場合に、前記第２のマスクによって形成されて前記第１の配線パターンよりも下層側の第３の配線パターンを形成する際の位置合わせに用いられた第２の位置検出用パターンの影響を受けないよう前記第２の位置検出用パターンからの位置検出信号の乱反射を抑える第１の乱反射防止マークと、を有した第１のマスクによって、前記第１の乱反射防止マークに対応するパターン、前記メモリセルパターンおよび前記第１の位置検出用パターンを形成する第１のステップと、前記第２の位置検出用パターンを前記基板上に形成する第２のマスクパターンと、前記第１のマスクによって前記第２の配線パターンよりも上層側の第４の配線パターンを形成する際の位置合わせとして位置検出信号が照射された場合に、前記第１のマスクによって形成されて前記第１の配線パターンを形成する際の位置合わせに用いられた前記第１の位置検出用パターンの影響を受けないよう前記第１の位置検出用パターンからの位置検出信号の乱反射を抑える第２の乱反射防止マークと、を有した第２のマスクによって、前記第２の乱反射防止マークに対応するパターン、前記メモリセルパターンおよび前記第２の位置検出用パターンを形成する第２のステップと、前記第１のマスクによって、前記第１の乱反射防止マークに対応するパターン、前記メモリセルパターンおよび前記第１の位置検出用パターンを形成する第３のステップと、を含むことを特徴とする半導体装置の製造方法が提供される。

また、本願発明の一態様によれば、基板上に同一のメモリセルパターンを積層する際に用いる第１のマスクおよび第２のマスクを備え、前記第１のマスクは、第１の配線パターンを形成する際の位置合わせに用いられる第１の位置検出用パターンを前記基板上に形成する第１のマスクパターンと、前記第１の配線パターンよりも上層側の第２の配線パターンを形成する際の位置合わせとして位置検出信号が照射された場合に、前記第２のマスクによって形成されて前記第１の配線パターンよりも下層側の第３の配線パターンを形成する際の位置合わせに用いられた第２の位置検出用パターンの影響を受けないよう前記第２の位置検出用パターンからの位置検出信号の乱反射を抑える第１の乱反射防止マークと、を有し、前記第２のマスクは、前記第２の位置検出用パターンを形成する第２のマスクパターンと、前記第２の配線パターンよりも上層側の第４の配線パターンを前記第１のマスクを用いて形成する際の位置合わせとして位置検出信号が照射された場合に、前記第１のマスクによって形成されて前記第１の配線パターンを形成する際の位置合わせに用いられた前記第１の位置検出用パターンの影響を受けないよう前記第１の位置検出用パターンからの位置検出信号の乱反射を抑える第２の乱反射防止マークと、を有することを特徴とするマスクセットが提供される。

本発明によれば、少ないマスク数でメモリセルの積層を行うことが可能になるという効果を奏する。

図１は、積層型クロスポイントメモリに形成する積層メモリセルの構成例を示す斜視図である。 図２は、積層型クロスポイントメモリに形成する積層メモリセルの構成例を示す断面図である。 図３は、積層メモリセルの形成処理手順を説明するための図である。 図４は、メモリセルの形成に用いるセルマスクの一例を示す図である。 図５は、メモリセルの形成に用いる位置合わせマークの構成の一例を示す図である。 図６は、積層された位置合わせマークの断面図である。 図７は、位置合わせマークを用いた位置合わせ処理を説明するための図である。 図８は、メモリセルの形成に用いる位置合わせマークの他の構成例を示す図である。

以下に添付図面を参照して、本発明の実施の形態にかかる位置合わせマーク、半導体装置の製造方法およびマスクセットを詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。以下の説明では、ＲｅＲＡＭなどの積層型クロスポイントメモリのメモリ部（積層メモリセル）の構造について説明した後、積層メモリセルを形成する際の位置合わせマークについて説明する。

（第１の実施の形態）
図１は、積層型クロスポイントメモリに形成する積層メモリセルの構成例を示す斜視図であり、図２は、積層型クロスポイントメモリに形成する積層メモリセルの構成例を示す断面図である。図２では、積層メモリセル１を、Ａ−Ａ線とＢ−Ｂ線を含んだ平面で切断した場合の断面図を示している。なお、図１および図２では、層間絶縁膜（ＩＬＤ：Inter Layer Dielectrics）の図示を省略している。

積層メモリセル（半導体記憶装置）１は、複数の層が積層されて構成されている。具体的には、積層メモリセル１は、下層側からワード線ＷＬ１、メモリセルＣ１、ビット線ＢＬ１（第３の配線パターン）、メモリセルＣ２、ワード線ＷＬ２（第１の配線パターン）、メモリセルＣ３、ビット線ＢＬ２（第２の配線パターン）、メモリセルＣ４、ワード線ＷＬ３（第４の配線パターン）の順番で積層されている。

複数本からなるワード線ＷＬ１は、それぞれ所定平面内（積層メモリセル１の最下層面内）で同軸方向を向くよう所定の間隔をあけて平行方向に並べられている。また、複数本からなるワード線ＷＬ２は、ワード線ＷＬ１よりも上部側の所定平面内で同軸方向を向くよう所定の間隔をあけて平行方向に並べられている。また、複数本からなるワード線ＷＬ３は、ワード線ＷＬ２よりも上部側の所定平面内で同軸方向を向くよう所定の間隔をあけて平行方向に並べられている。ワード線ＷＬ１〜ＷＬ３は、積層メモリセル１を上面側から見た場合に、それぞれ同軸方向を向いており、ワード線ＷＬ１〜ＷＬ３は重なり合っている。

複数本からなるビット線ＢＬ１は、それぞれ所定平面内で同軸方向を向くよう所定の間隔をあけて平行方向に並べられている。また、複数からなるビット線ＢＬ２は、ビット線ＢＬ１よりも上部側の所定平面内で同軸方向を向くよう所定の間隔をあけて平行方向に並べられている。ビット線ＢＬ１，ＢＬ２は、積層メモリセル１を上面側から見た場合に、それぞれ同軸方向を向いており、ビット線ＢＬ１，ＢＬ２は重なり合っている。ビット線ＢＬ１，ＢＬ２は、積層メモリセル１を上面側から見た場合に、ワード線ＷＬ１〜ＷＬ３と直交するよう形成されている。

メモリセルＣ１は、ワード線ＷＬ１とビット線ＢＬ１との間に形成されている。具体的には、メモリセルＣ１は、積層メモリセル１を上面側から見た場合に、ワード線ＷＬ１とビット線ＢＬ１とが重なりあう位置に、ワード線ＷＬ１とビット線ＢＬ１とで挟み込まれるよう形成されている。

メモリセルＣ２は、ビット線ＢＬ１とワード線ＷＬ２との間に形成されている。具体的には、メモリセルＣ２は、積層メモリセル１を上面側から見た場合に、ビット線ＢＬ１とワード線ＷＬ２とが重なりあう位置に、ビット線ＢＬ１とワード線ＷＬ２とで挟み込まれるよう形成されている。

メモリセルＣ３は、ワード線ＷＬ２とビット線ＢＬ２との間に形成されている。具体的には、メモリセルＣ２は、積層メモリセル１を上面側から見た場合に、ワード線ＷＬ２とビット線ＢＬ２とが重なりあう位置に、ワード線ＷＬ２とビット線ＢＬ２とで挟み込まれるよう形成されている。

メモリセルＣ４は、ビット線ＢＬ２とワード線ＷＬ３との間に形成されている。具体的には、メモリセルＣ４は、積層メモリセル１を上面側から見た場合に、ビット線ＢＬ２とワード線ＷＬ３とが重なりあう位置に、ビット線ＢＬ２とワード線ＷＬ３とで挟み込まれるよう形成されている。

つぎに、積層メモリセル１の形成処理手順について説明する。図３は、積層メモリセルの形成処理手順を説明するための図である。積層メモリセル１は、ウェハなどの半導体基板上（図示せず）に形成していく。半導体基板（以下、基板という）としては、例えば比較的低濃度（１ｅ１５ｃｍ−３程度）のＰ型のＳｉを用いる。Ｐ−ＳＵＢ Ｎｗｅｌｌを用いた通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）工程を終えた後、一度、酸化膜平坦化工程を行なう。

そして、平坦化された酸化膜の上層面に１層目のワード線ＷＬ１を形成する。具体的には、ワード線材料を基板全面にデポジットし、その後、ワード線材料をパターニングすることによってワード線ＷＬ１を形成する。

ワード線ＷＬ１を形成する際には、ワード線ＷＬ１とともにワード線材料でワード線ＷＬ１を親マーク（合わせ先）とした位置合わせマークを形成しておく。親マークは、次工程以降でパターンを形成する際に用いる合わせ先のマーク（描画マスク用合わせマーク）である。換言すると、パターンを形成する際には、下層側に形成しておいた所定の親マークに対して位置決めを行なってからパターンを形成する。ワード線材料（ワード線ＷＬ１と同じ部材）で形成しておく親マークは、メモリセルＣ１を形成する際にメモリセルＣ１の合わせ先となる。

次いで、ＲｅＲＡＭ材とダイオードを含んで構成される１層目のセル材料を基板全面にデポジットし、セル材料を１層目のワード線ＷＬ１上の一部分にのみ残置させる。この残置させたセル材料が１層目のメモリセルＣ１となる。メモリセルＣ１を形成（パターニング）する際には、ワード線ＷＬ１の位置に応じた位置にメモリセルＣ１が形成されるよう、メモリセルＣ１をワード線ＷＬ１に位置合わせしてメモリセルＣ１を形成する。具体的には、ワード線ＷＬ１をパターニングした際に形成しておいた位置合わせマークを用いてメモリセルＣ１とワード線ＷＬ１との位置合わせを行う（Ｓ１）。

また、メモリセルＣ１を形成する際には、メモリセルＣ１のパターンとともにセル材料（メモリセルＣ１と同じ部材）でメモリセルＣ１を親マークとした位置合わせマーク（後述の位置合わせマークＰａ１）を形成しておく。さらに、本実施の形態では、位置合わせマークＰａ１とは異なる位置にメモリセルＣ１と同じ部材でベタパターン（後述のベタパターンＰａ２）を形成しておく。ベタパターンＰａ２は、ベタデータによって形成されるパターンであり、メモリセルＣ２と同じ部材で形成される位置合わせマーク（後述の位置合わせマークＰｂ１）の全面を覆うことができるパターンである。メモリセルＣ１、位置合わせマークＰａ１、ベタパターンＰａ２を形成する際に用いるセルマスクが、積層メモリセル１の形成に用いる第１のマスク（後述のセルマスクＡ）である。本実施の形態では、セルマスクＡと、積層メモリセル１の形成に用いる第２のセルマスク（後述のセルマスクＢ）と、の２種類のセルマスクを用いてメモリセル（メモリセルパターン）Ｃ１〜Ｃ４を形成する。

ここで、メモリセルＣ１〜Ｃ４の形成に用いるセルマスクと位置合わせマークの構成について説明する。図４は、メモリセルの形成に用いるセルマスクの一例を示す図であり、図５は、メモリセルの形成に用いる位置合わせマークの構成の一例を示す図である。図４では、メモリセルＣ１〜Ｃ４の形成に用いるセルマスクの上面図を示しており、図５では、基板上に形成される位置合わせマークおよびベタパターンの上面図を示している。

本実施の形態では、メモリセルＣ１，Ｃ３の形成にセルマスク（第２のセルマスク）Ａを用い、メモリセルＣ２，Ｃ４の形成にセルマスク（第１のセルマスク）Ｂを用いる。図４（ａ）や図４（ｂ）に示すようにセルマスクＡとセルマスクＢとは、メモリセルのセルパターン（ＲｅＲＡＭ２１，２２）が同じであり、位置合わせマークを形成する領域（位置合わせマーク形成領域Ｘａ，Ｘｂ）が異なる。本実施の形態では、セルマスクＡに、位置合わせマーク形成領域Ｘａを配置し、セルマスクＢに、位置合わせマーク形成領域Ｘｂを配置している。

位置合わせマーク形成領域Ｘａには、位置合わせマーク（第２の位置検出用パターン）Ｐａ１を形成するためのマスクパターン（第２のマスクパターン）Ｍａ１と、ベタパターンＰａ２を形成するためのマスクパターン（第２の乱反射防止マーク）Ｍａ２と、が配置されている。

また、位置合わせマーク形成領域Ｘｂには、位置合わせマーク（第１の位置検出用パターン）Ｐｂ１を形成するためのマスクパターン（第１のマスクパターン）Ｍｂ１と、ベタパターンＰｂ２を形成するためのマスクパターン（第１の乱反射防止マーク）Ｍｂ２と、が配置されている。

セルマスクＡを用いて基板上にパターンを形成すると、図５（ａ）に示すように、位置合わせマーク形成領域Ｘａに対応するパターンとして位置合わせマーク群Ｐａｘが形成される。また、セルマスクＢを用いて基板上にパターンを形成すると、位置合わせマーク形成領域Ｘｂに対応するパターンとして位置合わせマーク群Ｐｂｘが形成される。

位置合わせマーク群Ｐａｘは、マスクパターンＭａ１に対応する位置合わせマークＰａ１とマスクパターンＭａ２に対応するベタパターンＰａ２とを含んで構成されている。また、位置合わせマーク群Ｐｂｘは、マスクパターンＭｂ１に対応する位置合わせマークＰｂ１とマスクパターンＭｂ２に対応するベタパターンＰｂ２とを含んで構成されている。

位置合わせマークＰａ１や位置合わせマークＰｂ１は、例えば複数本からなる概略棒状のパターンである。この概略棒状のパターンは、所定方向（例えばワード線ＷＬ１またはビット線ＢＬ１）と平行な方向に並べられている。ベタパターンＰａ２やベタパターンＰｂ２は、例えば概略板状のパターンであり、位置合わせマークＰａ１や位置合わせマークＰｂ１の全面を覆うことができる大きさとなっている。

マスクパターンＭａ１のセルマスクＡ上での位置とマスクパターンＭｂ２のセルマスクＢ上での位置とが同じになるようセルマスクＡ，Ｂを構成しておく。また、マスクパターンＭｂ１のセルマスクＢ上での位置と、マスクパターンＭａ１のセルマスクＡ上での位置とが同じになるようセルマスクＡ，Ｂを構成しておく。

これにより、セルマスクＡを用いて基板上にパターン形成した後、セルマスクＢを用いて基板上にパターン形成すると、位置合わせマークＰａ１上にベタパターンＰｂ２が形成されることとなる。また、ベタパターンＰａ２上に位置合わせマークＰｂ１が形成されることとなる。

また、セルマスクＢを用いて基板上にパターン形成した形成した後、セルマスクＡを用いて基板上にパターン形成すると、位置合わせマークＰｂ１上にベタパターンＰａ２が形成されることとなる。また、ベタパターンＰｂ２上に位置合わせマークＰａ１が形成されることとなる。

本実施の形態では、セルマスクＡとセルマスクＢとを交互に用いながらメモリセルを形成していくこれにより、基板上に位置合わせマークＰａ１を積層した場合であっても、ベタパターンＰｂ２を介して位置合わせマークＰａ１が積層される。また、基板上に位置合わせマークＰｂ１を積層した場合であっても、ベタパターンＰａ２を介して位置合わせマークＰｂ１が積層される。

セルマスクＡによってメモリセルＣ１を形成した後、酸化膜を基板全面にデポジットし、平坦化工程を行う。これにより、メモリセルＣ１の上層に層間絶縁膜（後述の層間絶縁膜Ｉ１）が形成される。この後、平坦化された酸化膜の上層面に１層目のビット線ＢＬ１を形成する。具体的には、ビット線材料を基板全面にデポジットし、その後、ビット線材料をパターニングすることによってビット線ＢＬ１を形成する。ビット線ＢＬ１は、ワード線ＷＬ１に直交し、かつメモリセルＣ１と接合するよう形成される。

ビット線ＢＬ１を形成する際には、メモリセルＣ１の位置に応じた位置にビット線ＢＬ１が形成されるよう、ビット線ＢＬ１をメモリセルＣ１に位置合わせしてビット線ＢＬ１を形成する。具体的には、メモリセルＣ１と同じ部材で形成しておいた位置合わせマークＰａ１を用いてビット線ＢＬ１とメモリセルＣ１との位置合わせを行う（Ｓ２）。また、ビット線ＢＬ１を形成する際には、ビット線ＢＬ１のパターンとともにビット線材料（ビット線ＢＬ１と同じ部材）でビット線ＢＬ１を親マークとした位置合わせマークを形成しておく。

次いで、ＲｅＲＡＭ材とダイオードを含んで構成される２層目のセル材料を基板全面にデポジットし、セル材料を１層目のビット線ＢＬ１上の一部分（メモリセルＣ１と同じ位置）にのみ残置させる。この残置させたセル材料が２層目のメモリセルＣ２となる。メモリセルＣ２を形成する際には、ビット線ＢＬ１の位置に応じた位置にメモリセルＣ２が形成されるよう、メモリセルＣ２をビット線ＢＬ１に位置合わせしてメモリセルＣ２を形成する。具体的には、ビット線ＢＬ１と同じ部材で形成しておいた位置合わせマークを用いてメモリセルＣ２とビット線ＢＬ１との位置合わせを行う（Ｓ３）。

メモリセルＣ２は、セルマスクＢによって形成される。メモリセルＣ２を形成する際には、メモリセルＣ２のパターンとともにメモリセルＣ２を親マークとした位置合わせマークＰｂ１が形成される。さらに、メモリセルＣ２を形成する際には、位置合わせマークＰａ１の全面を覆うことができるベタパターンＰｂ２が形成される。これにより、メモリセルＣ２と同じ部材を用いて、位置合わせマークＰｂ１と、ベタパターンＰｂ２とが基板上に形成される。

セルマスクＢによってメモリセルＣ２を形成した後、酸化膜を基板全面にデポジットし、平坦化工程を行う。これにより、メモリセルＣ２の上層に層間絶縁膜（後述の層間絶縁膜Ｉ２）が形成される。この後、平坦化された酸化膜の上層面に２層目のワード線ＷＬ２を形成する。具体的には、ワード線材料を基板全面にデポジットし、その後、ワード線材料をパターニングすることによってワード線ＷＬ２を形成する。ワード線ＷＬ２は、ワード線ＷＬ１上に形成されるとともに、ビット線ＢＬ１に直交し、かつメモリセルＣ２と接合するよう形成される。

ワード線ＷＬ２を形成する際には、メモリセルＣ２の位置に応じた位置にワード線ＷＬ２が形成されるよう、ワード線ＷＬ２をメモリセルＣ２に位置合わせしてワード線ＷＬ２を形成する。具体的には、メモリセルＣ２と同じ部材で形成しておいた位置合わせマークＰｂ１を用いてワード線ＷＬ２とメモリセルＣ２との位置合わせを行う（Ｓ４）。また、ワード線ＷＬ２を形成する際には、ワード線ＷＬ２のパターンとともにワード線ＷＬ２と同じ部材でワード線ＷＬ２を親マークとした位置合わせマークを形成しておく。

次いで、ＲｅＲＡＭ材とダイオードを含んで構成される３層目のセル材料を基板全面にデポジットし、セル材料を２層目のワード線ＷＬ２上の一部分（メモリセルＣ１，Ｃ２と同じ位置）にのみ残置させる。この残置させたセル材料が３層目のメモリセルＣ３となる。メモリセルＣ３を形成する際には、ワード線ＷＬ２の位置に応じた位置にメモリセルＣ３が形成されるよう、メモリセルＣ３をワード線ＷＬ２に位置合わせしてメモリセルＣ３を形成する。具体的には、ワード線ＷＬ２と同じ部材で形成しておいた位置合わせマークを用いてメモリセルＣ３とワード線ＷＬ２との位置合わせを行う（Ｓ５）。

メモリセルＣ３は、セルマスクＡによって形成される。メモリセルＣ３を形成する際には、メモリセルＣ３のパターンとともにメモリセルＣ３を親マークとした位置合わせマークＰａ１が形成される。さらに、メモリセルＣ３を形成する際には、位置合わせマークＰｂ１の全面を覆うことができるベタパターンＰａ２が形成される。これにより、メモリセルＣ３と同じ部材を用いて、位置合わせマークＰａ１と、ベタパターンＰａ２とが基板上に形成される。

セルマスクＡによってメモリセルＣ３を形成した後、酸化膜を基板全面にデポジットし、平坦化工程を行う。これにより、メモリセルＣ３の上層に層間絶縁膜（後述の層間絶縁膜Ｉ３）が形成される。この後、平坦化された酸化膜の上層面に２層目のビット線ＢＬ２を形成する。具体的には、ビット線材料を基板全面にデポジットし、その後、ビット線材料をパターニングすることによってビット線ＢＬ２を形成する。ビット線ＢＬ２は、ビット線ＢＬ１上に形成されるとともに、ワード線ＷＬ２に直交し、かつメモリセルＣ３と接合するよう形成される。

ビット線ＢＬ２を形成する際には、メモリセルＣ３の位置に応じた位置にビット線ＢＬ２が形成されるよう、ビット線ＢＬ２をメモリセルＣ３に位置合わせしてビット線ＢＬ２を形成する。具体的には、メモリセルＣ３と同じ部材で形成しておいた位置合わせマークＰａ１を用いてビット線ＢＬ２とメモリセルＣ３との位置合わせを行う（Ｓ６）。また、ビット線ＢＬ２を形成する際には、ビット線ＢＬ２のパターンとともにビット線ＢＬ２と同じ部材でビット線ＢＬ２を親マークとした位置合わせマークを形成しておく。

次いで、ＲｅＲＡＭ材とダイオードを含んで構成される４層目のセル材料を基板全面にデポジットし、セル材料を２層目のビット線ＢＬ２上の一部分（メモリセルＣ１〜Ｃ３）にのみ残置させる。この残置させたセル材料が２層目のメモリセルＣ４となる。メモリセルＣ４を形成する際には、ビット線ＢＬ２の位置に応じた位置にメモリセルＣ４が形成されるよう、メモリセルＣ４をビット線ＢＬ２に位置合わせしてメモリセルＣ４を形成する。具体的には、ビット線ＢＬ２と同じ部材で形成しておいた位置合わせマークを用いてメモリセルＣ４とビット線ＢＬ２との位置合わせを行う（Ｓ７）。

メモリセルＣ４は、セルマスクＢによって形成される。メモリセルＣ４を形成する際には、メモリセルＣ４のパターンとともにメモリセルＣ４を親マークとした位置合わせマークＰｂ１が形成される。さらに、メモリセルＣ４を形成する際には、位置合わせマークＰａ１の全面を覆うことができるベタパターンＰｂ２が形成される。これにより、メモリセルＣ４と同じ部材を用いて、位置合わせマークＰｂ１と、ベタパターンＰｂ２とが基板上に形成される。

セルマスクＢによってメモリセルＣ４を形成した後、酸化膜を基板全面にデポジットし、平坦化工程を行う。これにより、メモリセルＣ４の上層に層間絶縁膜（後述の層間絶縁膜Ｉ４）が形成される。この後、平坦化された酸化膜の上層面に３層目のワード線ＷＬ３を形成する。具体的には、ワード線材料を基板全面にデポジットし、その後、ワード線材料をパターニングすることによってワード線ＷＬ３を形成する。ワード線ＷＬ３は、ワード線ＷＬ１，ＷＬ２上に形成されるとともに、ビット線ＢＬ１，ＢＬ２に直交し、かつメモリセルＣ４と接合するよう形成される。

ワード線ＷＬ３を形成する際には、メモリセルＣ４の位置に応じた位置にワード線ＷＬ３が形成されるよう、ワード線ＷＬ３をメモリセルＣ４に位置合わせしてワード線ＷＬ３を形成する。具体的には、メモリセルＣ４と同じ部材で形成しておいた位置合わせマークＰｂ１を用いてワード線ＷＬ３とメモリセルＣ４との位置合わせを行う（Ｓ８）。また、ワード線ＷＬ３を形成する際には、ワード線ＷＬ３のパターンとともに必要に応じてワード線材料でワード線ＷＬ３を親マークとした位置合わせマークを形成しておく。この位置合わせマークは必要に応じて次工程での位置合わせに用いられる。

図６は、積層された位置合わせマークの断面図である。図２に示した積層メモリセルの断面図と同じ方向で位置合わせマーク群Ｐａｘ，Ｐｂｘの形成される箇所を切断した場合の断面図を示している。

位置合わせマークＰａ１、ベタパターンＰａ２、位置合わせマークＰｂ１、ベタパターンＰｂ２は、酸化膜などの層間絶縁膜上に形成されている。換言すると、位置合わせマークＰａ１，Ｐｂ１、ベタパターンＰａ２，Ｐｂ２の下部には、ワード線ＷＬ１，ＷＬ２や
ビット線ＢＬ１，ＢＬ２を形成せず、エッチングによってワード線ＷＬ１，ＷＬ２やビット線ＢＬ１，ＢＬ２を除去しておく。

積層メモリセル１では、メモリセルＣ１と同時に形成した位置合わせマークＰａ１とベタパターンＰａ２の上層に層間絶縁膜Ｉ１が配置され、この層間絶縁膜Ｉ１の上層にメモリセルＣ２と同時に形成したベタパターンＰｂ２と位置合わせマークＰｂ１が配置されている。ベタパターンＰｂ２は、位置合わせマークＰａ１の上部に配置されており、位置合わせマークＰｂ１は、ベタパターンＰａ２の上部に配置されている。

また、メモリセルＣ２と同時に形成した位置合わせマークＰｂ１とベタパターンＰｂ２の上層に層間絶縁膜Ｉ２が配置され、この層間絶縁膜Ｉ２の上層にメモリセルＣ３と同時に形成したベタパターンＰａ２と位置合わせマークＰａ１が配置されている。ベタパターンＰａ２は、位置合わせマークＰｂ１の上部に配置されており、位置合わせマークＰａ１は、ベタパターンＰｂ２の上部に配置されている。

また、メモリセルＣ３と同時に形成した位置合わせマークＰａ１とベタパターンＰａ２の上層に層間絶縁膜Ｉ３が配置され、この層間絶縁膜Ｉ３の上層にメモリセルＣ４と同時に形成したベタパターンＰｂ２と位置合わせマークＰｂ１が配置されている。ベタパターンＰｂ２は、位置合わせマークＰａ１の上部に配置されており、位置合わせマークＰｂ１は、ベタパターンＰａ２の上部に配置されている。メモリセルＣ４と同時に形成した位置合わせマークＰｂ１とベタパターンＰｂ２の上層には層間絶縁膜Ｉ４が配置され、この層間絶縁膜Ｉ４上にワード線ＷＬ３が形成される。

図７は、位置合わせマークを用いた位置合わせ処理を説明するための図である。図７（ａ）は、２層目のビット線ＢＬ２を３層目のメモリセルＣ３の位置合わせマークに位置合わせする場合の位置合わせ処理を示し、図７（ｂ）は、３層目のワード線ＷＬ３を４層目のメモリセルＣ４の位置合わせマークに位置合わせする場合の位置合わせ処理を示している。

下層側に対して上層側の位置合わせを行う場合、下層をパターニングする際に形成しておいた親マーク（位置合わせマーク）の上面側から位置検出信号を照射する。位置検出信号は、例えばレーザ光などである。位置合わせを行う際には、位置検出信号を位置合わせマークに照射し、位置合わせマークからの反射光を検出する。そして、この反射光に基づいて位置合わせマークの位置を検出し、この検出位置に基づいて下層と上層との位置合わせを行う。

図７（ａ）に示すように、積層メモリセル１を形成する際には、メモリセルＣ３とともに位置合わせマークＰａ１を形成した後、層間絶縁膜Ｉ３が形成される。そして、層間絶縁膜Ｉ３の上層面にビット線材料としてビット線層ＢＬｘが積層される。この後、メモリセルＣ３の位置に応じた位置にビット線ＢＬ２を形成するため、メモリセルＣ３をパターニングする際に形成しておいた位置合わせマークＰａ１の位置検出を行う。

具体的には、層間絶縁膜Ｉ３の上層に形成されたビット線層ＢＬｘの上面側から位置検出信号を照射する。位置検出信号は、メモリセルＣ３をパターニングする際に形成された位置合わせマークＰａ１（上層側の位置合わせマークＰａ１）で反射されて上面側へ送られる。さらに、位置検出信号の一部は、層間絶縁膜Ｉ２および層間絶縁膜Ｉ１を透過し、メモリセルＣ１をパターニングする際に形成しておいた位置合わせマークＰａ１（下層側の位置合わせマークＰａ１）で反射されて上面側に送られる。下層側の位置合わせマークＰａ１で反射した位置検出信号は、メモリセルＣ２をパターニングする際に形成しておいたベタパターンＰｂ２で遮断され、層間絶縁膜Ｉ３より上面側へは送られない。これにより、ビット線層ＢＬｘの上面側から照射した位置検出信号のうち、上層側の位置合わせマークＰａ１で反射された位置検出信号のみを検出することが可能となる。したがって、上層側の位置合わせマークＰａ１で反射される反射光と、下層側の位置合わせマークＰａ１で反射される反射光との間で反射光（位置検出信号）の相互干渉を防止することが可能となり、所望の信号のみを検出することが可能となる。

一方、メモリセルＣ２をパターニングする際にベタパターンＰｂ２ではなく、位置合わせマークＰａ１を形成すると、ビット線層ＢＬｘの上面側から照射した位置検出信号は、種々の位置合わせマークＰａ１で乱反射されることとなる。具体的には、位置検出信号は、メモリセルＣ１，Ｃ２，Ｃ３をパターニングする際に形成された３つの位置合わせマークＰａ１のそれぞれで反射されることとなる。

図７（ｂ）に示すように、積層メモリセル１を形成する際には、メモリセルＣ４とともに位置合わせマークＰｂ１を形成した後、層間絶縁膜Ｉ４が形成される。そして、層間絶縁膜Ｉ４の上層面にワード線材料としてワード線層ＷＬｘが積層される。この後、メモリセルＣ４の位置に応じた位置にワード線ＷＬ３を形成するため、メモリセルＣ４をパターニングする際に形成しておいた位置合わせマークＰｂ１の位置検出を行う。

具体的には、層間絶縁膜Ｉ４の上層に形成されたワード線層ＷＬｘの上面側から位置検出信号を照射する。位置検出信号は、メモリセルＣ４をパターニングする際に形成された位置合わせマークＰｂ１（上層側の位置合わせマークＰｂ１）で反射されて上面側へ送られる。さらに、位置検出信号の一部は、層間絶縁膜Ｉ３および層間絶縁膜Ｉ２を透過し、メモリセルＣ２をパターニングする際に形成しておいた位置合わせマークＰｂ１（下層側の位置合わせマークＰｂ１）で反射されて上面側に送られる。下層側の位置合わせマークＰｂ１で反射した位置検出信号は、メモリセルＣ３をパターニングする際に形成しておいたベタパターンＰａ２で遮断され、層間絶縁膜Ｉ４より上面側へは送られない。これにより、ワード線層ＷＬｘの上面側から照射した位置検出信号のうち、上層側の位置合わせマークＰｂ１で反射された位置検出信号のみを検出することが可能となる。したがって、上層側の位置合わせマークＰｂ１で反射される反射光と、下層側の位置合わせマークＰｂ１で反射される反射光との間で反射光（位置検出信号）の相互干渉を防止することが可能となり、所望の信号のみを検出することが可能となる。

一方、メモリセルＣ３をパターニングする際にベタパターンＰａ２ではなく、位置合わせマークＰｂ１を形成すると、ワード線層ＷＬｘの上面側から照射した位置検出信号は、種々の位置合わせマークＰｂ１で乱反射されることとなる。具体的には、位置検出信号は、メモリセルＣ２，Ｃ３，Ｃ４をパターニングする際に形成された３つの位置合わせマークＰｂ１のそれぞれで反射されることとなる。

このように、本実施の形態では、積層メモリセル１のメモリセルＣ１〜Ｃ４を形成する際に、セルマスクＡとセルマスクＢとを交互に用いることによって、位置合わせマークＰａ１とベタパターンＰｂ２とを交互に形成するともに、位置合わせマークＰｂ１とベタパターンＰａ２とを交互に形成する。そして、ビット線ＢＬ２を形成する際には、位置合わせマークＰａ１を用いて位置合わせを行い、ワード線ＷＬ３を形成する際には、位置合わせマークＰｂ１を用いて位置合わせを行なう。この後、積層メモリセル１よりも上層側のパターンが形成されて半導体デバイス（半導体装置）が作製される。

なお、本実施の形態では、位置合わせマークＰａ１の上層に形成するパターンがベタパターンＰｂ２である場合について説明したが、位置合わせマークＰａ１の上層に形成するパターンは他のパターンでもよい。換言すると、下層側の位置合わせマークＰａ１，Ｐｂ１との間で位置検出信号の相互干渉を防止できる構造であれば、位置合わせマークＰａ１，Ｐｂ１の上層に形成するパターンはベタパターンである必要はない。例えば、下層側の位置合わせマークＰａ１，Ｐｂ１との間で位置検出信号の相互干渉を防止するパターンとして、位置合わせマークＰａ１や位置合わせＰｂ１に直交したスリットデータを用いてもよい。

図８は、メモリセルの形成に用いる位置合わせマークの他の構成例を示す図である。図８では、基板上に形成される位置合わせマークおよび位置検出信号の相互干渉を防止するパターン（以下、乱反射防止パターンという）例の上面図を示している。

図８（ａ）に示すように、位置合わせマーク群Ｐｃｘは、メモリセルＣ１，Ｃ３を形成する際に用いる位置合わせマークＰａ１と乱反射防止パターンＰａ３とを含んで構成されている。また、図８（ｂ）に示すように、位置合わせマーク群Ｐｄｘは、メモリセルＣ２，Ｃ４を形成する際に用いる位置合わせマークＰｂ１と乱反射防止パターンＰｂ３とを含んで構成されている。

乱反射防止パターンＰａ３や乱反射防止パターンＰｂ３は、例えば複数本からなる概略棒状のパターンである。この概略棒状のパターンは、位置合わせマークＰａ１，Ｐｂ１に垂直な方向に並べられている。乱反射防止パターンＰａ３，Ｐｂ３は、位置合わせマークＰａ１，Ｐｂ１が形成される領域と同程度またはそれ以上の大きさの領域に形成される。乱反射防止パターンＰａ３，Ｐｂ３は、例えば、位置合わせマークＰａ１，Ｐｂ１をパターン形成面内で９０度回転させたパターンである。

なお、本実施の形態では、積層メモリセル１を４層のメモリセルＣ１〜Ｃ４で構成する場合について説明したが、メモリセルは、３層以上であれば５層以上でもよい。メモリセルを５層以上にする場合であっても、セルマスクＡとセルマスクＢとを交互に用いてメモリセルを積層していく。これにより、２枚のセルマスクＡ，Ｂで３層以上のクロスポイント型メモリを形成できる。

また、本実施の形態では、層間絶縁膜Ｉ１〜Ｉ３上に位置合わせマーク群Ｐａｘや位置合わせマーク群Ｐｂｘを形成したが、層間絶縁膜Ｉ１〜Ｉ３と位置合わせマーク群Ｐａｘ，Ｐｂｘの間に、ワード線材料やビット線材料を配置してもよい。また、層間絶縁膜Ｉ１〜Ｉ３と位置合わせマーク群Ｐａｘ，Ｐｂｘの間に、ワード線ＷＬ１，ＷＬ２やビット線ＢＬ１，ＢＬ２と同じ高さの層間絶縁膜を配置してもよい。

また、本実施の形態では、ベタパターンＰａ２を位置合わせマークＰａ１の近傍に配置した場合を示したが、ベタパターンＰａ２を位置合わせマークＰａ１から遠く離れた位置に配置してもよい。この場合も、ベタパターンＰｂ２と位置合わせマークＰｂ１は、ベタパターンＰａ２と位置合わせマークＰａ１の配置に応じた位置に配置しておく。

このように実施の形態によれば、セルマスクＡ，Ｂが、それぞれ他方のセルマスクの位置合わせマークを自らのセルマスクのベタパターンで覆うように構成されているので、ワード線やビット線の位置合わせを行う際の位置検出信号が乱反射されにくくなる。したがって、２枚のセルマスクＡ，Ｂによって３層以上の積層型クロスポイントメモリを形成することが可能となる。

１ 積層メモリセル、Ａ，Ｂ セルマスク、ＢＬ１，ＢＬ２ ビット線、Ｃ１〜Ｃ４ メモリセル、Ｉ１〜Ｉ４ 層間絶縁膜、Ｍａ１，Ｍａ２，Ｍｂ１，Ｍｂ２ マスクパターン、Ｐａ１，Ｐｂ１ 位置合わせマーク、Ｐａ２，Ｐｂ２ ベタパターン、 Ｐａ３，Ｐｂ３ 乱反射防止パターン、ＷＬ１〜ＷＬ３ ワード線

Claims (5)

1. 基板上に同一のメモリセルパターンを形成する際に用いる第１のマスクを用いて前記メモリセルパターンとともに形成され、
   第１の配線パターンを形成する際の位置合わせに用いられる第１の位置検出用パターンと、
   前記第１の配線パターンよりも上層側の第２の配線パターンを形成する際の位置合わせとして位置検出信号が照射された場合に、前記第１のマスクと前記メモリセルパターンが同じで前記第１のマスクとは異なる第２のマスクによって形成されて前記第１の配線パターンよりも下層側の第３の配線パターンを形成する際の位置合わせに用いられた第２の位置検出用パターンの影響を受けないよう前記第２の位置検出用パターンからの位置検出信号の乱反射を抑える乱反射防止マークと、
   を備えることを特徴とする位置合わせマーク。
2. 前記乱反射防止マークは、前記乱反射防止マークを用いて形成されるパターンによって前記第２の位置検出用パターンの全面を覆うことができるベタパターンであることを特徴とする請求項１に記載の位置合わせマーク。
3. 前記第１のマスクパターンは、平行方向に並べられた複数本の線状パターンであり、
   前記乱反射防止マークは、平行方向に並べられた複数本の線状パターンでありかつ前記線状パターンと垂直な方向に並べられたパターンであることを特徴とする請求項１に記載の位置合わせマーク。
4. 基板上に同一のメモリセルパターンを積層して作製される半導体装置の製造方法において、
   前記基板上に同一のメモリセルパターンを積層する際に用いる第１のマスクおよび第２のマスクによって、前記メモリセルパターンを積層する際に、
   第１の配線パターンを形成する際の位置合わせに用いられる第１の位置検出用パターンを前記基板上に形成する第１のマスクパターンと、前記第１の配線パターンよりも上層側の第２の配線パターンを前記第２のマスクを用いて形成する際の位置合わせとして位置検出信号が照射された場合に、前記第２のマスクによって形成されて前記第１の配線パターンよりも下層側の第３の配線パターンを形成する際の位置合わせに用いられた第２の位置検出用パターンの影響を受けないよう前記第２の位置検出用パターンからの位置検出信号の乱反射を抑える第１の乱反射防止マークと、を有した第１のマスクによって、前記第１の乱反射防止マークに対応するパターン、前記メモリセルパターンおよび前記第１の位置検出用パターンを形成する第１のステップと、
   前記第２の位置検出用パターンを前記基板上に形成する第２のマスクパターンと、前記第１のマスクによって前記第２の配線パターンよりも上層側の第４の配線パターンを形成する際の位置合わせとして位置検出信号が照射された場合に、前記第１のマスクによって形成されて前記第１の配線パターンを形成する際の位置合わせに用いられた前記第１の位置検出用パターンの影響を受けないよう前記第１の位置検出用パターンからの位置検出信号の乱反射を抑える第２の乱反射防止マークと、を有した第２のマスクによって、前記第２の乱反射防止マークに対応するパターン、前記メモリセルパターンおよび前記第２の位置検出用パターンを形成する第２のステップと、
   前記第１のマスクによって、前記第１の乱反射防止マークに対応するパターン、前記メモリセルパターンおよび前記第１の位置検出用パターンを形成する第３のステップと、
   を含むことを特徴とする半導体装置の製造方法。
5. 基板上に同一のメモリセルパターンを積層する際に用いる第１のマスクおよび第２のマスクを備え、
   前記第１のマスクは、
   第１の配線パターンを形成する際の位置合わせに用いられる第１の位置検出用パターンを前記基板上に形成する第１のマスクパターンと、
   前記第１の配線パターンよりも上層側の第２の配線パターンを形成する際の位置合わせとして位置検出信号が照射された場合に、前記第２のマスクによって形成されて前記第１の配線パターンよりも下層側の第３の配線パターンを形成する際の位置合わせに用いられた第２の位置検出用パターンの影響を受けないよう前記第２の位置検出用パターンからの位置検出信号の乱反射を抑える第１の乱反射防止マークと、
   を有し、
   前記第２のマスクは、
   前記第２の位置検出用パターンを形成する第２のマスクパターンと、
   前記第２の配線パターンよりも上層側の第４の配線パターンを前記第１のマスクを用いて形成する際の位置合わせとして位置検出信号が照射された場合に、前記第１のマスクによって形成されて前記第１の配線パターンを形成する際の位置合わせに用いられた前記第１の位置検出用パターンの影響を受けないよう前記第１の位置検出用パターンからの位置検出信号の乱反射を抑える第２の乱反射防止マークと、
   を有することを特徴とするマスクセット。

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