JP2008537642A - 垂直構造体でのフォトマスクの再使用を可能にするための、繰り返される重ね合わせマークおよび繰り返される位置合わせマークの隠蔽 - Google Patents

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Abstract

モノリシックな三次元メモリアレイの作成に際し、フォトマスクを複数回使うことができる。フォトマスクの再使用により、第２、第３またはそれ以降の基準マーク例が形成される。ステッパはこれらの基準マーク例を用いて位置合わせ（位置合わせマーク）を達成しかつ同じ基準マークの先行例の真上に達成された位置合わせ（重ね合わせマーク）を測定する。同じ基準マークの先行例が、基準マークの現在例との干渉の原因となることがあり、位置合わせおよび測定が複雑化する場合があるが、本発明の方法を用いると、遮光構造が同じ基準マークの後続例間に垂直に介設され、干渉が防止される。

Description

本発明は、集積回路の製作に際してフォトマスクが異なる垂直高さで再使用されるときに生じる、繰り返される位置合わせマークおよび繰り返される重ね合わせマークの間の干渉を回避する方法に関する。
従来の集積回路設計ではフォトマスクの再使用はあまり行なわれない。しかし、複雑な構造体の中には、同一のフォトマスクを複数回使用することで費用対効果が最大となるであろうものがある。フォトマスクが再使用される場合、次のフォトマスクを位置合わせして、達成された位置合わせが、このマスクの初回使用時とほぼ正確に同じ位置に再現されていることを確認するために、基準マーク（位置合わせマークおよび重ね合わせマーク）が用いられる。先行する基準マークが今回の基準マークに干渉する可能性がある。
そのため、繰り返される基準マーク間の干渉を防止しながらフォトマスクを再使用する方法が必要とされている。
米国特許出願第１０／３２６，４７０号 米国特許出願第１０／９５５，５４９号 米国特許出願第１０／９５４，５７７号 米国特許出願第１１／０１５，８２４号 米国特許第５，９１５，１６７号
本発明は、添付の特許請求の範囲により定義され、このセクション中の何れもそれらの請求項に対する限定と解されるべきではない。一般に、本発明は、単一ウェハより上に複雑な構造体を作製する際に、異なるレベルに作成される同一基準マークの繰返し例の間に望ましくない干渉を生じさせることなく、フォトマスクを再使用できるようにする方法に関する。
本発明の第１の態様は、モノリシックに形成された積層垂直構造体に第１のフォトマスクを再使用できるようにする方法を規定し、この方法は、第１のフォトマスクを用いて、第１の基準マークを第１の層に形成するステップと、上から見たときに第１の基準マークを隠すように働く遮光構造を第１の基準マークより上に形成するステップと、第１のフォトマスクを用いて、第２の基準マークを、第１の層より上にありかつ遮光構造より上にある第２の層に形成するステップと、を含む。
本発明の別の態様は、モノリシックな三次元半導体デバイス構造体を規定し、このデバイス構造体は、第１の位置に第１の基準マークの第１の存在を含む第１の層と、第１の位置のほぼ真上にある第２の位置に、第１の基準マークの第２の存在を含む第２の層と、第１の層と第２の層の間の中間層であって、第１の基準マークの第１の存在と第１の基準マークの第２の存在との間に垂直に介設された遮光構造を備える中間層と、を含む。
本発明の好ましい実施形態は、垂直積層構造体を形成するに際してフォトマスクを再使用するときに、繰り返される基準マーク間の干渉を回避する方法を規定し、この方法は、第１のフォトマスクを用いて、基板より上の第１の高さ、第１の位置に第１の基準マークを形成するステップと、第１の高さより上の第２の高さ、第１の位置のほぼ真上の第２の位置に遮光構造を形成するステップと、第１のフォトマスクを用いて、第１の高さより上の第３の高さ、第２の位置のほぼ真上の第３の位置に第２の基準マークを形成するステップと、を含み、第２の基準マークを形成するステップの間、遮光構造は、上から見たときに第１の基準マークを実質的に検出不可能にする働きをする。
本発明の別の好ましい実施形態は、モノリシックな三次元メモリアレイを規定し、このメモリアレイは、ａ）第１の高さの第１の層を備え、第１の層が第１の基準マークの第１の存在を含む、第１のメモリレベルと、ｂ）第１の高さより上の第２の高さの第２の層を備え、第２の層が第１の基準マークの第２の存在を含み、第１の基準マークの第２の存在が第１の基準マークのほぼ真上に形成される、第２のメモリレベルと、ｃ）第２の高さと第１の高さとの間の第３の高さの介在層であって、第１の基準マークの第１の存在と第１の基準マークの第２の存在との間に垂直に介設された遮光構造を備える介在層と、を備え、第２のメモリレベルは第１のメモリレベルより上にモノリシックに形成される。
関連する実施形態は、モノリシックな三次元メモリアレイを形成する方法を規定し、この方法は、ａ）第１の基準マークを含む第１の層を、第１のフォトマスクを用いて第１の高さに形成することを含む、第１のメモリレベルを形成するステップと、ｂ）遮光構造を含む第２の層を、第１の高さより上の第２の高さに形成するステップと、ｃ）第２の基準マークを含む第３の層を、第１のフォトマスクを用いて第２の高さより上の第３の高さに形成することを含む、第２のメモリレベルを形成するステップと、を含み、遮光構造は第１の基準マークと第２の基準マークとの間に垂直に介設される。
本願明細書で記載される本発明の態様および実施形態の各々は、単独または互いに組み合わせて用い得る。
好ましい態様および実施形態を添付図面を参照して以下に説明する。
従来、パターンフィーチャは、集積回路作製中にフォトリソグラフィおよびエッチング技術を用いて形成される。フォトリソグラフィを用いてパターン形成するために、一部の領域で光を通過させ、他の領域で光を遮断するフォトマスクが作成される。遮光領域は、ウェハ表面に形成されるべきパターン（またはその反転パターン）に一致する。例えば半導体の導電層または誘電層のようなパターン形成されるべき表面を、光反応性の物質であるフォトレジストで覆う。フォトマスクを用いてフォトレジストの表面に光を照射して、フォトレジストのいくつかの領域を選択的に露光する。引き続き、ウェハに対して現像プロセスを施し、露光されたフォトレジスト（または、ネガ形フォトレジストの場合は、未露光のフォトレジスト）を除去すると、パターン形成されたフォトレジストがあとに残る。
このようにして残ったパターン形成されたフォトレジストは、一般に、それに続くエッチングプロセス中にはフォトレジストの下にある材料を保護するように働き、その結果、この残ったフォトレジストと同じパターンのフィーチャが形成される。
一般的な集積回路の形成は、それぞれがパターンを画成する複数のフォトマスクの使用を伴う。各フォトマスクは厳重な精度でウェハに位置合わせする必要がある。場合によっては、連続するフォトマスクのそれぞれがウェハ上の１つの基準マークに対して位置合わせされる。しかし、別の場合では、時間の経過により、この初期基準マークが隠れるか、または検出不可能になる。この場合では、以前にパターン形成された層、理想的にはその直前に形成された層に対して各層を位置合わせすることができる。この位置合わせの態様は層間位置合せと呼ばれる。
フォトマスクの位置合わせを実施および確認するために用いられる基準マークには、位置合わせマークと重ね合わせマークの２タイプがある。
位置合わせマークおよび重ね合わせマークの実際の形状はメーカーによって異なる。図１は、一般的な位置合わせマークを示す。例えば、ステッパのようなフォトリソグラフィ位置合わせシステムの構成要素は、先行する層に形成されたこの位置合わせマークを探し、このマークに対してフォトマスクをセットする。
フォトマスクを用いてフォトレジストを露光させ、フォトレジストを現像して、フォトレジストにパターンフィーチャを形成した後、フォトマスクが基準層に対して実際にどのくらい正確に位置合わせされているかを判断するために測定を行なう。この測定は重ね合わせマークを使って行なわれる。重ね合わせマークは一般に２つ１組で形成される。位置合わせ先の目標層に目標重ね合わせマークが形成され、位置合わせ元の現在の層に被測定重ね合わせマークが形成される。被測定重ね合わせマークは、測定に用いられるときにフォトレジストに形成される。レジスト画定目標マークと呼ばれることもある。しかし、この説明では、フォトレジストに形成されたマークおよび引き続き行なわれるエッチング後に下地層に残されたフィーチャの両方を指して、「被測定重ね合わせマーク」という用語を使用する。図２ａは、一般的な目標重ね合わせマークである外側フレーム１０および一般的な被測定重ね合わせマークである内側フレーム１２を示す。位置合わせが完全だった場合、図２ａに示されているように、内側フレーム１２は外側フレーム１０と正確に中心が合わされ、寸法Ｈ１およびＷ１が寸法Ｈ２およびＷ２と同じである。位置合わせが不完全だった場合、図２ｂに示されているように、内側フレーム１２は外側フレーム１０と中心が合ってなく、Ｈ１とＨ２が異なるかまたはＷ１とＷ２が異なる。
位置合わせマークおよび重ね合わせマークは、各ダイの有効デバイス領域の外側、一般にダイを最終的に切り離して分離するスクライブライン内に形成される。連続する層の位置合わせマークおよび重ね合わせマークは異なるスポットに形成されるので、例えば、連続する層の位置合わせマークが干渉し合うことはない。各フォトマスク上の既知の固有位置に各基準マークがある限り、一般にどのフォトマスクも一意的である。さまざまなフォトマスクの基準マークを間違える危険を回避できる。
モノリシックな三次元メモリアレイについては、２００２年１２月１９日に出願され、その後放棄され、以下‘４７０出願と呼ばれ、本願明細書において参照により援用されているHernerらの米国特許出願第１０／３２６，４７０号「An Improved Method for Making High Density Nonvolatile Memory 」（特許文献２）に記載されている。関連するメモリが、２００４年９月２９日に出願され、以下‘５４９出願と呼ばれるHernerの米国特許出願第１０／９５５，５４９号「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」（特許文献３）、２００４年９月２９日に出願され、以下‘５７７出願と呼ばれるHernerらの米国特許出願第１０／９５４，５７７号「Junction Diode Comprising Varying Semiconductor Compositions」（特許文献４）、および２００４年１２月１７日に出願されたHernerらの米国特許出願第１１／０１５，８２４号「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」（特許文献５）に記載されている。これらの特許出願は、全て本願明細書において参照により援用されている。
モノリシックな三次元メモリアレイは、複数のメモリレベルが、介在基板が全くないウェハのような単一基板上に形成されるものである。１つのメモリレベルを形成する層は、堆積されるか、または既存の１つまたは複数のレベルの層のすぐ上で成長させられる。対照的に、積み重ねられたメモリは、Leedy の米国特許第５，９１５，１６７号「Three Dimentional Structure Memory」（特許文献５）におけるように、別な基板上でメモリレベルを形成し、メモリレベルを互いに接着することにより構成されてきた。基板は、薄化されるか、または接合前にメモリレベルから除去され得るが、メモリレベルが当初別個の基板上で形成されるので、そのようなメモリは、真のモノリシックな三次元メモリアレイではない。
基板上に形成されたモノリシックな三次元メモリアレイは少なくとも、基板より上の第１の高さに形成された第１のメモリレベルと、第１の高さと異なる第２の高さに形成された第２のメモリレベルとを備える。３つ、４つ、８つ、またはそれ以上のメモリレベルを、そのようなマルチレベルアレイにおいて基板上に形成することができる。
図３に目を向けると、本願明細書において援用されている特許出願の三次元メモリアレイのそれぞれにおいて、メモリレベルは、下部導体２００、柱３００、および上部導体４００を備えている。各メモリセルは、１つの下部導体２００の一部、１つの柱３００、および１つの上部導体４００の一部を備える。上部導体および下部導体は導体レールであり、タングステンを含むことが好ましい。各柱３００は、垂直方向に向けられた半導体ダイオードを含む。この半導体ダイオードは、第１の導電率タイプの高濃度にドープされた下部領域と、低濃度にドープされた中央固有領域と、第１の導電率タイプと逆の第２の導電率タイプの高濃度にドープされた上部領域とを備えるｐ−ｉ−ｎダイオードであることが好ましい。いくつかの実施形態において、ダイオードは、例えば二酸化ケイ素層のような誘導破断アンチヒューズと直列に形成される。
メモリセルは、読み出し電圧の印加時に電流がほとんどまたは全く流れない初期高抵抗状態で形成される。セルをプログラムするために、上部導体と下部導体との間に比較的高いプログラミング電圧が印加される。このプログラミング電圧の印加によってセルが恒久的に変更されて低抵抗状態に変換される。低抵抗状態では、読み出し電圧の印加時に確実に測定できる電流が流れる。読み出し電圧の印加時の電流の違いで、プログラムされたセルとプログラムされていないセルを判別でき、従ってメモリ「１」とメモリ「０」を判別できる。
縦方向に隣接するメモリレベルは導体を共有できる。すなわち、１つのメモリレベルの上部導体が次のメモリレベルの下部導体として機能する場合がある。あるいは、メモリレベルが導体を共有しなくてもよく、それらを分離するためにレベル間誘電体が形成される場合もある。
‘４７０号、‘５４９号、‘５７７号、および‘８２４出願のメモリは、各レベルが先行レベルより上に積み重ねられている図３のメモリレベルのような複数のメモリレベルを備える。各メモリレベルには全く同じ構造が形成される。各メモリレベルに同一構造を作成するのに同一フォトマスクを再使用することが可能である。例えば、第１のメモリレベルに柱３００をパターン形成するために使用されたフォトマスクを、それに続く各メモリレベルの柱を形成するために再使用できる。
しかし、同じウェハに対してフォトマスクを再使用する場合、困難が生じる。フォトマスクが２回目に使用されるとき、このフォトマスクの先使用時とほぼ正確に同じ位置に正確に同じ基準マークが形成される。以前の基準マークと今回の基準マークが互いに干渉し合う場合がある。
例えば、図４ａは、第１のメモリレベルの形成に際して、フォトマスクＢＣ０（図示せず）と呼ばれる柱フォトマスクの初回使用中に柱３００と同じ層にパターン形成される位置合わせマーク１４を示す。この層を形成するために、多結晶シリコン（多結晶シリコンは、この説明中では、ポリシリコンと呼ばれる）の積層が堆積され、その後、パターン形成およびエッチングが施されて柱３００が形成される。同じパターン形成ステップ中に位置合わせマーク１４が形成され、従って位置合わせマーク１４もポリシリコンで形成される。例えば窒化チタンの薄い障壁層によって、このポリシリコン積層と下にあるタングステンとを分離することもできるし、この障壁層を同ステップ中にパターン形成およびエッチングすることもできる。図５ａは、柱３００と共に平坦化された誘電体１０３上に形成される位置合わせマーク１４の断面図を示す。図に示す便宜上、この断面図はわざと正確な縮尺で描かれていないことに注意されたい。位置合わせマーク１４の寸法は、柱３００によって形成される幅を、図５ａに実際に示されているよりも大きく上回るのが一般的である。
作製は図５ｂに示されているように続く。上部導体４００の形成により、この第１のメモリレベルＭ０が完成し、追加の誘電体１０８が堆積され、次のメモリレベルＭ１の下部導体５００が形成される。窒化チタンの薄い障壁層およびポリシリコン積層が堆積され、柱３００を形成するために用いられたフォトマスクＢＣ０が、メモリレベルＭ１の柱６００を形成するために再使用される。図５ｂに示されているように、メモリレベルＭ０の位置合わせマーク１４のほぼ真上に位置合わせマーク１４’が作られる。（この説明中、他方の「ほぼ真上」となる一方の構造またはフィーチャとは、一方が他方より上にあるが、正確に上である必要はなく、多少の位置合ずれが存在してもよいことを意味する。）上部導体７００の形成により、メモリレベルＭ１が完成する。
図４ｂに示されているように、メモリレベルＭ１の位置合わせマーク１４’とメモリレベルＭ０の位置合わせマーク１４を上から見ると、より早期の位置合わせマーク１４が見え、それによってステッパが現在の位置合わせマーク１４’を探しにくくなり、位置ずれの原因となる。
この問題を防止するために、本発明の方法を用いて、基準マーク（位置合わせマークまたは重ね合わせマークのどちらか）の現在例と先行例との間の中間の高さに遮光構造を形成し、それらの間に干渉が生じないようにマークの先行例を隠すように働く。図５ｃでは、メモリレベルＭ０の上部導体４００と同時に同じ材料でパターン形成された遮光構造１６が加えられている。この遮光構造１６は複数のほぼ平行なラインである。遮光構造１６を構成するラインの幅および間隔は十分に小さいのでステッパは判別できず、固体構造として作用し、図４ｃに示されているように、上から見たときに第１の位置合わせマーク１４を隠すのに効果的である。（このため、遮光構造１６は、実際には複数の微細線であったとしてもステッパには分かるので、図４ｃでは固体パッドとして示されている。）
要約すると、モノリシックに形成された積層垂直構造体に第１のフォトマスクを再使用できるようにする方法であり、この方法は、第１のフォトマスクを用いて第１の基準マークを第１の層に形成するステップと、上から見たときに第１の基準マークを隠すように働く遮光構造を第１の基準マークより上に形成するステップと、第１のフォトマスクを用いて、第２の基準マークを、第１の層より上にありかつ遮光構造より上にある第２の層に形成するステップと、を含むことについて説明してきた。遮光構造は、前述または後述する不透明な材料またはポリシリコンのような半透明の材料で形成できる。前述したように、遮光構造は一連のパターン形状を含むことができる。
この問題は、柱３００および柱６００をパターン形成するのに別々のフォトマスクを使用することによって回避されてきた。これらのフォトマスクは、位置合わせマークの位置を除き、すべての点で同一である。第２のフォトマスク上の位置合わせマークは、第１のフォトマスクで形成される位置合わせマークに干渉しない別の位置に配置可能であった。しかし、フォトマスクは非常に高価であるため、前述したものは魅力ある選択肢ではない。
フォトレジストに形成される被測定重ね合わせマークは最上層にあり、常に明瞭である。重ね合わせマーク測定中、目標重ね合わせマークが透明材料だけで覆われることが時折ある。集積回路の作製で最も広く使用されている誘電材料である二酸化ケイ素は透明であり、フォトレジストはほとんど透明である。この場合、重ね合わせマークを見えるように配置できる。しかし、別の場合では、目標重ね合わせマークまたは位置合わせマークである基準マークが配置されると１つまたはそれより多い層で基準マークが覆われて見えない。
だが、しばしば他の方法を用いて基準マークを配置できる。基準マークは一般に、デバイスを構成している実際のパターンフィーチャと比較して、非常に大きく、広いギャップをあけて配置されている。図６は、例えば柱３００と同時に形成されるポリシリコン積層内に形成される、位置合わせマーク１５の小部分を示す。誘電体１０８が柱３００間のギャップを埋め、位置合わせマーク１５上に堆積される。位置合わせに関するこの描写は、先に示されたものより正確な縮尺に近く（まだ正確な縮尺ではないが）、位置合わせマークは、デバイス領域に形成されたパターンフィーチャと比較して非常に広い。例えば厚さ約２００オングストロームの窒化チタンの薄い接着層１７の次に、例えば厚さ約１，５００オングストロームのタングステン層１８が堆積されたとする。パターン形成およびエッチングによって層１７および１８に導体が作り込まれる。アレイ領域内では、層１７および１８がほぼ平坦な面に堆積され、層１８の表面に凹凸が見えることが分かる。しかし、位置合わせマーク１５の領域では、位置合わせマークの凹凸が層１７および１８を通して転送され、エッジ１９は層１８の表面で容易に検出できる。位置合わせマーク１５が不透明層１７および１８で覆われていても、転送されたこの凹凸を検出することによって位置合わせマーク１５の位置を特定できる。
遮光構造が位置合わせマーク１５を隠蔽するように後から形成されれば、これによってこのマークは光学的に検出することも、または転送された凹凸によって検出することも、あるいはその両方で検出することもできなくなるはずである。従って、この説明で、遮光構造について、先に形成された基準マークを「隠す」と記述するとき、これは、遮光構造により、このマークを可視手段および転送された凹凸の一方または両方で検出できなくなることを意味する。
転送された凹凸によって基準マークを探すための別の態様として、基準マークが光学的に見えない場合にオープンフレームエッチングを実施することも知られている。そのようなエッチングステップでは、基準マークの領域内だけに隠蔽層がエッチングされ、有効デバイス領域内にはエッチングされない（例えば、図６の層１７および１８）。この技術は、追加のフォトマスクならびにパターン形成およびエッチングステップを必要とするが、有効デバイス領域内のフィーチャを形成するパターン形成ステップほどの精度でフォトマスクの寸法および配置を決定しなくてもよい。従って、オープンフレームエッチングを実施するためのフォトマスクは、通常のフォトマスクより安価である。
すべてのステップ段階を含んで形成されるべき全体構造は、フォトマスク再使用時に繰り返される基準マーク間の干渉を防止するように遮光構造の適切な配置および形態を決めるべく考慮されなくてはならない。本発明の方法を用いてフォトマスクを再使用できるようにした、積み重ねられた４つメモリレベルを有するモノリシックな三次元メモリアレイの製造の詳細な例を提供する。完全を期して、この例は、材料、寸法、条件およびプロセスステップを含む多くの詳細を含んでいる。結果が依然として本発明の範囲内にある一方で、これらの詳細の多くを修正、増大、または省略し得ることが当業者には理解できよう。この例は、例示としてのみ提供される。
説明されるモノリシックな三次元メモリアレイは、‘４７０号、‘５４９号、‘５７７号、および‘８２４出願において説明されたものと同様である。話を簡潔にするため、そして本発明を曖昧にすることを回避するために、それらの出願中において提示された詳細のすべてが含まれるわけではない。しかし、‘４７０号、‘５４９号、‘５７７号、および‘８２４出願のうちのいずれかの教示も除外されることを意図するものでは全くないことが理解できよう。
実施例
図７は、積み重ねられた４つのメモリレベルを有するモノリシックな三次元メモリアレイの断面図である。そのようなメモリアレイは、もっと多くのメモリレベルを有することもできるし、もっと少ないメモリレベルを有することもできることが分かる。
作製は、基板、好ましくは単結晶シリコンウェハから始まる。メモリレベルの形成前に、ルーティング層ＶＩを含むルーティング層が基板より上に形成される。（話を簡潔にするために、ルーティング層のすべてが示されているわけではない。）導体フォトマスクＹ０を用いてメモリレベルＭ０の下部導体２００が形成される。柱フォトマスクＢＣ０を用いてメモリレベルＭ０の柱３００が形成され、別の導体フォトマスクＸ１を用いて上部導体４００が形成され、メモリレベルＭ０が完成する。これらのフォトマスクはそれぞれが一意的である。（分かりやすくするために、一意的なフォトマスクを指すのにＹ０、ＢＣ０およびＸ１のような名称が使われ、これらの名称は図８および９のチャートに示されている。但し、図７は形成される構造を示すものであって、構造を形成するために用いられるフォトマスクを示すものではない。従って、この図にはフォトマスクは示されていない。）
下部導体２００、柱３００および上部導体４００は、ともにメモリセルを形成し、それらの間の位置合わせは不可欠である。導体Ｖ１、２００および４００ならびに柱３００はいずれも、導電性材料を堆積した後にパターン形成およびエッチングを施して導電性フィーチャを残すという減法的な方法で形成される。導電性フィーチャ間のギャップは誘電体（図示せず）で埋められる。
図８は、位置合わせを示すチャートである。各フォトマスクについて、目玉状の記号は現在位置合わせされている層を示し、位置合わせマーク記号は現在のフォトマスクの位置合わせ先の位置合わせマークの層を示す。Ｖ１フォトマスクがＲ１ルーティング層内の位置合わせマークに位置合わせされ、Ｒ２フォトマスクがＶ１ルーティング層内にある位置合わせマークに位置合わせされ、Ｙ０フォトマスクもＶ１ルーティング層内にある位置合わせマークに位置合わせされることが分かる。
同様に、柱フォトマスクＢＣ０および上部導体フォトマスクＸ１はそれぞれが、直前の層内に形成された位置合わせマークに位置合わせされる。
図９は、重ね合わせマークの配置を示すチャートである。この場合では、目標層（位置合わせ先の層）上に配置される目標重ね合わせマークが外側フレームである一方で、位置合わせ層内に形成される被測定重ね合わせマークが内側フレームである。内側フレームが外側フレーム内で中心が合わされていることが理想的である。達成された位置合わせは、柱３００の内側フレームと下部導体２００の外側フレームとの間で測定されることが分かる（列４）。同様に（列５参照）、上部導体４００の内側フレームは、直前の層である柱３００の外側フレームに対して測定される。
図７に戻ると、メモリレベルＭ０の完成後、レベル間誘電体が形成され平坦化される。次のエッチングステップで、レベル間誘電材料に空隙がエッチングされる。この空隙内に垂直方向の相互接続４５０が形成され得る。ｚｉａとしても知られている垂直方向の相互接続４５０は、メモリレベル間の電気接続および下にある支持回路間の電気接続を提供する。ｚｉａ４５０はルーティング層Ｖ１へつながる。最も重要なのは、上部導体４００に対するｚｉａの位置合わせではなく、Ｖ１に対するｚｉａの位置合わせである。このように、内部にｚｉａ４５０が形成される空隙をエッチングするために用いられるフォトマスクＺ１は、直前の層ではなく、ルーティング層Ｖ１に最適に位置合わせされる。
図８（列６）を参照すると、ルーティング層Ｖ１に形成された位置合わせマークにフォトマスクＺ１が位置合わせされることが分かる。同様に、図９を参照すると、ｚｉａ４５０が形成される誘電層にパターン形成された内側フレーム（被測定重ね合わせマーク）は、ルーティング層Ｖ１の外側フレーム（目標重ね合わせマーク）内に入れ子式に置かれるようになっている（列６）。
メモリレベルＭ１の形成は、下部導体５００のパターン形成およびエッチングから始まる。ｚｉａからメモリレベルＭ１の下部導体５００への接続の仕方とｚｉａからメモリレベルＭ０の下部導体２００への接続の仕方は少し異なるため、下部導体５００をパターン形成するために用いられるフォトマスクと下部導体２００をパターン形成するために用いられるフォトマスクは全く同じではない。一意的な導体フォトマスクＹ２を用いて導体５００がパターン形成される。（フォトマスクＹ０を用いて導体２００がパターン形成されたことを思い出されたい。）従って、これら２層の基準マークの間に干渉は生じない。
窒化チタンの障壁層および半導体積層の堆積後、柱６００がパターン形成される。メモリレベルＭ０の柱３００をパターン形成するのに用いられた柱フォトマスクＢＣ０が再使用される。柱６００のパターン形成中にフォトマスクＢＣ０によって形成される、位置合わせマーク、目標重ね合わせマークおよび被測定重ね合わせマークは、フォトマスクＢＣ０の初回使用時、柱３００のパターン形成中に形成された同じマークの真上に形成される。
繰り返された重ね合わせマークを用いる最初の試行時に最初の問題が生じる。図７を参照すると、窒化チタンの障壁層と柱６００を形成するようにパターン形成されるポリシリコン積層とが堆積される。ポリシリコン積層上にフォトレジストの層が堆積され、フォトレジストを露出させるためにフォトマスクＢＣ０が使われる。図９（列８）を参照すると、現像後、内側フレームの形状の被測定重ね合わせマークがフォトレジストに形成される。フォトマスクＢＣ０が正しくセットされたことを確認するために、この内側フレームの位置が、対応する目標重ね合わせマーク、すなわち、この目的のために形成された、下部導体５００とともにパターン形成された外側フレームに対して測定される。
図１０ａに目を向けると、フォトレジスト２０にパターン形成された内側フレーム被測定重ね合わせマーク２６’が、柱３００と一緒にパターン形成された内側フレーム被測定重ね合わせマーク２６のほぼ真上に形成されているのが分かる。被測定重ね合わせマーク２６と被測定重ね合わせマーク２６’との間に垂直に介設するように形成された遮光構造がなければ、被測定重ね合わせマーク２６は被測定重ね合わせマーク２６’と干渉し得る。話を簡潔にするためにここには記載しないが、干渉が転送された凹凸によるものである場合がある。
図９の列８を参照すると、柱６００のパターン形成中にフォトレジストに形成された被測定重ね合わせマーク（内側フレーム）が、下部導体５００と一緒にパターン形成された目標重ね合わせマーク（外側フレーム）に対して測定されることが分かる。（メモリレベルＭ０の）柱３００と一緒にパターン形成された被測定重ね合わせマーク（内側フレーム）との干渉は、メモリレベルＭ０の上部導体４００と一緒に形成された遮光構造の形成によって防止される。図１０ｂに示されているように、遮光構造２７は、柱３００のパターン形成中にフォトマスクＢＣ０によって形成された被測定重ね合わせマーク２７を隠せる程度に大きい領域内の、ほぼ平行でほぼ同一平面上の複数の線であることが好ましい。
形成されるのはモノリシックな三次元半導体デバイス構造体であって、第１の位置に第１の基準マークの第１の存在を含む第１の層と、第１の位置のほぼ真上にある第２の位置に、第１の基準マークの第２の存在を含む第２の層と、第１の層と第２の層との間の中間層であって、第１の基準マークの第１の存在と第１の基準マークの第２の存在との間に垂直に介設された遮光構造を備える中間層と、を備える。
柱６００の完成後、繰り返される位置合わせマークを使用しようとすると別の問題が生じる場合がある。図７を参照すると、窒化チタン層とタングステン層がポリシリコン柱６００に堆積され、同じレベルに形成されたポリシリコンの位置合わせ層を覆っている。メモリレベルＭ１の上部導体７００をパターン形成するために（図８、列９を参照）、上部導体７００をパターン形成するために用いられるフォトマスクＸ３を、フォトマスクＢＣ０によって形成された位置合わせマークに対して配置する必要がある。
しかし、この位置合わせマークは、メモリレベルＭ０の柱３００を形成するためのフォトマスクＢＣ０の初回使用で形成された第１の位置合わせマークの真上にある。この例では、柱６００で形成された現在の位置合わせマークが不透明なタングステンによって覆われているので、窒化チタン層およびタングステン層を通して転送される凹凸を探すことによって位置合わせマークを探す。介在遮光構造が全く形成されなければ、柱３００と一緒にパターン形成された位置合わせマークから転送される凹凸が、柱６００と一緒にパターン形成された最新の位置合わせマークから転送される凹凸に干渉する可能性がある。
図５ｂを参照すると、例えば、柱３００と一緒にパターン形成された位置合わせマーク１４が、柱６００と一緒にパターン形成された位置合わせマーク１４’に干渉する可能性がある。
次に、図８の列９を参照すると、メモリレベルＭ０の上部導体４００と一緒に形成された遮光構造の形成によって、この干渉が防止されることが分かる。図５ｃに示されているように、遮光構造１６は、柱３００のパターン形成中にフォトマスクＢＣ０によって形成された位置合わせマークを隠せる程度に大きい領域内の、ほぼ平行でほぼ同一平面上の複数の線であることが好ましい。
複数の線は、いくつかの理由から固体パッドの代わりに使用される。この遮光構造はタングステンで形成される。大きなタングステン構造物は剥離しやすいが、一連のタングステンの線であれば剥離しない。
また、位置合わせマーク、重ね合わせマーク、遮光構造をはじめとする、有効デバイス領域の外側に形成される構造物は、有効デバイス領域内の構造物を同じプロセスにさらされる。図５ｃを参照すると、遮光構造１６は上部導体４００と同時に同じ材料で形成される。上部導体４００は、例えば、化学機械的平坦化（ＣＭＰ）によって平坦化された表面上に窒化チタン層を約２０〜約１，０００オングストローム、好ましくは約２００オングストローム堆積することによって形成される。次に、約１，５００オングストロームのタングステン層３２が堆積される。有効デバイス領域内で、これらの層をパターン形成およびエッチングが施されて上部導体４００が形成される。誘電材料１００が導体４００の上および導体４００間に堆積され、導体４００間のギャップが埋められ、導体４００が覆われ、レベル間誘電体が形成される。メモリレベルＭ１を作製する場合、ほぼ平坦な表面の形成後に、例えばＣＭＰによる平坦化ステップが続く。誘電体の堆積およびＣＭＰステップの持続時間は、有効デバイス領域内に平坦な表面が形成されるように最適化される。遮光パッド１６を構成する線が導体４００とほぼ同じ寸法であるならば、誘電体の堆積およびＣＭＰがこの領域内で同じ効果を及ぼし、また、ほぼ平坦な表面を形成すると予測される。だが、この場合、ほぼ平坦な表面の目的は、第１の位置合わせマーク１４を効果的に隠し、その凹凸を後に続く層に転送しないことであり、また位置合わせマーク１４’との干渉を防止することである。
作製は続く。図７および９を参照すると、上部導体７００をパターン形成するために、フォトマスクＸ３が、柱６００と一緒に形成された位置合わせマークに対して位置合わせされる。上部導体７００を形成する窒化チタン層およびタングステン層上のフォトレジストが露光および現像され、内側フレームの形状の被測定重ね合わせマークが形成される。列９に示されているように、この内側フレーム被測定重ね合わせマークは、ＢＣ０フォトマスクの２回目の使用中にメモリレベルＭ１の柱６００と一緒にパターン形成された外側フレーム目標重ね合わせマーク内で中心が合わされている必要がある。この外側フレーム目標重ね合わせマークの第１の例は、ＢＣ０フォトマスクの初回使用中にメモリレベルＭ０の柱３００と一緒に形成された。柱６００と一緒にパターン形成された目標重ね合わせマークと、以前に形成された同じ目標重ね合わせマーク例との干渉を防止するために、図９に示されているように、遮光構造（好ましくは、メモリレベルＭ０の柱３００のパターン形成中にフォトマスクＢＣ０によって形成された目標重ね合わせマークを隠せる程度に大きい領域内の、ほぼ平行でほぼ同一平面上の複数の線であることが好ましい）が、メモリレベルＭ０の上部導体４００と一緒にパターン形成される。
要約すると、モノリシックな三次元メモリアレイを形成する方法であり、この方法は、ａ）第１の基準マークを含む第１の層を、第１のフォトマスクを用いて第１の高さに形成することを含む、第１のメモリレベルを形成するステップと、ｂ）遮断構造を含む第２の層を、第１の高さより上の第２の高さに形成するステップと、ｃ）第２の基準マークを含む第３の層を、第１のフォトマスクを用いて第２の高さより上の第３の高さに形成することを含む、第２のメモリレベルを形成するステップと、を含み、遮断構造が第１の基準マークと第２の基準マークとの間に垂直に介設されることについて説明してきた。
図７を参照すると、フォトマスクＸ３を用いて上部導体７００がパターン形成され、メモリレベルＭ１が完成する。レベル間誘電体が形成されて平坦化され、メモリレベルＭ２の作製が始まる。窒化チタン接着層４０およびタングステン層４２が平坦化された誘電体上に堆積される。タングステン層上にフォトレジストが堆積され、フォトレジストはフォトマスクＹ０を用いてメモリレベルＭ２の下部導体８００を形成するようにパターン形成される。フォトレジストに被測定重ね合わせマークが形成される。図７および９（列１０）を参照すると、フォトマスクＹ０の配置精度を確認するために、フォトレジストに形成された被測定重ね合わせマークが、メモリレベルＭ１の上部導体７００と一緒にパターン形成された目標重ね合わせマークに対して測定される。
しかし、これがフォトマスクＹ０の２回目の使用になることを思い出されたい。フォトマスクＹ０は、メモリレベルＭ１の下部導体２００をパターン形成するために使用された。従って、内側フレームの形状の被測定重ね合わせマークは、フォトマスクＹ０の初回使用中に形成された下部導体２００のレベルにパターン形成された同じ被測定重ね合わせマークのほぼ真上のフォトレジストに形成される。以前に形成された被測定重ね合わせマークが今回の被測定重ね合わせマークに干渉する可能性がある。
この干渉を防止するために、下部導体５００のパターン形成中に遮光構造のパターン形成が行なわれた。図９に示されているように、遮光構造は、下部導体２００のパターン形成中にフォトマスクＹ０によって形成された被測定重ね合わせマークを隠せる程度に大きい領域内の、ほぼ平行でほぼ同一平面上の複数の線であることが好ましい。
同様に、図７および８（列１１）を参照すると、フォトマスクＢＣ０（柱９００をパターン形成するための３回目の使用時）が、メモリレベルＭ２の下部導体８００のパターン形成にＹ０フォトマスクによって作成された位置合わせマークに対してセットされるが、この位置合わせマークは、メモリレベルＭ０の下部導体８００のパターン形成中にＹ０フォトマスクの初回使用中に作成された同じ位置合わせマークと干渉する可能性がある。この干渉を防止するために、メモリレベルＭ０の下部導体２００のパターン形成中に作成された位置合わせマークとメモリレベルＭ２の下部導体２００のパターン形成中に作成された同じ位置合わせマークとの間に垂直方向に介在する遮光構造が形成されることが好ましい。図８に示されているように、そのような遮光構造は、例えば、メモリレベルＭ０の上部導体４００のパターン形成中にパターン形成することができる。この遮光構造は、下部導体２００のパターン形成中にフォトマスクＹ０によって形成された被測定重ね合わせマークを隠せる程度に大きい領域内の、ほぼ平行でほぼ同一平面上の複数の線であることが好ましい。
以上、メモリレベルＭ１の柱６００の形成中のフォトマスクＢＣ０の２回目の使用で、どのようにしてメモリレベルＭ０の柱３００の形成中にフォトマスクＢＣ０の初回使用中に形成された、位置合わせマーク、目標重ね合わせマークおよび被測定重ね合わせマークのほぼ真上に、位置合わせマーク、目標重ね合わせマークおよび被測定重ね合わせマークを作製したか、ならびに、どのようにして各基準マークの第１および第２の例の間の干渉を防止するための遮光構造を介在レベルに作製したかを説明した。フォトマスクＢＣ０は、メモリレベルＭ２の柱９００をパターン形成するために３回目の使用に供されるが、再び同じ干渉問題が起こると予測される。
図７および９（列１１）を参照すると、メモリレベルＭ２の柱９００と一緒にパターン形成された被測定重ね合わせマーク（内側フレーム）とメモリレベルＭ１の柱６００と一緒にパターン形成された先行する被測定重ね合わせマーク（いずれもフォトマスクＢＣ０を用いてパターン形成される）との間の干渉は、それらの間に垂直方向に介在する遮光構造を形成することによって防止される。図９に示されているように、この遮光構造は、メモリレベルＭ１の上部導体７００と一緒にパターン形成されることが好ましい。この遮光構造は、柱６００のパターン形成中にフォトマスクＢＣ０によって形成された被測定重ね合わせマークを隠せる程度に大きい領域内の、ほぼ平行でほぼ同一平面上の複数の線であることが好ましい。この遮光構造は、フォトマスクＢＣ０の初回使用時に柱３００と一緒にパターン形成された被測定重ね合わせマークおよびフォトマスクＹ０の初回使用時に下部導体２００と一緒にパターン形成された目標重ね合わせマーク（外側フレーム）を隠す働きもする。
図７および８（列１２）を参照すると、メモリレベルＭ２の柱９００と一緒にパターン形成された位置合わせマークとメモリレベルＭ１の柱６００と一緒にパターン形成された先行する位置合わせマーク（いずれもフォトマスクＢＣ０を用いてパターン形成される）との間の干渉は、それらの間に垂直方向に介在する遮光構造を形成することによって防止される。この遮光構造は、メモリレベルＭ１の上部導体７００と一緒にパターン形成されることが好ましい。また、この遮光構造は、柱６００のパターン形成中にフォトマスクＢＣ０によって形成された位置合わせマークを隠せる程度に大きい領域内の、ほぼ平行でほぼ同一平面上の複数の線であることが好ましい。
図７および９（列１２）を参照すると、メモリレベルＭ２の柱９００と一緒にパターン形成された目標重ね合わせマーク（外側フレーム）とメモリレベルＭ１の柱６００と一緒にパターン形成された先行する目標重ね合わせマーク（いずれもフォトマスクＢＣ０を用いてパターン形成される）との間の干渉は、それらの間に垂直方向に介在する遮光構造を形成することによって防止される。図９に示されているように、この遮光構造は、メモリレベルＭ１の上部導体７００と一緒にパターン形成されることが好ましい。また、この遮光構造は、柱６００のパターン形成中にフォトマスクＢＣ０によって形成された目標重ね合わせマークを隠せる程度に大きい領域内の、ほぼ平行でほぼ同一平面上の複数の線であることが好ましい。
図７を参照すると、上部導体１０００のエッチングによってメモリレベルＭ２が完成する。レベル間誘電体を形成するために誘電材料が堆積され、平坦な表面を作るために誘電体の上面が平坦化される。下部導体１１００から始まる、第４および最後のメモリレベルＭ３がこの平坦な表面より上に形成される。しかし、下部導体１１００を形成する窒化チタン層およびタングステン層を堆積する前に誘電体エッチングが実施される。これは、内部にｚｉａ１０５０が形成される空隙を形成する、非常に深い誘電体エッチングである。ｚｉａ１０５０は、メモリレベルＭ３の下部導体１１００とｚｉａ４５０の上部との間に電気接続を提供する。この層は、フォトマスクＺ１を用いてパターン形成される。図８および図９から、これがフォトマスクＺ１の２回目の使用になることが分かる。フォトマスクＺ１は、メモリレベルＭ１の下部導体５００をルーティング層Ｖ２に接続するｚｉａ４５０の形成にも使用された。
ほとんどの層は直前の層に位置合わせされるのが最良であるが、ｚｉａ４５０はルーティング層Ｖ２と接触させられ、そのため、その直前にパターン形成された層ではなく、（図８の列６に示されているように）上部導体４００をルーティング層Ｖ２に対して位置合わせされたことを思い出されたい。列１３に示されているように、同じことがｚｉａ１０５０についても課せられる。すなわち、このエッチングは、メモリレベルＭ２の上部導体１０００に位置合わせされるのではなく、もっと前の層、好ましくは上部導体７００に位置合わせされる。（接触先の下部導体５００に位置合わせされるのが理想的であるが、非常に多くの介在層があるので、これは実際的ではない。上部導体７００は柱６００に正確に位置合わせされたが、柱６００は下部導体５００に正確に位置合わせされた。従って、上部導体７００に位置合わせすればよいことが概ね判明している。）
図７および９（列１３）を参照すると、ｚｉａ４５０が堆積された空隙をエッチングしているときに、フォトマスクＺ１の初回使用中にパターン形成された被測定重ね合わせマーク（内側フレーム）が、ｚｉａ１０５０を形成するための誘電体エッチングの前にフォトレジストに形成された現在の被測定重ね合わせマークと干渉する。第１の被測定重ね合わせマーク、すなわち、ｚｉａ４５０が形成された空隙を開いた最初の誘電体エッチング中に形成される内側フレームは、ほとんどの実施形態において、透明な二酸化ケイ素で作成される。従って、第１の被測定重ね合わせマークは見えず、この例では干渉が生じないと予測される。
これまで説明したパターン形成およびエッチングステップのほとんどで、エッチングされる層はフォトレジストのブランケットで覆われる。フォトマスクはフィーチャおよび基準マークを画成する。露光および現像プロセス後、例えば、柱すなわちレール形導体、ならびに、例えば位置合わせマーク、内側および外側フレーム重ね合わせマークのような基準マークなど、ポジ形のフォトレジストフィーチャが残る。
しかし、ｚｉａエッチングは、幾分か異なるように実施されることが好ましい。この場合、現像プロセス中、表面全体がフォトレジストで覆われ、内部にｚｉａが形成される空隙だけが取り除かれる。さらに重ね合わせマークがネガ形に形成される。例えば、露光および現像ステップの後、被測定重ね合わせマーク、好ましくは内側フレームが、フォトレジストに、ポジ形フィーチャとしてではなく、フレーム形の空隙として形成される。エッチングが実施されてｚｉａ空隙が形成されると、内側フレーム被測定重ね合わせマークによって、誘電体に空隙が内側フレームの形状に形成される。
この誘電体エッチングは非常に深いことにも着目されたい。図１１ａは、比較的高いアスペクト比を有するフレーム形のトレンチである、誘電体で形成された被測定重ね合わせマーク１０８の断面図を示す。このエッチングの後、空隙を埋め、ｚｉａ４５０および下部導体５００（図７参照）を形成する窒化チタン層５０およびタングステン層５２が堆積される。下部導体５００をエッチングするためのパターン形成およびエッチングステップは、同じエッチング中に形成された非常に深い被測定重ね合わせマーク内から窒化チタン２２およびタングステン２４を一掃するには不十分である。従って、図１１ｂに示されているように、上から見ると見えるいくらかのタングステンおよび窒化チタンが残り、結果として、ｚｉａ１０５０を形成するための空隙がエッチングされる時に形成された同じ被測定重ね合わせマークの第２の例と光学的に干渉する場合がある。
図７および９（列１３）を参照すると、このように、（ｚｉａ４５０用の空隙のエッチング時に）フォトマスクＺ１の初回使用中に誘電体にパターン形成された被測定重ね合わせマーク（内側フレーム）と（ｚｉａ１０５０用の空隙のエッチング前に）フォトマスクＺ１の２回目の使用中にフォトレジストにパターン形成された被測定重ね合わせマークとの間の干渉を防止するための遮光構造が必要である。しかし、この遮光構造の配置は難題である。図１１ａおよび１１ｂに示されているように、フォトマスクＺ１で形成される被測定重ね合わせマークの第１の例を形成するエッチングは非常に深いため、直後に（下部導体５００と一緒に）層内にパターン形成される遮光構造を形成することは非現実的である。というのは、これらの層が非常に大きな凹凸の上に堆積されることになるからである。
下部導体５００の形成後、充填用誘電体が堆積されると凹凸が軽減する。遮光構造は実際、柱６００にパターン形成されるポリシリコン積層である次の層と一緒ならば、形成できる。いずれの柱も、柱３００、６００、９００、および（最後に）１２００をパターン形成するために再使用されるフォトマスクＢＣ０を用いてパターン形成されることを思い出されたい。このように、この遮光構造は、ポリシリコン積層６０と窒化チタン障壁層６２とを含む（図７）。
この遮光構造のサイズおよび配置は非常に重要である。遮光構造は柱６００と一緒にパターン形成されるようになる。しかし、図９を参照すると、同じフォトマスクＢＣ０が再使用されるため、柱９００と一緒に同じ遮光構造の別の例が形成されることが不可避であり、また、現在の内側フレーム被測定重ね合わせマークと、ｚｉａ４５０を形成するためのエッチング中に形成された以前の内側フレーム被測定重ね合わせマークとの間に介在することになる。図９、列１３から分かるように、柱９００と一緒にパターン形成された遮光構造の例は、現在の被測定重ね合わせマークと、測定対象とされる外側フレーム目標重ね合わせマーク（上部導体７００と一緒に形成される）との間に垂直方向に配設される。遮光構造がごく大きいと、目標重ね合わせマークの全部または一部を遮光構造が隠し、正常な重ね合わせ測定で検出されやすい。従って、このポリシリコン遮光構造は、内側フレームを隠す程度に大きく、外側フレームを隠さない程度に小さくなくてはならない。
この場合、間に遮光構造が垂直方向に介在する状態で、第１の重ね合わせマークより上に第２の重ね合わせマークとなるように第１の重ね合わせマークおよび第２の重ね合わせマークが形成されている。第３の重ね合わせマークが遮光構造の下にあり、上から見たときに第２の重ね合わせマークが第３の重ね合わせマークの領域内に収まるようになり、遮光構造は第３の重ね合わせマークを隠さない。
しかし、大きなタングステン構造体など、大きなポリシリコン構造体の方が剥離しにくいので、このポリシリコン遮光構造体は一連の平行線ではなく固体パッドとすることができる。
図８、列１４に示されているように、フォトマスクＺ１の初回使用時に形成される位置合わせマークの第１の存在は、ポリシリコンパッドである遮光構造を用いて遮光されることが好ましい。この遮光構造の例は、毎回フォトマスクＢＣ０を使用して、柱３００、６００、９００および最後に１２００と一緒に形成される。
図９、列１４に目を向けると、（ｚｉａ４５０を形成するためのエッチング中に形成された）フォトマスクＺ１で形成された目標重ね合わせマーク（外側フレーム）の第１の例は、例えば、メモリレベルＭ１の上部導体７００と一緒に形成される遮光構造など、介在層に形成される遮光構造を使用することによって遮光できる。
図７に目を向けると、窒化チタン層５０およびタングステン層５２を堆積してｚｉａ１０５０を充填した後、Ｙ２フォトマスクを使用してメモリレベルＭ３の下部導体１１００がパターン形成される。これがＹ２フォトマスクの２回目の使用になる。図８（列１５）および図９（列１４）に示されているように、フォトマスクＹ２の初回使用時にパターン形成された位置合わせマークおよび被測定重ね合わせマーク（内側フレーム）の先行例との干渉を防止するために、メモリレベルＭ１の上部導体７００と一緒に遮光構造が形成されることが好ましい。また、図９の列１５に示されているように、メモリレベルＭ２の下部導体１０００と一緒にパターン形成される遮光構造により、目標重ね合わせマーク（外側フレーム）の先行例との干渉が防止される。これらの遮光構造のそれぞれは、同じ基準マークの先行例を隠せる程度に大きい領域内の、ほぼ平行でほぼ同一平面上の複数の線であることが好ましい。
図７を参照すると、メモリレベルＭ３の下部導体１１００をパターン形成およびエッチングした後、フォトマスクＢＣ０の４回目の使用によって位置合わせマークならびに被測定および目標重ね合わせマークの第４の例が形成され、柱１２００の形成が達成される。図８（列１６）および図９（列１５および１６）に示されているように、好ましい実施形態において、遮光構造は、これら基準マークの３つ全部の先行例を遮光するように、上部導体１０００と一緒にパターン形成される。これらの遮光構造のそれぞれは、同じ基準マークの先行例を隠せる程度に大きい領域内の、ほぼ平行でほぼ同一平面上の複数の線であることが好ましい。
作製は、上部導体１３００を下位メモリレベルに接続するｚｉａ（図示せず）を形成する最終誘電体エッチング、フォトマスクＴＭを用いた上部金属（図示せず）のパターン形成、およびフォトマスクＰＡＤを用いたパッドの形成と続く。これは、これらのフォトマスクのそれぞれの初回使用となるので、以前の基準マークとの干渉は生じず、余分な遮光構造を形成する必要はない。
以上、詳細な作製方法を説明したが、本発明の範囲内の結果をもたらす、同じ構造体を作成できる方法であれば、どのような方法を使用することも可能である。また、説明された例は一実施形態に過ぎないことも理解されたい。この構造体には、別の視点から特定の遮光構造を形成できたはずである。本願明細書に記載された遮光構造はポリシリコンパッドまたは複数の平行な金属線であったが、マークを光学的に隠蔽することによって、検出可能な転送された凹凸の転送を防止することによって、またはいずれか他の方法によって、基準マークの以前の繰り返しを隠すように働くのであれば、遮光構造が他の多くの形態を取り得ることが明らかである。
同様に、本願明細書に記載されるモノリシックな三次元半導体メモリアレイはフォトマスクが再使用される集積回路の一例に過ぎないということが、当業者には理解できよう。柱およびレール形導体を備える４レベルメモリが記載されているが、ここに記載されているものと異なる層または構成要素を有する他タイプのメモリ、またはメモリ以外の構造体も、複雑な集積回路の形成に際してフォトマスクを再使用できるようにする本発明の方法に従って遮光構造を使用できる。
前述した詳細な説明は、本発明が取り得る多くの形態のいくつかのみを説明した。この理由から、この詳細な説明は、例示を意図するものであって、限定を意図するものではない。本発明の範囲を定義することを意図するものは、すべての同等物を含む添付の特許請求の範囲のみである。
一般的な位置合わせマークの平面図である。 完璧に位置合わせされた状態の被測定重ね合わせマークと目標重ね合わせマークの平面図である。 不完全に位置合わせされた状態の被測定重ね合わせマークと目標重ね合わせマークの平面図である。 モノリシックな三次元メモリアレイにおける単一メモリレベルの斜視図である。 位置合わせマークの第１の存在を示す平面図である。 位置合わせマークの第１の存在と、そのすぐ上の同じ位置合わせマークの第２の存在を示す平面図である。 同じ位置合わせマークの第１および第２の存在の平面図であり、介在する遮光構造とほぼ同じ位置に、同じ位置合わせマークの第１および第２の存在があり、位置合わせマークの第１の存在が隠れている。 第１のメモリレベルの一部およびそれと一緒に形成された位置合わせマークの断面図である。 第２のメモリレベルおよび第２の位置合わせマークが形成されている、後の段階の製造を示す断面図である。 図５ｂと同じ段階を示す断面図であるが、２つの位置合わせマークも間に遮光構造が加えられている。 堆積層を介して凹凸が転送される態様を示す断面図である。 ４つのメモリレベルを有するモノリシックな三次元メモリアレイの断面図である。 図７の構造を作成中の、フォトマスクの位置合わせおよび本発明による遮光構造の位置を示すチャートである。 図７の構造を作成中の、被測定重ね合わせマークおよび目標重ね合わせマークの位置ならびに本発明による遮光構造の位置を示すチャートである。 異なるレベルに形成された同じ内部重ね合わせマークの２つの例の間の干渉を示す断面図である。 遮光構造が追加された状態の同一構造の断面図である。 誘導体で形成され、エッチング前の不透明な層で覆われた被測定重ね合わせマークの断面図である。 誘導体で形成され、エッチング後の不透明な層で覆われた被測定重ね合わせマークの断面図である。

Claims (50)

  1. モノリシックに形成された積層垂直構造体に第１のフォトマスクを再使用できるようにする方法であって、
    第１のフォトマスクを用いて第１の基準マークを第１の層に形成するステップと、
    上から見たときに前記第１の基準マークを隠す働きをする遮光構造を、前記第１の基準マークより上に形成するステップと、
    前記第１のフォトマスクを用いて、第２の基準マークを、前記第１の層より上にありかつ前記遮光構造より上にある第２の層に形成するステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    前記第１の基準マークが、第１の位置合わせマークである方法。
  3. 請求項１記載の方法において、
    前記遮光構造が、不透明または半透明の材料で形成された単一のパターンフィーチャである方法。
  4. 請求項３記載の方法において、
    前記不透明または半透明の材料が、金属またはポリシリコンである方法。
  5. 請求項１記載の方法において、
    前記遮光構造が、一連のパターン形状を含む方法。
  6. 請求項５記載の方法において、
    前記一連のパターン形状が、ギャップによって分離された一連の平行線を含む方法。
  7. 請求項１記載の方法において、
    前記第１の基準マークが、第１の重ね合わせマークである方法。
  8. 請求項７記載の方法において、
    前記第１の重ね合わせマークが、第１の目標重ね合わせマークである方法。
  9. 請求項７記載の方法において、
    前記第１の重ね合わせマークが、第１の被測定重ね合わせマークである方法。
  10. 請求項７記載の方法において、
    前記第２の基準マークが第２の重ね合わせマークであり、前記方法が、前記遮光構造の下に第３の重ね合わせマークを形成するステップをさらに含み、上から見たときに前記第２の重ね合わせマークが前記第３の重ね合わせマークの領域内に収まるようになり、前記遮光構造が前記第３の重ね合わせマークを隠さない方法。
  11. 請求項１０記載の方法において、
    前記第１および第２の重ね合わせマークが被測定重ね合わせマークであり、前記第３の重ね合わせマークが目標重ね合わせマークである方法。
  12. 請求項１０記載の方法において、
    前記第１および第２の重ね合わせマークが目標重ね合わせマークであり、前記第３の重ね合わせマークが被測定重ね合わせマークである方法。
  13. 請求項１記載の方法において、
    前記モノリシックな積層垂直構造体が、モノリシックな三次元メモリアレイである方法。
  14. モノリシックな三次元半導体デバイス構造体であって、
    第１の位置に第１の基準マークの第１の存在を含む第１の層と、
    前記第１の位置のほぼ真上にある第２の位置に前記第１の基準マークの第２の存在を含む第２の層と、
    前記第１の層と前記第２の層との間の中間層であって、前記第１の基準マークの前記第１の存在と前記第１の基準マークの前記第２の存在との間に垂直に介設された遮光構造を備える中間層と、
    を備えるモノリシックな三次元半導体デバイス構造体。
  15. 請求項１４記載のモノリシックな三次元半導体デバイス構造体において、
    前記第１の基準マークが、位置合わせマークであるモノリシックな三次元半導体デバイス構造体。
  16. 請求項１４記載のモノリシックな三次元半導体デバイス構造体において、
    前記第１の基準マークが、第１の重ね合わせマークであるモノリシックな三次元半導体デバイス構造体。
  17. 請求項１６記載のモノリシックな三次元半導体デバイス構造体において、
    前記第１の重ね合わせマークが、目標重ね合わせマークであるモノリシックな三次元半導体デバイス構造体。
  18. 請求項１６記載のモノリシックな三次元半導体デバイス構造体において、
    前記第１の重ね合わせマークが、被測定重ね合わせマークであるモノリシックな三次元半導体デバイス構造体。
  19. 請求項１６記載のモノリシックな三次元半導体デバイス構造体において、
    前記中間層の下に第３の層をさらに備え、前記第３の層が第２の重ね合わせマークを含み、前記第２の重ね合わせマークが第３の位置とほぼ中心が合わせられ、前記第３の位置が前記第２の位置のほぼ真下もあり、前記第１の重ね合わせマークの前記第２の存在は、上から見たときに前記第２の重ね合わせマークの領域内に収まるようになり、前記遮光構造が前記第２の重ね合わせマークを隠さないモノリシックな三次元半導体デバイス構造体。
  20. 請求項１４記載のモノリシックな三次元半導体デバイス構造体において、
    前記遮光構造が、ポリシリコンを含むモノリシックな三次元半導体デバイス構造体。
  21. 請求項１４記載のモノリシックな三次元半導体デバイス構造体において、
    前記遮光構造が、金属を含むモノリシックな三次元半導体デバイス構造体。
  22. 請求項２１記載のモノリシックな三次元半導体デバイス構造体において、
    前記遮光構造が、タングステンを含むモノリシックな三次元半導体デバイス構造体。
  23. 請求項２２記載のモノリシックな三次元半導体デバイス構造体において、
    前記遮光構造が、タングステンを含む複数の平行線を備えるモノリシックな三次元半導体デバイス構造体。
  24. 請求項１４記載のモノリシックな三次元半導体デバイス構造体において、
    垂直に積み重ねられたメモリレベルを備えるモノリシックな三次元メモリアレイであるモノリシックな三次元半導体デバイス構造体。
  25. 垂直積層構造体を形成するに際してフォトマスクを再使用するときに、繰り返される基準マーク間の干渉を回避する方法であって、
    第１のフォトマスクを用いて、基板より上の第１の高さ、第１の位置に第１の基準マークを形成するステップと、
    前記第１の高さより上の第２の高さ、前記第１の位置のほぼ真上の第２の位置に遮光構造を形成するステップと、
    前記第１のフォトマスクを用いて、前記第２の高さより上の第３の高さ、前記第２の位置のほぼ真上の第３の位置に第２の基準マークを形成するステップと、を含み、
    前記第２の基準マークを形成するステップの間、前記遮光構造は、上から見たときに前記第１の基準マークを実質的に検出不可能にする働きをする方法。
  26. 請求項２５記載の方法において、
    前記第１の基準マークおよび前記第２の基準マークが、位置合わせマークである方法。
  27. 請求項２５記載の方法において、
    前記第１の基準マークおよび前記第２の基準マークが、重ね合わせマークである方法。
  28. 請求項２７記載の方法において、
    前記第１の基準マークおよび前記第２の基準マークが、目標重ね合わせマークである方法。
  29. 請求項２７記載の方法において、
    前記第１の基準マークおよび前記第２の基準マークが、被測定重ね合わせマークである方法。
  30. 請求項２５記載の方法において、
    前記遮光構造が、単一のパターンフィーチャである方法。
  31. 請求項２５記載の方法において、
    前記遮光構造が、一連のパターンフィーチャを含む方法。
  32. 請求項３１記載の方法において、
    前記一連のパターンフィーチャが、ギャップによって分離されたほぼ平行な複数の線を含む方法。
  33. 請求項２５記載の方法において、
    前記基板が、単結晶シリコンを含む方法。
  34. モノリシックな三次元半導体メモリアレイであって、
    ａ）第１の高さの第１の層を備え、第１の層が第１の基準マークの第１の存在を含む、第１のメモリレベルと、
    ｂ）前記第１の高さより上の第２の高さの第２の層を備え、前記第２の層が前記第１の基準マークの第２の存在を含み、前記第１の基準マークの前記第２の存在が前記第１の基準マークのほぼ真上に形成される、第２のメモリレベルと、
    ｃ）前記第２の高さと前記第１の高さとの間の第３の高さの介在層であって、前記第１の基準マークの前記第１の存在と前記第１の基準マークの前記第２の存在との間に垂直に介設された遮光構造を備える介在層と、を備え、
    前記第２のメモリレベルが前記第１のメモリレベルより上にモノリシックに形成されるモノリシックな三次元メモリアレイ。
  35. 請求項３４記載のモノリシックな三次元メモリアレイにおいて、
    前記第１の基準マークが、位置合わせマークであるモノリシックな三次元メモリアレイ。
  36. 請求項３４記載のモノリシックな三次元メモリアレイにおいて、
    前記第１の基準マークが、重ね合わせマークであるモノリシックな三次元メモリアレイ。
  37. 請求項３６記載のモノリシックな三次元メモリアレイにおいて、
    前記第１の基準マークが、目標重ね合わせマークであるモノリシックな三次元メモリアレイ。
  38. 請求項３６記載のモノリシックな三次元メモリアレイにおいて、
    前記第１の基準マークが、被測定重ね合わせマークであるモノリシックな三次元メモリアレイ。
  39. 請求項３４記載のモノリシックな三次元メモリアレイにおいて、
    前記遮光構造が、単一のパターンフィーチャであるモノリシックな三次元メモリアレイ。
  40. 請求項３４記載のモノリシックな三次元メモリアレイにおいて、
    前記遮光構造が、複数のパターンフィーチャであるモノリシックな三次元メモリアレイ。
  41. 請求項４０記載のモノリシックな三次元メモリアレイにおいて、
    前記遮光構造が、一連のほぼ平行な線であるモノリシックな三次元メモリアレイ。
  42. モノリシックな三次元メモリアレイを形成する方法であって、
    ａ）第１の基準マークを含む第１の層を、第１のフォトマスクを用いて第１の高さに形成することを含む、第１のメモリレベルを形成するステップと、
    ｂ）遮光構造を含む第２の層を、前記第１の高さより上の第２の高さに形成するステップと、
    ｃ）第２の基準マークを含む第３の層を、前記第１のフォトマスクを用いて前記第２の高さより上の第３の高さに形成することを含む、第２のメモリレベルを形成するステップと、を含み、
    前記遮光構造が前記第１の基準マークと前記第２の基準マークとの間に垂直に介設される方法。
  43. 請求項４２記載の方法において、
    前記第２の基準マークが、前記第１の基準マークのほぼ真上にある方法。
  44. 請求項４２記載の方法において、
    前記第１の基準マークおよび前記第２の基準マークが、位置合わせマークである方法。
  45. 請求項４２記載の方法において、
    前記第１の基準マークおよび前記第２の基準マークが、目標重ね合わせマークである方法。
  46. 請求項４２記載の方法において、
    前記第１の基準マークおよび前記第２の基準マークが、被測定重ね合わせマークである方法。
  47. 請求項４２記載の方法において、
    前記第１の基準マークおよび前記第２の基準マークが両方とも目標重ね合わせマークであるか、または両方とも被測定重ね合わせマークであり、前記方法が、第４の層を前記第２の層の下の第４の高さに形成するステップをさらに含み、前記第４の層が第３の基準マークを含み、前記第３の基準マークが、前記第１および第２の基準マークと逆の、被測定重ね合わせマークまたは目標重ね合わせマークであり、前記第２の基準マークは、上から見たときに前記第３の重ね合わせマークの領域内に収まるようになり、前記第２のメモリレベルを形成する前、前記遮光構造は前記第３の基準マークを隠さない方法。
  48. 請求項４２記載の方法において、
    前記遮光構造が、単一のパターンフィーチャである方法。
  49. 請求項４２記載の方法において、
    前記遮光構造が、複数のパターンフィーチャを含む方法。
  50. 請求項４２記載の方法において、
    前記第２のメモリレベルより上に第３のメモリレベルをモノリシックに形成するステップをさらに含む方法。
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