JPH07135162A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置の製造プロセスにおいて、堆積し
た膜を平担化する過程を行なった後にも、半導体基板上
の平面的な位置合わせ精度の良好な写真蝕刻過程を実現
する。 【構成】 半導体基板上に形成された第１の膜に、位置
合わせ用溝を含むパターンを形成する第１の写真蝕刻過
程と、上記第１の膜の溝を埋込材で埋込み、膜の表面を
平坦化する平坦化過程と、平坦化された上記第１の膜の
うちの上記位置合わせ用溝内の埋込材を除去して溝の段
差を再形成する埋込材除去過程と、上記第１の膜上に第
２の膜を形成する過程と、上記第１の膜に存在する位置
合わせ用溝によって上記第２の膜表面に生ずる段差を位
置合わせに利用して、上記第２の膜をパターニングする
第２の写真蝕刻過程と、を備える。 【効果】 平担化された膜に対して、その平担度と無関
係に精度良くマスク等の位置合わせを行なうことがで
き、膜の平坦化プロセスを含む半導体製造プロセスにお
けるパターンの整合をより正確にすることが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、半導体装置の製造プロセスにおける写真蝕
刻 (photo etching)法において、写真蝕刻に用いるマス
ク等とその下地基板との位置合わせを良好に行なえるよ
うにした製造プロセスの改良に関する。

【０００２】

【従来の技術】半導体装置の製造において、写真蝕刻プ
ロセスは半導体装置に用いられる各層を所定形状に形成
するために必要不可欠なものである。このプロセスは、
ある層の写真蝕刻を行なう際に、マスクパターンをその
下地になる層に所定の規格で合わせながらこれを行なう
ことが必要である。このパターンの位置合わせに関する
所定の規格は、半導体装置の微細化につれて厳しくなっ
ている。

【０００３】従来用いられている写真蝕刻プロセスにお
けるマスク位置合わせについて、図８乃至図１２を参照
して説明する。この例は、素子が形成された半導体基板
にコンタクトホールの形成を行なった後に、配線層を堆
積し、この配線層上に配線パターンのマスクを合わせて
写真蝕刻するプロセスを示している。

【０００４】まず、図８に示すように、半導体基板１０
１上に選択酸化法等によって素子分離領域１０２を形成
し、所定の過程を経て拡散層１０３や半導体素子（図示
せず）を形成する。その後、例えば５００ｎｍ程度の酸
化膜１０４を化学気相成長（ＣＶＤ）法等によって堆積
する。必要とあればこの酸化膜１０４に対して、レジス
トエッチバック、ポリッシング、或いはリフロー等を行
なって酸化膜の平担化を行なう。その後、フォトレジス
ト膜１０５をその表面に塗布し、合わせマークが付加さ
れたコンタクトホール形成用のマスクを用いて露光し、
現像することにより、フォトレジスト膜１０５からコン
タクトホール部分及び合わせマーク部分を除去する。

【０００５】上述したようにこの過程においては、所定
形状に形成されたフォトレジスト膜１０５のパターンに
は、本来この半導体装置を構成する半導体素子を動作さ
せるために必要となる素子領域１０６におけるパターン
に加えて、この写真蝕刻過程（本実施例ではコンタクト
ホール形成過程）より後に行われる写真蝕刻過程のため
の、例えば配線層の写真蝕刻過程のための、マスク等の
合わせ用マークを設ける領域１０７を同時に形成する。

【０００６】次に、図９に示すように、所定パターン形
状に形成されたフォトレジスト１０５をマスクにして異
方性エッチング等によって酸化膜１０４の所定領域を除
去してコンタクト孔１０８、合わせマーク１０７ａを開
孔する。更に、配線層１０９として、例えばアルミニウ
ムを５００ｎｍ程度堆積する。この配線層１０９を所定
配線パターンにパターニングする写真蝕刻過程を行なう
ために、配線層１０９の表面にフォトレジスト１１０を
均一に塗布する。

【０００７】その後、写真蝕刻法によって配線層１０９
をパターニングし、配線を形成する。すなわち、図示し
ない配線パターンのマスクを用いてフォトレジスト１１
０に露光を行い、フォトレジスト１１０を現像する。配
線部分以外の部分が取り除かれたフォトレジスト１１０
をマスクにして配線層１０９に対して異方性エッチング
等を行い、余分の配線膜１０９を除去して、図１０に示
すような配線を形成する。

【０００８】ところで、図１０に示したアルミニウム配
線層１０９の写真蝕刻過程を行なう際、この写真蝕刻
は、図８及び図９に示すコンタクトホール開孔のための
写真蝕刻過程においてコンタクトホール１０８と同時に
形成された合わせマーク１０７ａに対してマスク位置合
わせを行なうことによって行われる。マスク位置合わせ
は、合わせマーク部分１０７ａのある程度の、少なくと
も数百オングストローム以上の、段差の存在を感知する
ことによって行われる。また、合わせマーク部分の段差
がない場合でも、図１２に示すように合わせマーク１０
７ａ部分に存在する埋込材の反射率がその周囲の膜材料
１０４と異なっていることによる、その部分の見え方の
違いを感知してマスク合わせを行うことができる。

【０００９】

【従来の技術の問題点】しかしながら、上述したような
コンタクト形成の過程では、コンタクトホール部分等で
配線層に凹凸が生じる。多層配線層によって半導体装置
を構成する場合、配線層に凹凸があると、その後の配線
を形成する際にコンタクト端におけるステップカバレッ
ジの劣化、この配線層に積層される膜のパターニング精
度の低下等の問題がある。このため、配線層の凹部に何
等かの充填材料を埋め込んで配線層を平坦化する。

【００１０】また、配線層にアルミニウム等の反射率の
高い材料を用いると、写真蝕刻過程において反射光によ
ってフォトレジスト膜を底面側から露光し、解像力等に
悪影響を与えるために、反射防止膜を予め堆積した状態
で写真蝕刻過程を行なうことが必要になる。

【００１１】図１１は、このような例を説明するもので
あり、同図において図９と対応する部分には同一符号を
付し、かかる部分の説明は省略する。この例では、コン
タクトホール１０８及び合わせマーク１０７ａは導電材
料１２０によって埋め込まれ、その上に配線層１０９と
して、例えばアルミニウムが堆積されている。コンタク
トホール１０８の埋込材料１２０として、例えばタング
ステンを用いる。更に、この配線層１０９上に反射防止
膜としてカーボン膜等の反射率の低い材料１１１を５０
ｎｍ程度堆積し、その上に配線層１０９をパターニング
するためのフォトレジスト１２２を塗布する。

【００１２】このような構造に対して配線層１０９の写
真蝕刻過程を行なう場合、下地の位置合わせマーク１０
７ａの存在する領域１０７に全く段差が存在しない。ま
た、合わせ領域１０７が同一材料１２１で平坦に覆われ
ているために、図１２に示されるような、材料差による
反射率の差異もなく、下地に対するマスクパターン合わ
せができない。

【００１３】なお、反射防止膜１２１を堆積しなかった
としても、アルミニウム膜１０９の表面は段差が無く、
かつ合わせマーク領域１０７は全て同一材料のアルミニ
ウムで覆われているために、やはり下地に対する合わせ
はできなくなってしまう。

【００１４】この例で示したような、膜の平坦化に伴う
合わせマーク１０７ａの消滅という問題は、コンタクト
形成過程に限らず、他の過程においても生じる。特に、
今後の大規模集積回路の過程では高精度配線パターンの
必要により平担化が進む。例えば、埋込み素子分離の埋
込み過程や、ＤＲＡＭのトレンチ・キャパシタの埋込み
過程、層間絶縁膜を平担化した後にその層間絶縁膜より
も下に位置する合わせマークに対して行なう全ての写真
蝕刻過程等において問題となる。

【００１５】よって、本発明は、半導体装置の製造プロ
セスにおいて、堆積した膜を平担化する過程を行なった
後にも、半導体基板上の平面的な位置合わせ精度の良好
な写真蝕刻過程を実現する方法を提供することを目的と
する。

【００１６】

【課題を解決するための手段】上記目的を達成するため
第１発明の半導体装置の製造方法は、半導体基板上に形
成された第１の膜に、位置合わせ用溝を含むパターンを
形成する第１の写真蝕刻過程と、上記第１の膜の溝を埋
込材で埋込み、膜の表面を平坦化する平坦化過程と、平
坦化された上記第１の膜のうちの上記位置合わせ用溝内
の埋込材を除去して溝を再形成する埋込材除去過程と、
上記第１の膜上に第２の膜を形成する過程と、上記第１
の膜に存在する位置合わせ用溝によって上記第２の膜表
面に生ずる段差を位置合わせに利用して、上記第２の膜
をパターニングする第２の写真蝕刻過程と、を含むこと
を特徴とする。

【００１７】また、第２発明の半導体装置の製造方法
は、半導体基板表面に、位置合わせ用溝を含む複数の溝
を形成する第１の写真蝕刻過程と、各溝を埋込材で埋込
み、上記半導体基板の表面を平坦化する平坦化過程と、
平坦化された上記半導体基板の表面の溝のうちの上記位
置合わせ用溝内の埋込材を除去して溝を再形成する埋込
材除去過程と、上記半導体基板上に第１の膜を形成する
過程と、上記半導体基板表面の位置合わせ用溝により上
記第１の膜表面に生ずる段差を位置合わせに利用して、
上記第１の膜をパターニングする第２の写真蝕刻過程
と、を含むことを特徴とする。

【００１８】

【作用】第１の写真蝕刻過程で形成された合せ用パター
ンがその後の埋込み及び平担化によって埋設されるの
で、次の写真蝕刻の前に合せパターン部分の埋込み材を
除去し、溝を再生する。この溝上に次のプロセスの膜材
料が堆積されるので、次に形成される膜の表面には合せ
用パターン部分で段差を持つ形状が表れる。

【００１９】その結果、第２の写真蝕刻過程では、埋込
材が除去された、合せ精度を確保するのに十分な段差を
持つ合わせマークを用いてマスク合せ等の、ウェーハ上
の位置合せを行うことが可能となる。

【００２０】

【実施例】以下、本発明の実施例について図１乃至図７
を参照して説明する。各図において図８乃至図１１と対
応する部分は同一符号を付している。第１の実施例は、
従来例と同様、素子が形成された半導体基板にコンタク
トホールの形成を行なった後に、配線層を堆積し、この
配線層上に配線パターンのマスクを合わせて写真蝕刻す
るプロセスを行っている。

【００２１】まず、図１に示すように、半導体基板１０
１上に選択酸化法等によって素子分離領域１０２を形成
し、所定の過程を経て拡散層１０３や半導体素子（図示
せず）を形成する。その後、例えば５００ｎｍ程度の酸
化膜１０４を化学気相成長法等によって堆積する。必要
とあれば、この酸化膜１０４に対して、レジストエッチ
バック、ポリッシング、或いはリフロー等を行なって平
担化を行なう。その後、フォトレジスト１０５をその表
面に塗布し、合わせマークが付加されたコンタクトホー
ル形成用のマスクを用いて露光し、現像することによ
り、フォトレジスト膜１０５からコンタクトホール部分
及び合わせマーク部分を除去する。パターンが転写され
たフォトレジスト膜１０５には、この半導体装置を構成
する半導体素子を動作させるために必要となる素子領域
１０６に加えて、この写真蝕刻過程（この例ではコンタ
クトホールパターン形成過程）より後に行われる写真蝕
刻過程、例えば配線層の写真蝕刻過程を、行うための合
わせマーク領域１０７を同時に形成する。次に、所定パ
ターン形状に形成されたフォトレジスト１０５をマスク
にして異方性エッチング等によって酸化膜１０４の所定
領域を除去してコンタクト孔１０８、合わせマーク１０
７ａを開孔する。酸化膜１０４をパターニングするプロ
セスは第１の写真蝕刻プロセスに相当する。

【００２２】その後、図２に示すように、例えばタング
ステン等の埋込材１２０を全面に５００〜１０００ｎｍ
程度堆積し、表面の溝を埋込む。この後、レジスト・エ
ッチバックやポリッシング等を行なうことにより、コン
タクト孔１０８及び合わせマーク１０７ａ以外の部分の
埋込み材を除去し、基板表面を平坦化する。この埋込み
過程はこのようなプロセスに限られない。例えば、選択
成長法等を用いることも可能である。このプロセスは、
平坦化過程に相当する。

【００２３】次に、図３に示すように、基板の表面にフ
ォトレジスト１３０を塗布し、写真蝕刻過程を行なう。
この写真蝕刻過程によって形成されるパターンは、少な
くとも、既述した写真蝕刻過程によって形成された合わ
せマークの領域１０７が露出するようになされる。その
後、図４に示すように、第２写真蝕刻過程で得られた所
定形状のフォトレジスト１３０をマスクとして、合わせ
マークの孔１０７ａに埋込まれたタングステンを選択的
に除去する。その後、フォトレジスト１３０を除去す
る。このプロセスは、埋込材除去過程に相当する。

【００２４】図５に示すように、基板の全面に配線層１
０９として、例えばアルミニウムを５００ｎｍ程度全面
に堆積する。更に、必要により、窒化チタン（ＴｉＮ）
やカーボン（Ｃ）等の反射防止膜１２１を２０〜１００
ｎｍ程度全面に堆積する。このプロセスは、第２の膜を
形成する過程に相当する。

【００２５】次に、図６に示すように、堆積した配線層
１０９を所定配線パターンにパターニングするために、
フォトレジスト１３１を塗布し、配線パターンのマスク
を用いてフォトレジスト１３１を露光し、現像する第３
の写真蝕刻過程を行なう。所定配線パターンに形成され
たフォトレジスト１３１をマスクにして反射防止膜１２
１及び配線層１０９に対して異方性エッチング等を行
い、配線層１０９の不要な部分を除去して回路配線を形
成する。このプロセスは、第２の写真蝕刻過程に相当す
る。

【００２６】上記第２の写真蝕刻過程においては、図２
に示されるコンタクト開孔のための第１の写真蝕刻過程
によってコンタクトと同時に形成された合わせマーク領
域１０７に対して合わせを行うことによって行われる。
図５に示すように、配線層１０９及反射防止膜１２１が
堆積されても、合わせマークの溝１０７ａは合わせマー
クの検出に十分な段差を持って存在する。このため、素
子領域１０６の部分が十分に平担化された下地に対して
も、精度良く合わせを行なうことができる。

【００２７】なお、実施例においては、第１の写真蝕刻
過程は、コンタクト孔を対象とするパターニング、第２
の写真蝕刻過程は、ルミニウム配線を対象とするパター
ニング、である場合について述べたが、本発明は、この
ような対象に限られるものではない。ある写真蝕刻過程
で形成された合わせマークを利用して、その後行われる
写真蝕刻過程で合わせを行なう場合であって、後の写真
蝕刻過程の対象となる下地が同一材料でかつ平担化され
てしまうようなときに、本発明を適用することが可能で
ある。

【００２８】図７はこのような一例を示している。この
第２の実施例では、第１の写真蝕刻過程は、半導体基板
の素子領域を一周して他の領域と電気的に分離する溝１
４０及び後の写真蝕刻過程のパターン合わせ用の溝１０
７ａを形成する。この溝１４０及び１０７ａを酸化シリ
コン等の絶縁材料１４１で埋込んだ後に平坦化が行われ
る。次の埋込材除去過程は、埋め込まれたマークの溝１
０７ａの上部を開口するマスクを形成して、マーク溝１
０７ａから埋込材１４１を除去する。この後、ゲート酸
化を行なって基板表面に酸化膜１４２を形成する。更
に、ゲート電極となる多結晶シリコン１４３等を堆積す
る。図７はこの状態を示している。その後、多結晶シリ
コン１４３の表面に段差として表れる合わせマーク領域
１０７を利用してゲート電極の形成のための多結晶シリ
コン層１４３の、図示しないパターニングを行う第２の
写真蝕刻過程を行なう。

【００２９】また、同様に、半導体基板表面にトレンチ
（溝）を形成した後に、トレンチを埋込んで表面を平坦
化したトレンチ・キャパシタや、素子領域を一周する溝
によって分割されたアイランド（島）の溝を埋込み、溝
側面に形成されたキャパシタ、を使用するＤＲＡＭ等に
ついても本発明が適用可能である。

【００３０】また、再形成された合わせマーク１０７ａ
をマスク位置合わせのみならず、電子ビーム走査による
パターン露光における位置合わせ、テスタによるテスト
ポイント位置合わせ等、種々のプロセスにおける合わせ
にも利用することができる。

【００３１】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、何等かの埋込材料を充填すること
により平担化された下地に対して、その平担度と無関係
に精度良くマスク等の位置合わせを行なうことができ、
膜の平坦化プロセスを含む半導体装置の製造プロセスに
おけるパターニングをより正確に行うことが可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施例を示す断面図である。

【図２】本発明の実施例を示す断面図である。

【図３】本発明の実施例を示す断面図である。

【図４】本発明の実施例を示す断面図である。

【図５】本発明の実施例を示す断面図である。

【図６】本発明の実施例を示す断面図である。

【図７】本発明の他の実施例を示す断面図である。

【図８】従来例を示す断面図である。

【図９】従来例を示す断面図である。

【図１０】従来例を示す断面図である。

【図１１】従来例を示す断面図である。

【図１２】従来例を示す断面図である。

【符号の説明】

１０１ 半導体基板 １０２ 素子分離領域 １０３ 拡散層領域 １０４ シリコン酸化膜 １０５，１３０，１３１ レジスト膜 １０６ 素子領域 １０７ 合わせマーク領域 １０８ コンタクトホール １２０ 埋込材（タングステン）膜 １０８，２１０ アルミニウム膜 １１１，２１１ 反射防止膜 １４１ 素子分離領域に埋め込まれた二酸化シリコン １４２ ゲート酸化膜 １４３ 多結晶シリコン

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された第１の膜に、位
   置合わせ用溝を含むパターンを形成する第１の写真蝕刻
   過程と、 前記第１の膜の溝を埋込材で埋込み、膜の表面を平坦化
   する平坦化過程と、 平坦化された前記第１の膜のうちの前記位置合わせ用溝
   内の埋込材を除去して溝を再形成する埋込材除去過程
   と、 前記第１の膜上に第２の膜を形成する過程と、 前記第１の膜に存在する位置合わせ用溝によって前記第
   ２の膜表面に生ずる段差を位置合わせに利用して、前記
   第２の膜をパターニングする第２の写真蝕刻過程と、 を含む半導体装置の製造方法。
2. 【請求項２】半導体基板表面に、位置合わせ用溝を含む
   複数の溝を形成する第１の写真蝕刻過程と、 各溝を埋込材で埋込み、前記半導体基板の表面を平坦化
   する平坦化過程と、 平坦化された前記半導体基板の表面の溝のうちの前記位
   置合わせ用溝内の埋込材を除去して溝を再形成する埋込
   材除去過程と、 前記半導体基板上に第１の膜を形成する過程と、 前記半導体基板表面の位置合わせ用溝により前記第１の
   膜表面に生ずる段差を位置合わせに利用して、前記第１
   の膜をパターニングする第２の写真蝕刻過程と、 を含む半導体装置の製造方法。
3. 【請求項３】前記第１の写真蝕刻過程が、コンタクトホ
   ールを開孔するものであることを特徴とする請求項１記
   載の半導体装置の製造方法。
4. 【請求項４】前記第１の写真蝕刻過程が、半導体基板に
   素子分離溝、またはトレンチ・キャパシタの溝を形成す
   るものであることを特徴とする請求項２記載の半導体装
   置の製造方法。