CN101802995B - 半导体工艺中的测试结构、测试结构的形成及掩模的再利用 - Google Patents

半导体工艺中的测试结构、测试结构的形成及掩模的再利用 Download PDF

Info

Publication number
CN101802995B
CN101802995B CN200880022858.0A CN200880022858A CN101802995B CN 101802995 B CN101802995 B CN 101802995B CN 200880022858 A CN200880022858 A CN 200880022858A CN 101802995 B CN101802995 B CN 101802995B
Authority
CN
China
Prior art keywords
characteristic
mask
reference marker
test structure
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200880022858.0A
Other languages
English (en)
Other versions
CN101802995A (zh
Inventor
卡尔文·K·李
陈永廷
陈恩兴
保罗·W·K·普恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk 3D LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/772,137 external-priority patent/US7998640B2/en
Priority claimed from US11/772,128 external-priority patent/US7932157B2/en
Priority claimed from US11/772,130 external-priority patent/US7830028B2/en
Application filed by SanDisk 3D LLC filed Critical SanDisk 3D LLC
Publication of CN101802995A publication Critical patent/CN101802995A/zh
Application granted granted Critical
Publication of CN101802995B publication Critical patent/CN101802995B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/82—Auxiliary processes, e.g. cleaning or inspecting
    • G03F1/84—Inspecting
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/708—Construction of apparatus, e.g. environment aspects, hygiene aspects or materials
    • G03F7/70858—Environment aspects, e.g. pressure of beam-path gas, temperature
    • G03F7/70866—Environment aspects, e.g. pressure of beam-path gas, temperature of mask or workpiece
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Toxicology (AREA)
  • Environmental & Geological Engineering (AREA)
  • Epidemiology (AREA)
  • Public Health (AREA)
  • General Engineering & Computer Science (AREA)
  • Atmospheric Sciences (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

在利用重复使用的掩模在多层中形成相同图案的半导体工艺中，形成不同类型的测试结构。容许检查对准精度的参考标记也利用该掩模形成。一类测试结构包括彼此对准且由不同的层形成的特征。其它类型的测试结构包括由不与其它测试结构特征对准的相应的层形成的特征。不同类型的测试结构由单个掩模形成，该单个掩模以这样的方式被使用：当图案化后续层时也容许将要形成的对准标记彼此互不干扰。随着半导体工艺的进行，不同类型的测试结构可洞察不同类型的器件的性能特性。

Description

半导体工艺中的测试结构、测试结构的形成及掩模的再利用
相关申请
本申请要求于2007年6月30日提交的序号为11/772,128且名称为“TestStructure Formation in Semiconductor Processing(半导体工艺中的测试结构的形成)”的美国专利申请、2007年6月30日提交的序号为11/772,130且名称为“Semiconductor Test Structure(半导体测试结构)”的美国专利申请以及2007年6月30日提交的序号为11/772,137且名称为“Mask Reuse inSemiconductor Processing(半导体工艺中的掩模再利用)”的美国专利申请的权益，所有这些申请的全部内容以引用形式在此并入。
背景技术
在半导体工艺中，掩模典型地不能被再利用。这是因为，至少部分因为这样的事实：当掩模被再利用时，上次使用的参考标记(对准和/或交叠标记)会干扰后续使用的参考标记。
发明内容
提供本内容来以简化的形式介绍构思的精选，该构思将在以下的具体实施方式中进一步被描述。本内容不旨在确定所要求的主题的关键要素或本质特性，也不旨在用以限制所要求的主题的范围。
在利用重复使用的掩模在多层中形成相同图案的半导体工艺中，形成不同类型的测试结构。容许检查对准精度的参考标记也利用该掩模形成。一种类型的测试结构包括彼此对准且由不同的层形成的特征。其它类型的测试结构包括由相应的层形成的且不与其它测试结构特征对准的特征。以这样的方式来使用单个掩模形成不同类型的测试结构，该方式为：当后续层被图案化时，其也容许将要形成的对准标记彼此之间不相互干扰。随着半导体工艺的进行，不同类型的测试结构可洞察不同类型器件的性能特性。
为了实现上述和相关的目标，下面的描述和附图阐明了特定的说明性方面。然而，根据以下结合附图的具体描述，其它方面、优点和/或特征会变得明晰。
附图说明
图1示出了对准标记；
图2a示出了在基本正确或对准的位置的参考标记；
图2b示出了在不正确或未对准的位置的参考标记；
图2c示出了在基本正确或对准的位置的参考标记；
图2d示出了在不正确或未对准的位置的参考标记；
图3示出了半导体工艺中参考标记之间可发生干扰的情形；
图4示出了再利用相同的掩模来图案化多层而同时减轻对准/干扰问题的方法；
图5示出了可用于图案化多层而同时减轻对准/干扰问题的掩模；
图6示出了第一抗蚀剂第一次曝光之后半导体布置的俯视图；
图7示出了图6的布置沿线7-7的截面图；
图8示出了图6的布置沿线8-8的截面图；
图9示出了第一抗蚀剂第二次曝光之后的半导体布置的俯视图；
图10示出了图9的布置沿线10-10的截面图；
图11示出了图9的布置沿线11-11的截面图；
图12示出了第一抗蚀剂第三次曝光之后的半导体布置的俯视图；
图13示出图12的布置沿线13-13的截面图；
图14示出图12的布置沿线14-14的截面图；
图13a示出第一抗蚀剂被显影后，图12的布置沿线13-13的截面图；
图14a示出了第一抗蚀剂被显影后，图12的布置沿线14-14的截面图；
图13b示出了第一层被图案化后，图12的布置沿线13-13的截面图；
图14b示出了第一层被图案化后，图12的布置沿线14-14的截面图；
图13c示出了去除图案化的第一抗蚀剂后，图12的布置沿线13-13的截面图；
图14c示出了去除图案化的第一抗蚀剂后，图12的布置沿线14-14的截面图；
图13d示出了执行电介质填充后，图12的布置沿线13-13的截面图；
图14d示出了执行电介质填充后，图12的布置沿线14-14的截面图；
图15示出了第二抗蚀剂第一次曝光之后的半导体布置的俯视图；
图16示出了图15的布置沿线16-16的截面图；
图17示出了图15的布置沿线17-17的截面图；
图16a示出了第二抗蚀剂被显影后，图15的布置沿线16-16的截面图；
图17a示出了第二抗蚀剂被显影后，图15的布置沿线17-17的截面图；
图16b示出了第二层被图案化后，图15的布置沿线16-16的截面图；
图17b示出了第二层被图案化后，图15的布置沿线17-17的截面图；
图16c示出了去除图案化的第二抗蚀剂后，图15的布置沿线16-16的截面图；
图17c示出了去除图案化的第二抗蚀剂后，图15的布置沿线17-17的截面图；
图16d示出了执行电介质填充后，图15的布置沿线16-16的截面图；
图17d示出了执行电介质填充后，图15的布置沿线17-17的截面图；
图18示出了再利用相同的掩模图案化多层而同时减轻对准/干扰问题的方法；
图19示出了可用于图案化多层而同时减轻对准/干扰问题的掩模；
图20示出了第一抗蚀剂第一次曝光之后的半导体布置的俯视图；
图21示出了图20的布置沿线21-21的截面图；
图22示出了图20的布置沿线22-22的截面图；
图23示出了第一抗蚀剂第二次曝光之后的半导体布置的俯视图；
图24示出了图23的布置沿线24-24的截面图；
图25示出了图23的布置沿线25-25的截面图；
图24a示出了第一抗蚀剂被显影后，图23的布置沿线24-24的截面图；
图25a示出了第一抗蚀剂被显影后，图23的布置沿线25-25的截面图；
图24b示出了第一层被图案化后，图23的布置沿线24-24的截面图；
图25b示出了第一层被图案化后，图23的布置沿线25-25的截面图；
图24c示出了去除图案化的第一抗蚀剂后，图23的布置沿线24-24的截面图；
图25c示出了去除图案化的第一抗蚀剂后，图23的布置沿线25-25的截面图；
图24d示出了执行电介质填充后，图23的布置沿线24-24的截面图；
图25d示出了执行电介质填充后，图23的布置沿线25-25的截面图；
图26示出了第二抗蚀剂第一次曝光之后的半导体布置的俯视图；
图27示出了图26的布置沿线27-27的截面图；
图28示出了图26的布置沿线28-28的截面图；
图29示出了第二抗蚀剂第二次曝光之后的半导体布置的俯视图；
图30示出了图29的布置沿线30-30的截面图；
图31示出了图29的布置沿线31-31的截面图；
图30a示出了第一抗蚀剂被显影后，图29的布置沿线30-30的截面图；
图31a示出了第一抗蚀剂被显影后，图29的布置沿线31-31的截面图；
图30b示出了第一层被图案化后，图29的布置沿线30-30的截面图；
图31b示出了第一层被图案化后，图29的布置沿线31-31的截面图；
图30c示出了去除图案化的第一抗蚀剂后，图29的布置沿线30-30的截面图；
图31c示出了去除图案化的第一抗蚀剂后，图29的布置沿线31-31的截面图；
图30d示出了执行电介质填充后，图29的布置沿线30-30的截面图；
图31d示出了执行电介质填充后，图29的布置沿线31-31的截面图。
具体实施方式
这里参考附图来描述本发明，附图中通篇相似的附图标记大体上用以指示相似的元件，且附图中各种结构并不必按比例绘制。在下面的描述中，为了解释的目的，许多具体细节被阐明以帮助理解。然而，对本领域技术人员而言明显的是，这里描述的一个或更多个方面可用这些具体细节的较少部分来实践。在其他实例中，已知的结构和器件以方框图形式显示以帮助理解。
光刻总体上是指在多种介质之间转移一个或更多图案的过程。在光刻中，光敏抗蚀剂涂层形成在将被转移图案的一层或多层上方。然后，抗蚀剂涂层通过包含图案的中间掩模(intervening mask)通过将其暴露于(选择性地)一类或多类辐照和/或光而被图案化。取决于使用的抗蚀剂类型(正型或负型)，光引起抗蚀剂涂层的曝光或未曝光部分变得更易溶或更难溶。随后，采用显影剂来去除更易溶的区域而留下图案化的抗蚀剂。图案化的抗蚀剂可随后作为可以被选择性刻蚀(或被掺杂或被另外处理)的下层(underlayinglayer)或层的模板。一旦下层被处理，图案化的抗蚀剂就被去除(例如，化学剥离)而留下处理过的层(例如，具有形成在其中的图案)。
在半导体工艺中，多重掩模被用以形成不同层中的相应图案，可理解的是，掩模与基板和/或一个或多个其它(先前建立的)层的精确对准是重要的。参考标记被用以实现和评估掩模的对准。参考标记有两种类型：对准标记和交叠(overlay)标记。对准标记被用以将掩模对准基板和/或一个或多个其它层，而交叠标记被用以评估对准的精度。
图1示出了对准标记100。例如，诸如步进式光刻机(stepper)的光刻系统的元件，寻找基板和/或其它下层中的此对准标记，并相对该对准标记放置掩模。应理解掩模基本是静止的，而基板或晶片典型地相对于掩模移动。图2a和2b示出了交叠标记200a、200b。目标交叠标记202a、202b形成在被对准于的层中，测量交叠标记204a、204b(与目标交叠标记相合)形成在被对准的层中。图2a示出了在基本正确的对准，其中测量交叠标记204a基本位于目标交叠标记202a的中心，使得这些标记之间的距离在各个侧边上基本相等(206a＝208a＝210a＝212a)；图2b示出了基本不正确的对准，测量交叠标记204b不在目标交叠标记202b的中心，由此这些标记之间的距离在不同的位置是不同的(206b≠210b，208b≠212b)。
应理解虽然所示交叠标记基本为四方形，但是例如可采用诸如同心圆的不同的交叠标记。类似地，这样的标记可包括任何可彼此“相合”(和/或其相合度可被测量)的其它特征。例如，直角三角形交叠标记200c、200d示出在图2c和2d中，其中一个三角形将形成在被对准于的层中，而另一个三角形将形成在被对准的层中。如图2c所示，例如，当三角形202c、204c最终彼此邻近以便形成四方形使得各个侧边上的长度基本相等(206c＝208c＝210c＝212c)(且三角形之间基本不存在间隔)时，可确定基本正确的对准。图2d示出了不正确对准的情形，这可以例如通过发现在标记的侧边周围的不同长度(206d≠210d)、标记之间的间隔(214d)和/或标记之间的间隔改变(216d≠218d)而被确定。
无论标记的形状如何，因为采用不同的掩模来图案化不同的层，且不同的掩模是唯一的，由此在不同位置处生成对准和/或交叠标记，所以在当前层中的标记和一个或更多之前的层中的标记之间基本不存在干扰的风险。然而，在掩模将被再利用以在多层中形成相同图案的情况下，会发生干扰。
参考图3，例如，被对准于的下层302(例如，基板)具有形成在其中的目标标记304。第一层306形成在下层302上方且第二层308形成在第一层306上方。在所示实例中，采用相同的掩模来图案化第一层306和第二层308层使得第一层306具有与第二层308中的第二图案312对准的第一图案310。即，形成在第二层308中的特征312具有与形成在第一层306中的特征310相同的足印(footprint)(或形成在第一层306中的特征310顶部上)(其中采用电介质材料314来填充到第一层306与第二层308中的特征之间)。然而，不幸的是，这种相似使得在第二层308中的测量交叠标记316将直接形成在第一层306中的测量交叠标记318上方或与之相合。因此，当(通过检查此标记308与下层中的目标标记304之间的相对取向)第一层306中的测量交叠标记318可被用于检查第一层306与下层302之间的对准时，此相同的标记318(通过妨碍检查第二层308中的测量标记316与下层302中的目标标记304之间的相对取向)干扰第二层308与下层302之间的对准检查。
为了克服不同层中的参考标记之间的干扰问题，可使用不同的掩模，这些掩模除了参考标记的位置之外可以是相同的。例如，用于图案化第二层308的掩模上的测量交叠标记可位于与用以图案化第一层306的掩模上的测量交叠标记不同的位置处。这样，第一层306中的测量标记318可不干扰第二层308中的测量标记316。然而，掩模可能非常昂贵，使其成为不具有吸引力的方案。
因此，图4示出了再利用相同的掩模在多层中形成相合的图案，而且减轻对准/干扰问题的示例方法400，且对其实施此方法的示例半导体基板600大体示出在图6-17中。应理解这里采用的基板和/或半导体基板可包括任何类型的半导体本体(例如，硅、SiGe、SOI)，诸如半导体晶片和/或晶片上的一个或更多管芯(die)，以及任何其它类型的半导体和/或形成在其上方的或以别的方式与之关联的外延层。而且，尽管方法400(以及这里描述的其它方法)以下被示出和描述为一系列动作或事件，但应理解这些动作或事件的所示顺序不应以限制的意义被解释。例如，一些动作可以以不同的顺序发生和/或与除这里示出和/或描述之外的其它动作或事件同时发生。此外，并非需要所有示出的动作来实施一个或更多这里描述的方面和/或实施例。此外，可在一个或更多分离的动作和/或阶段中实施一个或更多这里所述的动作。
图5中示出了可用于有助于方法400的示例掩模500。掩模500具有曝光区域502(虚像(phantom))，该曝光区域502(虚像(phantom))包括将被转移到下层上的特征、图案等。在所示示例中，十六个四方形504包括在区域502中(尽管可实施任何合适的数目)。这些四方形504基本对应于晶片/半导体基板上的管芯，使得将被转移到相应管芯上的特征、图案等被包含在这些区域504内。为了简化并易于理解，这些特征、图案等并未示出，因为至少相对于参考标记他们通常太小、太多以至于不能准确的描述。例如，将被重复形成在各个管芯上的集成电路(IC)布局可包括例如对应于晶体管和/或其它半导体器件的数百万个特征。
在所示示例中，掩模500也包括八个区域506(尽管可实施任何合适的数目)，该八个区域506有助于在下层中形成测量交叠标记。类似地，掩模500包括一个区域510(尽管可实施任何合适的数目)，该一个区域510有助于形成下层中的测试结构。区域506和510(以及掩模500的其它区域(例如，四方形504)具有将被转移到下层的特征、图案等)以某些方式被处理以保护下层的(抗蚀剂)区域。例如，这些区域可包括阻止光和/或辐照从其通过的不透明的材料(例如，铬)。附加地/可替换地，这些区域可构造为相移入射光/辐照，使得当光/辐照打到其上时，光/辐照对于使下层的抗蚀剂区域变得可溶(或不可溶，这取决于所采用的抗蚀剂的类型)方面具有较小的效果。
在所示示例中，测试结构定义区域510形成在掩模的对应于划片线(scribe line)的区域512中。划片线是当从晶片/基板切割管芯时损失的牺牲区域。因此，在划片线中形成测试结构容许将被开发的机构(其可以在整个制造工艺中被访问或“测试”)，从而提供对质量和/或工艺进程的反馈(例如随着工艺的进行，通过连续地产生对一个或更多性能特性的测量)，而不必占用管芯中有价值的半导体不动产(real estate)。然而，正如所理解的，测试结构可形成在任何位置，包括在管芯中。
在所示实例中，两个(尽管可采用任何合适的数目)开口516形成在掩模500的曝光区域502的外部。如所理解的，这些开口516用于从曝光的或图案化的抗蚀剂去除参考标记。具体地，在初始曝光之后，开口516用于从抗蚀剂去除至少一个但不是所有的标记(但在抗蚀剂被显影之前)，在初始曝光中测量交叠标记、测试结构和其它特征、图案等(例如，如由区域506、510和未示出的掩模的其它区域所定义的)被转移到抗蚀剂。实质上，移动掩模使得将被去除的标记位于一个开口516之中/之下。因此，当执行后续曝光时，光/辐照直接打到抗蚀剂的这些区域，导致它们具有与预先曝光的围绕区域相同的可溶性/不溶性，从而当抗蚀剂被显影时，它们同样被去除。应理解尽管这里参考掩模的移动，但实际上通常(例如，通过步进式光刻机)移动基板/晶片/下层，而掩模保持基本静止。因此，掩模与基板/晶片/下层之间的这种相对运动意味着当在此提及和/或描述掩模移动(或其某些变化)时，应理解为对掩模而言如果有的话其移动典型地很少。
在方法400的开始，在402，第一层604形成在将被对准于的层600(因此其具有一个或更多的形成在其中的目标交叠标记602)上方(图6-8)。第一层604(以及这里描述的任何和所有层)可包括任何合适的材料且形成为具有任何期望的厚度。在一个示例中，例如，第一层604包括诸如多晶硅的半导体材料，且形成为厚度在约100纳米至400纳米之间。应理解第一层(以及这里描述的任何和所有其它层)可以例如以任何合适的方式形成，诸如以生长、沉积、旋涂和/或溅射技术形成。
在404，第一抗蚀剂606形成在第一层604上方且通过掩模500(图5)在406第一次曝光(图6-8)。此曝光导致第一抗蚀剂606的由掩模500保护的区域610、612相对于抗蚀剂的其它未保护/曝光的区域变成可溶的(或不溶的，取决于所用抗蚀剂的类型)。因此，第一抗蚀剂的分别被掩模500的区域506和510覆盖的区域610、612在图7和8中示出为虚像以说明溶解性的差异(且在通篇附图中一直保持这样-图6中(以及通篇类似的图中)示出为虚像的目标交叠标记602表示它们存在于下层中)。应理解，第一抗蚀剂606的许多其它区域(例如，对应于将要形成在相应管芯上的特征、图案等)也具有这种不同的溶解性，但是为了简略起见并未示出。此外，图6示出了在406执行第一曝光之后第一抗蚀剂606的俯视图(而不是图5所示的掩模500的视图)。由此，16个四方形616表示第一抗蚀剂606的包括将被转移到相应管芯上的特征、图案等(未示出)的区域。为了简化且易于理解，这些区域616在图7和8(或其它类似的图)所示的截面中未示出。
第一曝光之后，掩模500在第一方向上移动且在408执行第二曝光(图9-11)。如图9所示，掩模相对第一抗蚀剂606移动使得第一抗蚀剂606的在第一曝光期间被掩模500的区域506覆盖(大体上在618处)的一个或更多区域610在第二曝光期间通过掩模500中的一个开口516是可见的。因此，现在这些区域具有与第一抗蚀剂606在406的第一曝光期间被曝光的其它区域相同的溶解性(见在620、622、624处的缺失)。使得其余的第一抗蚀剂606在408的第二曝光期间不受影响，且剩余的第一抗蚀剂606在第二曝光期间被某些类型的材料(例如，存在于光刻设备上的遮光器)覆盖。这些在图9(和图12)中以虚线626示出。
在410，掩模在第二(相反)方向上相对于第一抗蚀剂606移动且执行第三曝光(图12-14)。以这样的方式，第一抗蚀剂的另外的(之前被保护的)区域从“曝光”区域628“去除”(见630、632、634处的缺失)，剩余的第一抗蚀剂606再次由(重构的)材料626保护。应理解，尽管示出和描述了掩模500在第一方向上移动且随后在第二(相反)方向上移动，但掩模500可以任何合适的方式被移动以“去除”形成在第一抗蚀剂606中的一个或更多参考标记区域。而且，这些参考标记区域可形成在第一抗蚀剂606上的任何位置且掩模500可以以任何方式(包括单次)被移动，以从第一抗蚀剂606“去除”一个或更多这些参考标记区域。例如，在半导体基板上和/或包括对应于管芯上的有效和/或非有效区域的区域的其他位置上，这些区域可形成在对应于划片线的位置内。再者，掩模500可以以可允许参考标记随后被掩模“去除”的任何形式(例如，具有形成在其中任何位置处的多个开口)构造。
利用“形成”在第一抗蚀剂606中的期望图形，方法400进行到412，在412中第一抗蚀剂606被显影(图13a、14a)。第一抗蚀剂606的未被掩模500保护的部分被去除仅留下第一抗蚀剂600的被掩模500保护的部分610、612(许多其它保留部分(在管芯上方)未示出)。在414，图案化的第一抗蚀剂606被用于(例如，通过刻蚀)图案化第一层604(图13b、14b)。在416，图案化的第一抗蚀剂606随后被去除(例如化学剥离)以显现由第一层606形成的测量交叠标记636和测试结构638(图13c、14c)。
在418，可随后通过比较第一层604中的测量交叠标记636与下层600中的目标交叠标记602来检查对准(图13c)。应理解，也可以刚好在412显影第一抗蚀剂606之后检查对准(图13a、14a)。所期望的是其可以容许在任何(昂贵的)层被刻蚀之前进行调整等。例如，若检测到(太多)未对准，图案化的第一抗蚀剂可被去除而设置另一(第一)抗蚀剂并重复工艺，其中抗蚀剂材料通常比其它层(例如，层604)更容易(例如成本更有效地)被牺牲。随后，第一层604中的测量交叠标记636、测试结构638以及其它图案化的特征(未示出)之间的区域例如在420被填充诸如二氧化硅的电介质或非导电材料640(图13d、14d)。大体上，该材料层形成在第一层604上方，或更确切地形成为覆盖由第一层604形成/保留的特征，且随后通过可选择的化学机械抛光(CMP)工艺抛光以与形成在第一层中的特征一致或平齐。CMP是可选择的，因为对于非常薄的层其可能过于具有侵蚀性。
利用图案化的第一层604，第二层704在422形成，且第二抗蚀剂706在424形成在第二层704上方(图15-17)。第二层704例如可包括金属氧化物，且例如可形成为厚度在约1纳米至约10纳米之间。在426，相同的掩模500随后被用以曝光第二抗蚀剂706(图15-17)。这在第二抗蚀剂706中产生与在406通过第一曝光在第一抗蚀剂606中所产生的相同的结果(图6和15)。应理解，第二抗蚀剂706的被掩模500的区域506保护的至少一个区域710与位置724、734对准，在位置724、734处对应区域610在408和/或410通过第一抗蚀剂606的第二和/或第三曝光从第一抗蚀剂606被“去除”(图17)。如所理解的，这将有助于检测第二层704与下层600的对准。
第二抗蚀剂706在428被显影使得第二抗蚀剂706的未被掩模500保护的部分被去除(图16a、17a)。这样，仅仅第二抗蚀剂706被掩模500保护的部分710、712(许多其它保留部分(在管芯上方)未示出)被保留。应理解，图17a中所示的第二抗蚀剂706的部分710与位置724、734对准，在位置724、734处对应区域610在408和/或410通过第一抗蚀剂606的第二和/或第三曝光从第一抗蚀剂604被“去除”。
在430，图案化的第一抗蚀剂706被用以(例如，通过刻蚀)图案化第二层704(图16b、17b)。图案化的第二抗蚀剂706随后在432被去除(例如化学剥离)以显现由第二层706形成的测量交叠标记736和测试结构738(图16c、17c，注意没有图14c中的对应特征)。在434，可随后通过比较图17c的第二层中的测量交叠标记736与下层600中的目标交叠标记602(之间的相合度)来检查对准。类似于以上对关于在418的检查对准的讨论，对准也可刚好在显影第二抗蚀剂706之后被检查。随后，第二层704中的测量交叠标记736、测试结构738以及其它图案化的特征(未示出)之间的区域例如在436被诸如二氧化硅的电介质或非导电材料740填充(图16d、17d)。大体上，该材料层形成在第二层704上方，或更确切地形成在由第二层704形成/保留的特征上方，且随后通过可选择的化学机械抛光(CMP)工艺抛光以与形成在第二层中的特征一致或平齐。CMP是可选择的因为对于非常薄的层其可能过于剧烈。
注意到位置724、734处的标记的缺失容许在434没有干扰的进行测量。因此，测量交叠标记636允许第一层604与下层600的对准被检查(图13c)，而测量交叠标记736允许第二层704与下层600的对准被检查(图17c)。另外，测试结构此时包括特征638、738使得可检测在工艺的这个阶段的性能特性。例如，假设测试结构的特征与对应层中的特征同时形成，则测试结构大体上模拟形成在管芯上的半导体器件的行为。在所示示例中，测试结构可模拟例如包括柱形二极管(diode in the form of a pillar)的存储单元，其中特征638对应于半导体且特征738对应于反熔丝(antifuse)。
包括半导体和反熔丝的存储单元运转，至少部分因为在程序电压被施加到二极管柱两端之前，其具有第一电导率而在程序电压被施加到二极管柱两端之后，其具有第二电导率。更具体地，因为反熔丝738一般包括电介质材料，所以在程序电压被施加之前其处于第一导电状态，而在程序电压被施加到单元之后其处于第二导电状态。即，当施加充足的电压(例如程序电压)时，一个或更多反熔丝738的特性被改变使得电流可更容易从其通过。例如，反熔丝738可断裂、经历相变、具有不同的电荷存储容量等。因此，二极管柱的电导率在反熔丝738被改变后显著增加。单元可因此被认为在反熔丝被改变(未程序化)之前存储二进制的0或1，而在反熔丝被改变(未程序化)之后存储二进制的1或0。确定单元是被程序化还是未被程序化可例如通过施加一定的电压到二极管柱两端且测量通过该二极管柱的电流而实现，其中已知所施加的电压当反熔丝断裂时注入特定的电流，而当反熔丝保持原样时注入不同的(例如基本上为零的)电流。应理解，二极管柱的导电率也是特征638与738之间的对准的函数(例如，在特征638和738未对准的情况下导电率会显著减小)。因此，具有如这里所述的检查对准的能力是制造以期望和/或可预言的方式运行的存储单元的重要部分。然而，对准不仅仅对存储单元很重要。
图18示出了另一示例方法800，用于再利用掩模以在多层中形成相合图案同时减轻对准/干扰问题，且在其上实施该方法的示例半导体基板1000大体示出在图20-31中。可用于有助于方法800的示例掩模900示出在图19中。掩模900与掩模500类似，从而类似的方面、操作和/或特征不再具体描述。然而，掩模900不同于掩模500，因为在曝光区域902外部没有开口516(图5)。另外，掩模900包括有助于在下层区域中形成目标交叠标记的区域908，且此区域908以及测量交叠产生区域906形成在对应于管芯的四方形904中。此外，测试结构产生区域910形成在对应于划片线的区域912中。
在802，第一层1004形成在被对准于的层1000(从而其具有一个或更多形成在其中的目标交叠标记1002)上方(图20-22)。在一个示例中，第一层1004包括诸如多晶硅的半导体材料，且形成为厚度在例如约100纳米至约400纳米之间。第一抗蚀剂1006在804形成在第一层1004上方(图20-22)，且在806第一次曝光(图20-22)。这样，区域1010、1012和1014“形成”在第一抗蚀剂1006中(图20-22)。掩模900随后被充分移动(例如四个管芯列)且第一抗蚀剂1006在808通过掩模900第二次曝光(图23-25)。这样，额外的区域1010、1012和1014“形成”在第一抗蚀剂1006中(图23-25)。
第一抗蚀剂1006在810被显影，使得仅保留第一抗蚀剂1006的被掩模900保护的部分1010、1012和1014(许多其它保留部分(在管芯上方)未示出)(图24a、25a)。在812，图案化的第一抗蚀剂1006用以(例如通过刻蚀)图案化第一层1004(图24b、25b)。图案化的第一抗蚀剂1006随后在814被去除(例如化学剥离)以显现由第一层1006形成的测量交叠标记1036、目标交叠标记1037和测试结构1038(图24c、25c)。随后，可通过比较第一层1006中的测量交叠标记1036与下层1000中的目标交叠标记1002(之间的相合度)来检查对准(图24c)。如同关于418和/或434的以上讨论，对准也可刚好在第一抗蚀剂1006被显影之后被检查。随后，第一层1004中的测量交叠标记1036、目标交叠标记1037、测试结构1038以及其它图案化的特征(未示出)之间的区域在818填充诸如二氧化硅的电介质或非导电材料1040(例如，包括通过CMP的选择性的平坦化)(图24d、25d)。
在820，第二层1104形成，且在822，第二抗蚀剂1106形成在第二层1104上方(图26-28)。第二层1104例如可包括金属氧化物，且可形成为厚度例如在约1纳米至约10纳米之间。随着掩模900移动一个间隔(例如一个管芯列)，第二抗蚀剂1106在824第一次曝光(图26-28)。这样，区域1110、1112和1114“形成”在第二抗蚀剂1106中(图26-28)。在826，随着掩模900充分移动(例如四个管芯列)，第二抗蚀剂1106第二次曝光(图29-31)。这样，额外的区域1110、1112和1114“形成”在第二抗蚀剂1106中。
第二抗蚀剂1106在828被显影，使得仅保留第二抗蚀剂1106的部分1110、1112和1114(许多其它保留部分(在管芯上方)未显示)(图30a、31a)。在830，图案化的第二抗蚀剂1106用以(例如通过刻蚀)图案化第二层1104(图30b、31b)。图案化的第二抗蚀剂1106随后在832被去除(例如化学剥离)以显现由第二层1106形成的测量交叠标记1136、目标交叠标记1137和测试结构1138(图30c、31c)。随后，可通过比较由第二层1104形成的测量交叠标记1136与之前由第一层1004形成的目标交叠标记1037(之间的相合度)来检查对准(图30c、31c)。如关于418、434和/或816的以上讨论，对准也可刚好在第二抗蚀剂1106被显影之后被检查。随后，由第二层1104形成的测量交叠标记1136、目标交叠标记1137、测试结构1138以及其它图案化的特征(未示出)之间的区域在836由诸如二氧化硅的电介质或非导电材料1040填充(例如包括通过CMP的选择性的平坦化)(图30d、31d)。
应理解，当以这种方式(例如，当用以处理后续层时移动一个管芯列)使用掩模时，测量交叠标记(例如，形成在第二层1104中的标记1136)形成在目标交叠标记(例如，形成在第一层1004中的标记1137)上方的布置将被重复。然而，也应理解，掩模可根据掩模的构造而移动任何列数以实现这种效果。例如，如果目标交叠标记产生区域908和测量交叠标记产生区域906隔开不同的管芯列数，则随后掩模可在处理后续层之前移动相应的管芯列数以实现这种效果。
此外，可以看到包括不同特征和/或特征组合的不同类型的测试结构在这种方法中形成。例如，某些测试结构1150包括来自第一层1004和第二层1104两者的测试结构1038、1138，而其它测试结构1152和1154分别包括来自第一层1004的测试结构特征1038或来自第二层1104的测试结构特征1138(图31d)。测试结构1150可描述为包括1038的第一实例和1138的第一实例，其中1138的第一实例在1038的第一实例上方且与之对准。测试结构1152可描述为包括不与1138的任何实例对准的1038的第二实例，且测试结构1154可描述为包括不与1038的任何实例对准的1138的第二实例。
应理解，不同的测试结构可提供关于制造工艺和形成于其中的器件的有价值的信息。例如，如果形成的器件包括如上所述的关于图17d中的638、738的存储单元，则可期望监控和/或比较不同测试结构1150、1152和1154的相应导电率以确定特征1038和1138对单元1150的整体导电率所起的相应效果等。
也应理解，尽管第一层604、1004和第二层704、1104层被示出和描述为彼此接触，但在这些层之间仍可存在中间层，而第一层604、1004和第二层704、1104层仍可彼此对准。例如，常被用作中间层中的填充物的二氧化硅，实质上是透明的从而允许下面的参考标记保持从上方可见。此外，本公开不是要限制这里所述的参考标记和/或测试结构的特定数量和/或布置(例如，依照本公开可实施在相同或不同位置处的更多或更少的参考标记和/或测试结构)。
使用如这里公开的掩模可适合制造尤其是适合制造单片三维存储阵列，在该单片三维存储阵列中多个存储器层级形成在诸如晶片的单个基板上而没有中间基板。各个存储器层级大体上包括如上参照图17d和31d所讨论的多个存储单元，其中单元由电介质材料彼此分离。形成一个存储器层级的层直接沉积或生长在现有存储器层级或多个层级的层上。相反，通过在分开的基板上形成存储器层级且将存储器层级彼此附着在顶部而构建堆叠的存储器。基板可在接合之前被减薄或从存储器层级去除，但是由于存储器层级最初形成在分开的基板上方，所以这样的存储器不是真正的单片三维存储阵列。
应理解，在讨论这里所描述的方法的方面时，通篇文档参考了示例性结构(例如，当讨论图4中阐明的方法时图6-17中示出的那些结构以及当讨论图18中阐明的方法时图20-31中示出的那些结构)，但是这些方法不受限于对应的结构。相反，方法(和结构)被认为是彼此独立的，且能够独立存在。此外，本领域技术人员在阅读和/或理解本说明书和附图的基础上可做出等效的变更和/或修改。这里的公开旨在包括所有这样的修改和变更，且总体上不因此而被限制。此外，尽管已经仅关于一个或几个实施例公开了具体特征和/或方面，然而仍可期望这些特征和/或方面可与其它实施例的一个或更多其它特征和/或方面结合。此外，对这里使用的术语“包括”、“具有”、“带有(with)”和/或其变体的扩展来说，这些术语旨在含意上的包括-如“包含”。此外，“示例性”仅仅意在表示示例，而不是最佳示例。也应理解，为了简略且易于理解，这里所描述的特征、层和/或元件示出为相对彼此具有特定尺寸和/或取向，但实际的尺寸和/或取向可与所示的实质上不同。

Claims (52)

1.一种半导体工艺中测试结构的形成方法，包括：
使用掩模来形成第一测试结构，该第一测试结构包括第一特征的第一实例和第二特征的第一实例，其中该第一特征由第一层形成，该第二特征由至少部分交叠所述第一层的第二层形成，所述第一特征的所述第一例与所述第二特征的所述第一实例对准；以及
使用相同的所述掩模来形成第二测试结构，该第二测试结构包括以下至少之一：
所述第一特征的第二实例，不与所述第二特征的实例对准，以及
所述第二特征的第二实例，不与所述第一特征的实例对准。
2.如权利要求1所述的方法，包括：
在形成所述第二特征的所述第一实例与形成所述第二特征的所述第二实例之间移动所述掩模。
3.如权利要求2所述的方法，包括：
在形成所述第二特征的所述第一实例时，通过所述掩模执行第一曝光；
移动所述掩模；以及
在形成所述第二特征的所述第二实例时，通过所述掩模执行第二曝光。
4.如权利要求1所述的方法，包括：
使用所述掩模在所述第一层中形成与第一下层中的参考标记至少部分相合的第一参考标记；以及
使用所述掩模在所述第二层中形成与第二下层中的参考标记至少部分相合且不与所述第一参考标记对准的第二参考标记。
5.如权利要求4所述的方法，所述第二下层对应所述第一层。
6.如权利要求4所述的方法，包括：
使用所述掩模在所述第一层中形成第一图案，该第一图案包括与所述第一测试结构的所述第一特征对应的至少一个特征；以及
使用所述掩模在所述第二层中形成第二图案，该第二图案包括至少一个特征，该至少一个特征对应于所述第一测试结构的所述第二特征且与对应于所述第一测试结构的所述第一特征的至少一个特征对准。
7.如权利要求5所述的方法，包括：
使用所述掩模在所述第一层中形成第一图案，该第一图案包括与所述第一测试结构的所述第一特征对应的至少一个特征；以及
使用所述掩模在所述第二层中形成第二图案，该第二图案包括至少一个特征，该至少一个特征对应于所述第一测试结构的所述第二特征且与对应于所述第一测试结构的所述第一特征的至少一个特征对准。
8.如权利要求3所述的方法，包括：
使用所述掩模在所述第一层中形成与第一下层中的参考标记至少部分相合的第一参考标记；以及
使用所述掩模在所述第二层中形成与第二下层中的参考标记至少部分相合且不与所述第一参考标记对准的第二参考标记。
9.如权利要求8所述的方法，所述第二下层对应所述第一层。
10.如权利要求9所述的方法，包括：
使用所述掩模在所述第一层中形成第一图案，该第一图案包括与所述第一测试结构的所述第一特征对应的至少一个特征；以及
使用所述掩模在所述第二层中形成第二图案，该第二图案包括至少一个特征，该至少一个特征对应于所述第一测试结构的所述第二特征且与对应于所述第一测试结构的所述第一特征的至少一个特征对准。
11.如权利要求1所述的方法，包括：
使用所述掩模在所述第一层中形成第一目标交叠标记和第一测量交叠标记，该第一测量交叠标记与下层中对应的目标交叠标记至少部分相合；以及
使用所述掩模在所述第二层中形成与所述第一目标交叠标记至少部分相合的第二测量交叠标记。
12.如权利要求11所述的方法，包括：
使用所述掩模在所述第一层中形成第一图案，该第一图案包括与所述第一测试结构的所述第一特征对应的至少一个特征；以及
使用所述掩模在所述第二层中形成第二图案，该第二图案包括至少一个特征，该至少一个特征对应于所述第一测试结构的所述第二特征且与对应于所述第一测试结构的所述第一特征的至少一个特征对准。
13.如权利要求12所述的方法，包括：
使用所述掩模在所述第二层中形成第二目标交叠标记，该第二目标交叠标记与后续形成在后续层中的测量交叠标记至少部分相合。
14.如权利要求3所述的方法，包括：
使用所述掩模在所述第一层中形成第一目标交叠标记和第一测量交叠标记，该第一测量交叠标记与下层中对应的目标交叠标记至少部分相合；以及
使用所述掩模在所述第二层中形成与所述第一目标交叠标记至少部分相合的第二测量交叠标记。
15.如权利要求14所述的方法，包括：
使用所述掩模在所述第一层中形成第一图案，该第一图案包括与所述第一测试结构的所述第一特征对应的至少一个特征；以及
使用所述掩模在所述第二层中形成第二图案，该第二图案包括至少一个特征，该至少一个特征对应于所述第一测试结构的所述第二特征且与对应于所述第一测试结构的所述第一特征的至少一个特征对准。
16.如权利要求15所述的方法，包括：
使用所述掩模在所述第二层中形成第二目标交叠标记，该第二目标交叠标记与后续形成在后续层中的测量交叠标记至少部分相合。
17.一种半导体工艺中测试结构的形成方法，包括：
利用掩模在第一层中形成第一测试结构和第二测试结构；以及
使用相同的所述掩模在第二层中形成与所述第一测试结构对准的第三测试结构和不与所述第二测试结构对准的第四测试结构；
使用所述掩模在所述第一层中形成与下层中的参考标记至少部分相合的第一参考标记；以及
使用所述掩模在所述第二层中形成与所述第一层中的参考标记至少部分相合的第二参考标记。
18.一种半导体结构，包括：
第一测试结构，包括：
第一特征的第一实例，以及
第二特征的第一实例，在所述第一特征的所述第一实例上方且与所述第一特征的所述第一实例对准；以及
第二测试结构，包括：
以下至少之一
第一特征的第二实例，不与所述第二特征的实例对准，
第二特征的第二实例，不与所述第一特征的实例对准，和
所述第一特征的所述第一实例和所述第二实例在第一层中，所述第二特征的所述第一实例和所述第二实例在所述第一层上方的第二层中。
19.如权利要求18所述的结构，包括：
第一参考标记，在所述第一层中且与第一下层中的参考标记至少部分相合；以及
第二参考标记，在所述第二层中，与第二下层中的参考标记至少部分相合，且不与所述第一参考标记对准。
20.如权利要求19所述的结构，所述第二下层对应所述第一层。
21.如权利要求19所述的结构，包括：
第一图案，在所述第一层中且包括与所述第一测试结构的所述第一特征对应的至少一个特征；以及
第二图案，在所述第二层中且包括至少一个特征，该至少一个特征对应所述第一测试结构的所述第二特征，且与对应于所述第一测试结构的所述第一特征的至少一个特征对准。
22.如权利要求20所述的结构，包括：
第一图案，在所述第一层中且包括与所述第一测试结构的所述第一特征对应的至少一个特征；以及
第二图案，在所述第二层中且包括至少一个特征，该至少一个特征对应所述第一测试结构的所述第二特征，且与对应于所述第一测试结构的所述第一特征的至少一个特征对准。
23.如权利要求18所述的结构，所述第一层包括多晶硅。
24.如权利要求18所述的结构，所述第一层形成为厚度在100纳米至400纳米之间。
25.如权利要求23所述的结构，所述第一层形成为厚度在100纳米至400纳米之间。
26.如权利要求18所述的结构，所述第二层包括金属氧化物。
27.如权利要求18所述的结构，所述第二层形成为厚度在1纳米至10纳米之间。
28.如权利要求27所述的结构，所述第二层形成为厚度在1纳米至10纳米之间。
29.如权利要求22所述的结构，包含多晶硅的所述第一层形成为厚度在100纳米至400纳米之间，包含金属氧化物的所述第二层形成为厚度在1纳米至10纳米之间。
30.如权利要求21所述的结构，包括：
第一目标交叠标记和第一测量交叠标记在所述第一层中，所述第一测量交叠标记与下层中对应的目标交叠标记至少部分相合；以及
所述第二层中的第二测量交叠标记，与所述第一目标交叠标记至少部分相合。
31.如权利要求30所述的结构，包括：
第一图案，在所述第一层中且包括与所述第一测试结构的所述第一特征对应的至少一个特征；以及
第二图案，在所述第二层中且包括至少一个特征，该至少一个特征对应所述第一测试结构的所述第二特征，且与对应于所述第一测试结构的所述第一特征的至少一个特征对准。
32.如权利要求31所述的结构，包括：
所述第二层中的第二目标交叠标记，与后续层中后续形成的测量交叠标记至少部分相合。
33.如权利要求32所述的结构，包含多晶硅的所述第一层形成为厚度在100纳米至400纳米之间，包含金属氧化物的所述第二层形成为厚度在1纳米至10纳米之间。
34.一种半导体结构，包括：
第一测试结构和第二测试结构，在第一层中；
第三测试结构和第四测试结构，在所述第一层上方的第二层中，所述第三测试结构与所述第一测试结构对准，所述第四测试结构不与所述第二测试结构对准；
所述第一层中的第一参考标记，与第一下层中的参考标记至少部分相合；
所述第二层中的第二参考标记，与第二下层中的参考标记至少部分相合，且不与所述第一参考标记对准；
第一图案，在所述第一层中且包括与所述第一测试结构对应的至少一个特征；以及
第二图案，在所述第二层中且包括至少一个特征，该至少一个特征对应所述第三测试结构且与对应于所述第一测试结构的至少一个特征对准。
35.一种半导体工艺中再利用掩模的方法，包括：
使用掩模在第一层上形成第一图案和与第一下层中的参考标记至少部分相合的第一参考标记；以及
使用所述掩模在所述第一层上方的第二层上形成第二图案和第二参考标记，所述第二图案与所述第一图案对准，所述第二参考标记与第二下层中的参考标记至少部分相合且不与所述第一参考标记对准，
所述第一下层和所述第二下层对应相同的层。
36.如权利要求35所述的方法，所述第二下层对应所述第一层。
37.如权利要求36所述的方法，包括：
在形成所述第一图案和所述第一参考标记时，使用所述掩模在所述第一层中形成所述第二参考标记。
38.如权利要求35所述的方法，包括：
在形成所述第二参考标记时，相对于所述第二层移动所述掩模。
39.一种半导体工艺中再利用掩模的方法，包括
使用所述掩模在至少部分上覆第一层的第一抗蚀剂中形成第一图案和两个或更多的第一参考标记，所述两个或更多的第一参考标记与下层中的对应参考标记至少部分相合；
使用所述掩模从所述第一抗蚀剂去除至少一个，但不是所有的所述第一参考标记；
转移所述第一图案和保留的所述第一参考标记到所述第一层；
使用所述掩模在形成在第二层上方的第二抗蚀剂中形成第二图案和至少一个第二参考标记，所述第二层形成在图案化的所述第一层上方，所述至少一个第二参考标记对准从所述第一抗蚀剂去除第一参考标记的位置，且与下层中的对应参考标记至少部分相合；以及
转移所述第二图案和所述至少一个第二参考标记到所述第二层；
所述第一下层和所述第二下层对应相同的层。
40.如权利要求39所述的方法，从所述第一抗蚀剂去除一个但不是所有的所述第一参考标记包括：
沿第一方向移动所述掩模，使得将被去除的至少一个所述第一参考标记不再被所述掩模保护；以及
曝光将被去除的所述至少一个第一参考标记。
41.如权利要求40所述的方法，从所述第一抗蚀剂去除一个但不是所有的所述第一参考标记包括：
在曝光将被去除的所述至少一个第一参考标记之前，覆盖将不被去除的第一参考标记。
42.如权利要求41所述的方法，从所述第一抗蚀剂去除一个但不是所有的所述第一参考标记包括：
沿第一方向移动所述掩模之后，用遮光器覆盖将不被去除的第一参考标记。
43.如权利要求40所述的方法，从所述第一抗蚀剂去除一个但不是所有的所述第一参考标记包括：
沿第二方向移动所述掩模，使得将被去除的至少一个附加的第一参考标记不再被所述掩模保护；以及
曝光将被去除的所述至少一个附加的第一参考标记。
44.如权利要求43所述的方法，从所述第一抗蚀剂去除一个但不是所有的所述第一参考标记包括：
在曝光将被去除的所述至少一个附加的第一参考标记之前，覆盖将不被去除的第一参考标记。
45.如权利要求44所述的方法，从所述第一抗蚀剂去除一个但不是所有的所述第一参考标记包括：
沿所述第二方向移动所述掩模后，用遮光器覆盖将不被去除的第一参考标记。
46.如权利要求43所述的方法，从所述第一抗蚀剂去除一个但不是所有的所述第一参考标记包括：
沿第二方向移动所述掩模，使得将被去除的至少一个附加的第一参考标记不再被所述掩模保护；以及
曝光将被去除的所述至少一个附加的第一参考标记。
47.如权利要求44所述的方法，从所述第一抗蚀剂去除一个但不是所有的所述第一参考标记包括：
在曝光将被去除的所述至少一个附加的第一参考标记之前，覆盖将不被去除的第一参考标记。
48.如权利要求43所述的方法，所述第二方向与所述第一方向相反。
49.一种半导体工艺中再利用掩模的方法，包括：
使用所述掩模在第一层中形成第一图案、第一目标交叠标记和与下层中对应的目标交叠标记至少部分相合的第一测量交叠标记；
使用所述掩模在至少部分上覆所述第一层的第二层中形成第二图案和第二测量交叠标记，该第二图案与所述第一图案对准，该第二测量交叠标记与所述第一目标交叠标记至少部分相合。
50.如权利要求49所述的方法，包括：
在形成所述第二图案和所述第二测量交叠标记之前，移动所述掩模。
51.如权利要求50所述的方法，包括：
使用所述掩模在所述第二层中形成第二目标交叠标记，该第二目标交叠标记与在后续层中后续形成的测量交叠标记至少部分相合。
52.如权利要求51所述的方法，包括：
使用所述掩模在至少部分上覆所述第一层的第一抗蚀剂中形成所述第一图案、所述第一目标交叠标记和所述第一测量交叠标记；
转移所述第一图案、所述第一目标交叠标记和所述第一测量交叠标记到所述第一层；
使用所述掩模在至少部分上覆所述第二层的第二抗蚀剂中形成所述第二图案、所述第二测量交叠标记和所述第二目标交叠标记；以及
转移所述第二图案、所述第二测量交叠标记和所述第二目标交叠标记到所述第二层。
CN200880022858.0A 2007-06-30 2008-06-26 半导体工艺中的测试结构、测试结构的形成及掩模的再利用 Active CN101802995B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US11/772,137 US7998640B2 (en) 2007-06-30 2007-06-30 Mask reuse in semiconductor processing
US11/772,130 2007-06-30
US11/772,128 US7932157B2 (en) 2007-06-30 2007-06-30 Test structure formation in semiconductor processing
US11/772,128 2007-06-30
US11/772,130 US7830028B2 (en) 2007-06-30 2007-06-30 Semiconductor test structures
US11/772,137 2007-06-30
PCT/US2008/068273 WO2009006175A2 (en) 2007-06-30 2008-06-26 Test structure, test structure formation and mask reuse in semiconductor processing

Publications (2)

Publication Number Publication Date
CN101802995A CN101802995A (zh) 2010-08-11
CN101802995B true CN101802995B (zh) 2012-02-29

Family

ID=40226768

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880022858.0A Active CN101802995B (zh) 2007-06-30 2008-06-26 半导体工艺中的测试结构、测试结构的形成及掩模的再利用

Country Status (4)

Country Link
KR (1) KR20100038319A (zh)
CN (1) CN101802995B (zh)
TW (1) TW200903687A (zh)
WO (1) WO2009006175A2 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113515007B (zh) * 2020-04-10 2023-09-01 长鑫存储技术有限公司 掩膜版及掩膜版质量测试方法
CN112510017A (zh) * 2020-12-15 2021-03-16 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02229419A (ja) * 1989-03-02 1990-09-12 Fujitsu Ltd 半導体装置の製造方法
JP3859764B2 (ja) * 1995-06-27 2006-12-20 株式会社ルネサステクノロジ 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク
KR100230798B1 (ko) * 1996-08-30 1999-11-15 김영환 포토 마스크
US7553611B2 (en) * 2005-03-31 2009-06-30 Sandisk 3D Llc Masking of repeated overlay and alignment marks to allow reuse of photomasks in a vertical structure

Also Published As

Publication number Publication date
CN101802995A (zh) 2010-08-11
WO2009006175A3 (en) 2009-03-12
WO2009006175A2 (en) 2009-01-08
TW200903687A (en) 2009-01-16
KR20100038319A (ko) 2010-04-14

Similar Documents

Publication Publication Date Title
KR101555084B1 (ko) 집적회로 필드들의 임계 치수 또는 오버레이 변화 결정
KR100715280B1 (ko) 오버레이 키를 이용하는 오버레이 정밀도 측정 방법
US7553611B2 (en) Masking of repeated overlay and alignment marks to allow reuse of photomasks in a vertical structure
CN101025571B (zh) 器件制造方法
US5982044A (en) Alignment pattern and algorithm for photolithographic alignment marks on semiconductor substrates
US20120049186A1 (en) Semiconductor structures
US9646896B2 (en) Lithographic overlay sampling
US7427774B1 (en) Targets for measurements in semiconductor devices
US7998640B2 (en) Mask reuse in semiconductor processing
CN101802995B (zh) 半导体工艺中的测试结构、测试结构的形成及掩模的再利用
US7830028B2 (en) Semiconductor test structures
JP5136745B2 (ja) 多重露光技術におけるマスク製造誤差検証方法
US7932157B2 (en) Test structure formation in semiconductor processing
US20030044057A1 (en) Method of checking overlap accuracy of patterns on four stacked semiconductor layers
US9929103B2 (en) Misalignment checking device and manufacturing method of semiconductor device
US8343716B2 (en) Method of forming variable patterns using a reticle
US20080252867A1 (en) Overlay mark, and fabrication and application of the same
JP2010113195A (ja) 露光用マスク及び半導体装置の製造方法
US20230170314A1 (en) Process for reducing pattern-induced wafer deformation
CN114167692B (zh) 光刻对准结构、光刻对准方法、半导体存储器及电子设备
CN116243554A (zh) 光刻版及套刻对准方法
CN112582324A (zh) 一种标记及其制作方法
KR20060013811A (ko) 오버레이 키
KR20070071616A (ko) 노광 공정 모니터링 방법
KR20090001077A (ko) 반도체 소자의 오버레이 버니어 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160530

Address after: texas

Patentee after: Sandisk Corp.

Address before: American California

Patentee before: Sandisk 3D. LLC

C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: texas

Patentee before: Sandisk Corp.