KR20100038319A - 테스트 구조, 반도체 프로세싱에서의 테스트 구조 형성 및 마스크 재사용 - Google Patents

테스트 구조, 반도체 프로세싱에서의 테스트 구조 형성 및 마스크 재사용 Download PDF

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KR20100038319A
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캘빈 케이. 리
융-틴 첸
엔-싱 첸
폴 와이 키에 푼
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쌘디스크 3디 엘엘씨
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Abstract

다수의 층들에서 동일한 패턴을 형성하기 위하여 재사용되는 마스크로 반도체 프로세싱 동안 상이한 유형들의 테스트 구조들이 형성된다. 정렬 정확도가 검사되도록 하는 레퍼런스 마크들이 또한 상기 마스크로 형성된다. 하나의 유형의 테스트 구조는 서로 정렬되고 상이한 층들로부터 형성되는 피처들을 포함한다. 다른 유형들의 테스트 구조들은 다른 테스트 구조 피처들과 정렬되지 않는 각각의 층들로부터 형성되는 피처들을 포함한다. 다음 층들이 패터닝될 때 서로 간섭하지 않는 정렬 마크들이 또한 형성되도록 하는 방식으로 사용되는 단일 마스크로 상이한 유형들의 테스트 구조들이 형성된다. 상이한 유형들의 테스트 구조들은 반도체 프로세스가 진행될 때 상이한 유형들의 디바이스들의 성능 특성에 대한 통찰을 제공할 수 있다.
테스트 구조, 마스크, 반도체 프로세싱, 레퍼런스 마크, 기판.

Description

테스트 구조, 반도체 프로세싱에서의 테스트 구조 형성 및 마스크 재사용{TEST STRUCTURE, TEST STRUCTURE FORMATION AND MASK REUSE IN SEMICONDUCTOR PROCESSING}
관련 출원(들)
본 출원은, 그 전체가 본원에 참조되어 있는, 2007년 6월 30일자로 출원되고 명칭이 "Test Structure Formation in Semiconductor Processing"인 미국 특허 출원 일련 번호 제11/772,128호, 2007년 6월 30일자로 출원되고 명칭이 "Semiconductor Test Structures"인 미국 특허 출원 일련 번호 11/772,130호 및 2007년 6월 30일자로 출원되고 명칭이 "Mask Reuse in Semiconductor Processing"인 미국 특허 출원 일련 번호 11/772,137호의 이점을 청구한다.
본 발명은, 테스트 구조, 반도체 프로세싱에서의 테스트 구조 형성 및 마스크 재사용에 관한 것이다.
반도체 프로세싱에서, 마스크들은 전형적으로 재사용되지 않는다. 이것은 적어도 부분적으로, 마스크가 재사용될 때, 이전 사용으로부터의 레퍼런스 마크(reference mark)들(정렬 및/또는 오버레이 마크(overlay mark))이 다음 사용의 레퍼런스 마크들과 간섭할 수 있다는 사실에 기인한다.
이 요약은 상세한 설명에서 이하에 더 설명되는 개념들 중 선택된 것을 간소화된 형태로 소개하기 위하여 제공된다. 이 요약은 청구된 주제의 핵심 요소들 또는 본질적인 특징들을 식별하고자 하는 것이 아니며, 청구된 주제의 범위를 제한하기 위하여 사용되는 것도 아니다.
다수의 층들에서 동일한 패턴(pattern)을 형성하기 위하여 재사용되는 마스크로 반도체 프로세싱 동안 상이한 유형들의 테스트 구조들이 형성된다. 정렬 정확도가 검사되도록 하는 레퍼런스 마크들이 또한 상기 마스크로 형성된다. 하나의 유형의 테스트 구조는 서로 정렬되고 상이한 층들로부터 형성되는 피처(feature)들을 포함한다. 다른 유형들의 테스트 구조들은 다른 테스트 구조 피처들과 정렬되지 않는 각각의 층들로부터 형성되는 피처들을 포함한다. 다음 층들이 패터닝될 때 서로 간섭하지 않는 정렬 마크(alignment mark)들이 또한 형성되도록 하는 방식으로 사용되는 단일 마스크로 상이한 유형들의 테스트 구조들이 형성된다. 상이한 유형들의 테스트 구조들은 반도체 프로세스(semiconductor process)가 진행될 때 상이한 유형들의 디바이스들의 성능 특성에 대한 통찰(insight)을 제공할 수 있다.
상기 목적 및 관련 목적을 성취하기 위하여, 다음의 설명 및 첨부된 도면들을 일부 설명적인 양상들을 설명한다. 그러나, 다른 양상들, 장점들 및/또는 특징들이 첨부된 도면들과 관련하여 고려될 때 다음의 상세한 설명으로부터 명백해질 수 있다.
도 1은 정렬 마크를 도시한 도면.
도 2a는 실질적으로 올바르거나 정렬된 상황의 레퍼런스 마크들을 도시한 도면.
도 2b는 실질적으로 올바르지 않거나 오정렬된 상황의 레퍼런스 마크들을 도시한 도면.
도 2c는 실질적으로 올바르거나 정렬된 상황의 레퍼런스 마크들을 도시한 도면.
도 2d는 올바르지 않거나 오정렬된 상황의 레퍼런스 마크를 도시한 도면.
도 3은 레퍼런스 마크들 사이에 간섭이 경험될 수 있는 반도체 프로세싱에서의 상황을 도시한 도면.
도 4는 정렬/간섭 문제들을 완화하면서, 다수의 층들을 패터닝하기 위하여 동일한 마스크를 재사용하는 방법을 도시한 도면.
도 5는 정렬/간섭 문제들을 완화하면서, 다수의 층들을 패터닝하는데 사용될 수 있는 마스크를 도시한 도면.
도 6은 제 1 레지스트(resist)가 제 1 시간 동안 노출된 이후의 반도체 배열의 상면도.
도 7은 라인들 7-7을 따라 취해진 도 6의 배열의 단면도.
도 8은 라인들 8-8을 따라 취해진 도 6의 배열의 단면도.
도 9는 제 1 레지스트가 제 2 시간 동안 노출된 이후의 반도체 배열의 상면도.
도 10은 라인들 10-10을 따라 취해진 도 9의 배열의 단면도.
도 11은 라인들 11-11을 따라 취해진 도 9의 배열의 단면도.
도 12는 제 1 레지스트가 제 3 시간 동안 노출된 이후의 반도체 배열의 상면도.
도 13은 라인들 13-13을 따라 취해진 도 12의 배열의 단면도.
도 14는 라인들 14-14을 따라 취해진 도 12의 배열의 단면도.
도 13a는 제 1 레지스트가 현상된 이후의 라인들 13-13을 따라 취해진 도 12의 배열의 단면도.
도 14a는 제 1 레지스트가 현상된 이후의 라인들 14-14를 따라 취해진 도 12의 배열의 단면도.
도 13b는 제 1 층이 패터닝된 이후의 라인들 13-13을 따라 취해진 도 12의 배열의 단면도.
도 14b는 제 1 층이 패터닝된 이후의 라인들 14-14를 따라 취해진 도 12의 배열의 단면도.
도 13c는 패터닝된 제 1 레지스트가 제거된 이후의 라인들 13-13을 따라 취해진 도 12의 배열의 단면도.
도 14c는 패터닝된 제 1 레지스트가 제거된 이후의 라인들 14-14를 따라 취해진 도 12의 배열의 단면도.
도 13d는 유전체 충전(dielectric fill)이 수행된 이후의 라인들 13-13을 따라 취해진 도 12의 배열의 단면도.
도 14d는 유전체 충전이 수행된 이후의 라인들 14-14를 따라 취해진 도 12의의 배열의 단면도.
도 15는 제 2 레지스트가 제 1 시간 동안 노출된 이후의 반도체 배열의 상면도.
도 16은 라인들 16-16을 따라 취해진 도 15의 배열의 단면도.
도 17은 라인들 17-17을 따라 취해진 도 15의 배열의 단면도.
도 16a는 제 2 레지스트가 현상된 이후의 라인들 16-16을 따라 취해진 도 15의 배열의 단면도.
도 17a는 제 2 레지스트가 현상된 이후의 라인들 17-17을 따라 취해진 도 15의 배열의 단면도.
도 16b는 제 2 층이 패터닝된 이후의 라인들 16-16을 따라 취해진 도 15의 배열의 단면도.
도 17b는 제 2 층이 패터닝된 이후의 라인들 17-17을 따라 취해진 도 15의 배열의 단면도.
도 16c는 패터닝된 제 2 층이 제거된 이후의 라인들 16-16을 따라 취해진 도 15의 배열의 단면도.
도 17c는 패터닝된 제 2 층이 제거된 이후의 라인들 17-17을 따라 취해진 도 15의 배열의 단면도.
도 16d는 유전체 충전이 수행된 이후의 라인들 16-16을 따라 취해진 도 15의 배열의 단면도.
도 17d는 유전체 충전이 수행된 이후의 라인들 17-17을 따라 취해진 도 15의 배열의 단면도.
도 18은 정렬/간섭 문제들을 완화하면서, 다수의 층들을 패터닝하기 위하여 동일한 마스크를 재사용하는 방법을 도시한 도면.
도 19는 정렬/간섭 문제들을 완화하면서, 다수의 층들을 패터닝하는데 사용될 수 있는 마스크를 도시한 도면.
도 20은 제 1 레지스트가 제 1 시간 동안 노출된 이후의 반도체 배열의 상면도.
도 21은 라인들 21-21을 따라 취해진 도 20의 배열의 단면도.
도 22는 라인들 22-22을 따라 취해진 도 20의 배열의 단면도.
도 23은 제 1 레지스트가 제 2 시간 동안 노출된 이후의 반도체 배열의 상면도.
도 24는 라인들 24-24을 따라 취해진 도 23의 배열의 단면도.
도 25는 라인들 25-25을 따라 취해진 도 23의 배열의 단면도.
도 24a는 제 1 레지스트가 현상된 이후의 라인들 24-24을 따라 취해진 도 23의 배열의 단면도.
도 25a는 제 1 레지스트가 현상된 이후의 라인들 25-25를 따라 취해진 도 23의 배열의 단면도.
도 24b는 제 1 층이 패터닝된 이후의 라인들 24-24을 따라 취해진 도 23의 배열의 단면도.
도 25b는 제 1 층이 패터닝된 이후의 라인들 25-25를 따라 취해진 도 23의 배열의 단면도.
도 24c는 패터닝된 제 1 레지스트가 제거된 이후의 라인들 24-24을 따라 취해진 도 23의 배열의 단면도.
도 25c는 패터닝된 제 1 레지스트가 제거된 이후의 라인들 25-25를 따라 취해진 도 23의 배열의 단면도.
도 24d는 유전체 충전이 수행된 이후의 라인들 24-24을 따라 취해진 도 23의 배열의 단면도.
도 25d는 유전체 충전이 수행된 이후의 라인들 25-25를 따라 취해진 도 23의의 배열의 단면도.
도 26은 제 2 레지스트가 제 1 시간 동안 노출된 이후의 반도체 배열의 상면도.
도 27은 라인들 27-27을 따라 취해진 도 26의 배열의 단면도.
도 28은 라인들 28-28을 따라 취해진 도 26의 배열의 단면도.
도 29는 제 2 레지스트가 제 2 시간 동안 노출된 이후의 반도체 배열의 상면도.
도 30은 라인들 30-30을 따라 취해진 도 29의 배열의 단면도.
도 31은 라인들 31-31을 따라 취해진 도 29의 배열의 단면도.
도 30a는 제 1 레지스트가 현상된 이후의 라인들 30-30을 따라 취해진 도 29의 배열의 단면도.
도 31a는 제 1 레지스트가 현상된 이후의 라인들 31-31을 따라 취해진 도 29의 배열의 단면도.
도 30b는 제 1 층이 패터닝된 이후에 라인들 30-30을 따라 취해진 도 29의 배열의 단면도.
도 31b는 제 1 층이 패터닝된 이후에 라인들 31-31을 따라 취해진 도 29의 배열의 단면도.
도 30c는 패터닝된 제 1 레지스트가 제거된 이후의 라인들 30-30을 따라 취해진 도 29의 배열의 단면도.
도 31c는 패터닝된 제 1 레지스트가 제거된 이후의 라인들 31-31을 따라 취해진 도 29의 배열의 단면도.
도 30d는 유전체 충전이 수행된 이후의 라인들 30-30을 따라 취해진 도 29의 배열의 단면도.
도 31d는 유전체 충전이 수행된 이후의 라인들 31-31을 따라 취해진 도 29의 배열의 단면도.
본원은 전체에 걸쳐 동일한 요소들에는 일반적으로 동일한 참조 번호들이 병기되어 있고, 다양한 구조들이 반드시 크기대로 도시되어 있지는 않은 도면들을 참조하여 설명된다. 다음의 설명에서, 설명을 위하여, 다수의 특정 세부사항들이 이해를 용이하게 하기 위하여 설명된다. 그러나, 본원에 설명된 하나 이상의 양상들이 더 적은 정도의 이러한 특정 세부사항들로 실행될 수 있다는 점이 당업자에게 명백할 수 있다. 다른 경우들에서, 이해를 용이하게 하기 위하여 공지된 구조들 및 디바이스들은 블록도 형태로 도시된다.
리소그래피(lithography)는 일반적으로 다양한 매체들 사이에서 하나 이상의 패턴들을 전달하는데 사용되는 프로세스들을 칭한다. 리소그래피에서, 패턴이 전달되어야 하는 하나 이상의 층들 위에 감광성 레지스트 코팅(light sensitive resist coating)이 형성된다. 그 후, 상기 레지스트 코팅은 패턴을 포함하는 개재 마스크(intervening mask)를 (선택적으로) 통과하는 하나 이상의 유형들의 방사선 및/또는 광에 노출됨으로써 패터닝된다. 광은 사용된 레지스트의 유형(포지티브(positive) 또는 네거티브(negative))에 따라, 레지스트 코팅의 노출되거나 노출되지 않은 부분들이 더 또는 덜 용해 가능하도록 한다. 그 후, 현상기(developer)가 더 용해 가능한 에어리어들을 제거하는데 사용되어, 패터닝된 레지스트를 남긴다. 그 후, 패터닝된 레지스트는 선택적으로 에칭(etching)(또는 도핑 또는 처리)될 수 있는 아래에 놓인 층 또는 층들에 대한 템플릿(template)의 역할을 할 수 있다. 일단 아래에 놓인 층이 처리되면, 패터닝된 레지스트가 제거되어(예를 들어, 화학적으로 스트립(strip)되어), (예를 들어, 내부에 형성된 패턴을 갖는) 처리된 층을 남긴다.
반도체 프로세싱에서, 다수의 마스크들이 상이한 층들에서 각각의 패턴들을 형성하는데 사용된다. 마스크들을 기판 및/또는 하나 이상의 다른 (이전에 설정된) 층들과 정확하게 정렬시키는 것이 중요하다는 점이 인식될 수 있다. 레퍼런스 마크들이 마스크들의 정렬을 성취 및 평가하는데 사용될 수 있다. 레퍼런스 마크들은 2 개의 유형들; 정렬 마크들 및 오버레이 마크들이 있다. 정렬 마크들은 마스크를 기판 또는 하나 이상의 다른 층들에 정렬시키는데 사용되는 반면, 오버레이 마크들은 정렬의 정확도를 평가하는데 사용된다.
도 1은 정렬 마크(100)를 도시한다. 예를 들어, 스텝퍼(stepper)와 같은 리소그래피 시스템의 요소들은 기판 및/또는 다른 아래에 놓인 층에서 이 정렬 마크를 찾고, 상기 정렬 마크에 대해 마스크를 배치한다. 마스크가 일반적으로 고정식이며, 기판 또는 웨이퍼(wafer)가 전형적으로 마스크에 대해 이동된다는 점이 인식될 것이다. 도 2a 및 2b는 오버레이 마크들(200a, 200b)을 도시한다. 타겟 오버레이 마크(target overlay mark)들(202a, 202b)이 정렬되는 층 내에 형성되고, (타겟 오버레이 마크들과 일치하는) 측정된 오버레이 마크들(204a, 204b)이 정렬되고 있는 층 내에 형성된다. 도 2a는 측정된 오버레이 마크(204a)가 타겟 오버레이 마크(202a) 내에서 실질적으로 중앙에 놓여서 이러한 마크들 사이의 거리가 모든 변들 상에서 실질적으로 동일한(206a = 208a = 210a = 212a) 실질적으로 올바른 정렬을 도시한다. 도 2b는 측정된 오버레이 마크(204b)가 타겟 오버레이 마크(202b) 내에서 중앙에 놓이지 않으므로, 이러한 마크들 사이의 거리가 상이한 위치들에서 상이한(206b ≠ 210b, 208b ≠ 212b) 실질적으로 올바르지 않은 정렬을 도시한다.
도시된 오버레이 마크들이 실질적으로 정사각형이지만, 예를 들어, 동심원들과 같은 상이한 오버레이 마크들이 구현될 수 있다는 점이 인식될 것이다. 유사하게, 이와 같은 마크들은 서로 "일치"할 수 있는(및/또는 이의 일치 정도가 조사될 수 있는) 임의의 다른 피처들을 포함할 수 있다. 예를 들어, 우측 삼각형 오버레이 마크들(200c, 200d)이 도 2c 및 2d에 도시되어 있고, 여기서 하나의 삼각형은 정렬된 층 내에 형성되고, 다른 삼각형은 정렬되는 층 내에 형성될 것이다. 도 2c에 도시된 바와 같이, 실질적으로 올바른 정렬은 예를 들어, 삼각형들(202c, 204c)이 정사각형을 형성하여 모든 변들 상의 길이가 실질적으로 동일하도록(206c = 208c = 210c = 212c)(그리고, 삼각형들 사이에 실질적으로 분리가 존재하지 않도록) 하기 위하여 서로 인접하게 종료된다. 도 2d는 예를 들어, 마크들의 변들 주위의 상이한 길이들(206d ≠ 210d), 마크들 사이의 분리(214d), 및/또는 마크들 사이의 분리의 변화(216d ≠ 218d)를 찾아냄으로써 확인될 수 있는 더 적게 올바른 정렬 상황을 도시한다.
마크들의 형상들에 관계없이, 상이한 층들을 패터닝하는데 상이한 마스크들이 사용되고 상이한 마스크들이 특정하므로, 상이한 위치들에서 정렬 및/또는 오버레이 마크들을 생성하기 때문에, 현재 층의 마크들 및 하나 이상의 이전 층들의 마크들 사이에 일반적으로 간섭 위험이 거의 존재하지 않는다. 그러나, 다수의 층들에서 동일한 패턴을 형성하기 위하여 마스크가 재사용되어야 하는 경우에, 간섭이 발생할 수 있다.
도 3을 참조하면, 예를 들어, 정렬되고 있는 아래에 놓인 층(302)(예를 들어, 기판)은 내부에 형성된 타겟 마크(304)를 갖는다. 제 1 층(306)이 아래에 놓인 층(302) 위에 형성되고, 제 2 층(308)이 제 1 층(306) 위에 형성된다. 도시된 예에서, 제 1 층(306) 및 제 2 층(308)을 패터닝하는데 동일한 마스크가 사용되어, 제 1 층(306)은 제 2 층(308) 내의 제 2 패턴(312)과 정렬되는 제 1 패턴(310)을 가지 게 된다. 즉, 제 2 층(308) 내에 형성된 피처들(312)은 제 1 층(306) 내에 형성된 피처들(310)과 동일한 풋프린트(footprint)를 갖는다(또는 피처(310)의 상부에 형성된다)(여기서, 제 1 층(306) 및 제 2 층(308) 내의 피처들 사이를 충전하기 위하여 유전체 재료(314)가 사용된다). 그러나, 불행하게도, 이것은 유사하게, 제 2 층(308) 내의 측정된 오버레이 마크(316)가 제 1 층(306) 내의 측정된 오버레이 마크(318) 바로 위에 형성되도록 하거나 또는 상기 제 1 층(306) 내의 측정된 오버레이 마크(318)와 일치하도록 한다. 따라서, 제 1 층(306) 내의 측정된 마크(318)가 (이 마크(318) 및 아래에 놓인 층 내의 타겟 마크(304) 사이의 상대적인 방향을 조사함으로써) 제 1 층(306) 및 아래에 놓인 층(302) 사이의 정렬을 검사하는데 사용될 수 있지만, 이 동일한 마크(318)는 (제 2 층(308) 내의 측정된 마크(316) 및 아래에 놓인 층(302) 내의 타겟 마크(304) 사이의 상대적인 방향의 조사를 못하게 함으로써) 제 2 층(308) 및 아래에 놓인 층(302) 사이의 정렬을 검사하는 것과 간섭한다.
상이한 층들에서의 레퍼런스 마크들 사이의 간섭 문제를 극복하기 위하여, 레퍼런스 마크들의 배치를 제외하고는, 동일한 상이한 마스크들이 사용될 수 있다. 예를 들어, 제 2 층(308)을 패터닝하는데 사용된 마스크 상의 측정된 오버레이 마크는 제 1 층(306)을 패터닝하는데 사용된 마스크 상의 측정된 오버레이 마크와 상이한 위치일 것이다. 이 방식으로, 제 1 층(306) 내의 측정된 마크(318)는 제 2 층(308) 내의 측정된 마크(316)와 간섭하지 않을 것이다. 그러나, 마스크들은 매우 고가일 수 있어서, 이를 매력적이지 않은 옵션이 되도록 한다.
따라서, 정렬/간섭 문제들을 완화하면서, 다수의 층들에서 일치하는 패턴들을 형성하기 위하여 동일한 마스크를 재사용하는 예시적 방법(400)이 도 4에 도시되어 있고, 이와 같은 방법을 통하여 구현되는 예시적 반도체 구조(600)가 일반적으로 도 6 내지 17에 도시되어 있다. 본원에 사용된 바와 같은 기판 및/또는 반도체 기판이 반도체 웨이퍼와 같은 임의의 유형의 반도체 몸체(예를 들어, 실리콘, SiGe, SOI) 및/또는 웨이퍼 상의 하나 이상의 다이(die), 뿐만 아니라, 임의의 다른 유형의 반도체 및/또는 상기 반도체 위에 형성되거나 상기 반도체와 관련되는 에피택셜 층(epitaxial layer)들을 포함할 수 있다는 점이 인식될 것이다. 또한, 상기 방법(400)(뿐만 아니라, 본원에 설명된 다른 방법들)이 일련의 동작들 및 이벤트(event)들로서 이하에 도시 및 설명되지만, 이와 같은 동작들 또는 이벤트들의 도시된 순서가 제한적인 의미로서 해석되어서는 안된다는 점이 인식될 것이다. 예를 들어, 일부 동작들은 상이한 순서들로, 및/또는 본원에 도시 및/또는 설명된 것들과 별도로 다른 동작들 및 이벤트들과 동시에 발생될 수 있다. 게다가, 본원의 설명의 하나 이상의 양상들 및/또는 실시예들을 구현하는데 모두가 도시되지 않은 동작들이 필요할 수 있다. 또한, 본원에 도시된 동작들 중 하나 이상은 하나 이상의 별도의 동작들 및/또는 단계들에서 수행될 수 있다.
상기 방법(400)을 용이하게 하는데 사용될 수 있는 예시적 마스크(500)가 도 5에 도시되어 있다. 마스크(500)는 아래에 놓인 층 상으로 전달되어야 하는 피처들, 패턴들, 등을 포함하는 노출 에어리어(502)(환영)를 갖는다. 도시된 예에서, (임의의 적절한 수가 구현될 수 있을지라도) 16개의 정사각형들(504)이 에어리 어(502) 내에 포함된다. 이러한 정사각형들(504)은 일반적으로 웨이퍼/반도체 기판 상의 다이에 대응하여, 각각의 다이 상으로 전달되어야 하는 피처들, 패턴들, 등이 이러한 에어리어들(504)에 포함된다. 이해의 용이성 및 간소화를 위하여, 이러한 피처들, 패턴들, 등은 도시되지 않는데, 그 이유는 이들이 일반적으로 너무 작고 너무 많아서 적어도 레퍼런스 마크들에 대해 정확하게 도시될 수 없기 때문이다. 예를 들어, 각각의 다이 상에 반복적으로 형성되어야 하는 집적 회로(IC) 레이아웃(layout)은 예를 들어, 트랜지스터들 및/또는 다른 반도체 디바이스들에 대응하는 수백 만개의 피처들을 포함할 수 있다.
도시된 예에서, 마스크(500)는 또한 (임의의 적절한 수가 구현될 수 있을지라도) 아래에 놓인 층에서 측정된 오버레이 마크들을 형성하는 것을 용이하게 하는 8개의 에어리어들(506)을 포함한다. 유사하게, 마스크(500)는 (임의의 적절한 수가 구현될 수 있을지라도) 아래에 놓인 층에서 테스트 구조를 형성하는 것을 용이하게 하는 하나의 에어리어(510)를 포함한다. 에어리어들(506 및 510)(뿐만 아니라, 아래에 놓인 층으로 전달되어야 하는 피처들, 패턴들, 등을 갖는 마스크(500)의 다른 에어리어들(예를 들어, 정사각형들(504))은 (레지스트의) 아래에 놓인 에어리어들을 보호하기 위하여 어떤 방식으로 처리된다. 예를 들어, 이러한 에어리어들은 광 및/또는 방사선이 통과하지 못하도록 하는 불투명 재료(예를 들어, 크롬)를 포함할 수 있다. 추가적으로/대안적으로, 이러한 에어리어들은 인입 광/방사선을 위상 시프팅(phas shifting)하여, 상기 광/방사선이 그 상에 충돌할 때 상기 광/방사선이 레지스트의 아래에 놓인 에어리어들을 용해 가능하도록(또는 사용된 레지스트의 유 형에 따라 용해 불가능하도록) 하는 것에 대해 더 적은 영향을 미치도록 구성될 수 있다.
테스트 구조 규정 에어리어(510)는 도시된 예에서 절단 라인(scribe line)에 대응하는 마스크의 에어리어(512)에 형성된다. 절단 선들은 다이가 웨이퍼/기판으로부터 절단될 때 분실되는 희생 에어리어들이다. 따라서, 절단 선에 테스트 구조를 형성하는 것은 다이 내의 소중한 반도체 리얼 에스테이트(semiconductor real estate)를 점유함이 없이, (예를 들어, 프로세스가 진행될 때 하나 이상의 성능 특성들의 측정치들을 지속적으로 산출함으로써) 프로세스의 품질 및/또는 경과에 대한 피드백(feedback)을 제공하기 위하여 제조 프로세스 전체에 걸쳐 액세스 또는 "테스트"될 수 있는 메커니즘이 개발되도록 한다. 그럼에도 불구하고, 인식되는 바와 같이, 테스트 구조들은 다이 내를 포함하는 임의의 위치에 형성될 수 있다.
(임의의 적절한 수가 구현될 수 있을지라도) 2개의 개구들(516)이 도시된 예에서 마스크(500)의 노출 에어리어(502) 외부에 형성된다. 인식되는 바와 같이, 이러한 개구들(516)은 노출 또는 패터닝된 레지스트로부터 레퍼런스 마크들을 제거하는데 사용된다. 특히, (예를 들어, 에어리어들(506, 510) 및 마스크의 다른 에어리어들(도시되지 않음)에 의해 규정된 바와 같은) 측정된 오버레이 마크들, 테스트 구조 및 다른 피처들, 패턴들, 등이 레지스트에(그러나, 레지스트가 현상되기 이전에) 전달되는 최초 노출 이후에, 개구들(516)은 레지스트로부터 마크들 중 적어도 하나이지만, 마크들 모두보다는 더 적은 마크들을 제거하는데 사용된다. 본질적으로, 마스크는 제거될 마크들이 개구들(516) 중 하나 내/아래에 위치되도록 시프팅 된다. 따라서, 다음 노출이 수행될 때, 광/방사선이 레지스트의 이러한 에어리어들에 직접 충돌하여, 상기 에어리어들이 이전에 노출되어 레지스트가 현상될 때 마찬가지로 제거되는 주변 에어리어들과 동일한 용해성/불용성을 가지도록 한다. 마스크를 시프팅하는 것이 본원에 참조되지만, 일반적으로, 기판/웨이퍼/아래에 놓인 층(들)이 실제로 (예를 들어, 스텝퍼에 의해) 이동되고, 마스크가 실질적으로 고정된 채로 남아있다는 점이 인식될 것이다. 따라서, 마스크 및 기판/웨이퍼/아래에 놓인 층(들) 사이의 이 상대적인 이동은 마스크 시프팅(또는 이의 어떤 변화)이 본원에서 언급 및/또는 설명될 때, 만약 있다면, 이동들 중 전형적으로 아주 적은 이동이 마스크의 파트 상에 있다는 것을 이해하도록 의도된다.
상기 방법(400)의 발단에서, 402에서, 제 1 층(604)이 정렬될(그리고, 이에 따라, 내부에 형성된 하나 이상의 타겟 오버레이 마크들(602)을 가지는) 층(600) 위에 형성된다(도 6 내지 8). 이 제 1 층(604)(뿐만 아니라, 본원에 설명된 임의의 층들 및 모든 층들)은 임의의 적절한 재료를 포함할 수 있고, 임의의 희망하는 두께로 형성될 수 있다. 일례에서, 제 1 층(604)은 폴리실리콘과 같은 반도체 재료를 포함하고, 예를 들어, 약 100 나노미터와 약 400 나노미터 사이의 두께로 형성된다. 제 1 층(뿐만 아니라, 본원에 설명된 다른 층들 중 어느 하나 및 모두)은 예를 들어, 성장, 증착, 스핀-온(spin-on) 및/또는 스퍼터링(sputtering) 기술들과 같은 임의의 적절한 방식으로 형성될 수 있다는 점이 인식될 것이다.
404에서, 제 1 레지스트(606)가 제 1 층(604) 위에 형성되고, 406에서 마스크(500)(도 5)를 통해 제 1 시간 동안 노출된다(도 6 내지 8). 이 노출은 마스 크(500)에 의해 보호되는 제 1 레지스트(606)의 에어리어들(610, 612)이 레지스트의 보호되지 않은/노출된 에어리어들에 대해 용해 가능하게(또는 사용된 레지스트의 유형에 따라, 용해 불가능하게) 되도록 한다. 따라서, 마스크(500)의 에어리어들(506 및 510)에 의해 각각 커버되는 제 1 레지스트의 에어리어들(610, 612)은 용해성의 이러한 차이를 나타내기 위하여 도 7 및 8에서 환영으로 도시되어 있다(그리고, 이것은 도면들 전체에 걸쳐 유지된다 - 타겟 오버레이 마크들(602)은 자신들이 아래에 놓인 층에 존재한다는 것을 나타내기 위하여 도 6에서 환영으로 도시되어 있다(그리고, 도면들 전체에 걸쳐 유사하다)). (예를 들어, 각각의 다이 상에 형성될 피처들, 패턴들, 등에 대응하는) 제 2 레지스트(606)의 많은 다른 에어리어들이 또한 이 상이한 용해성을 소유할 것이지만, 간소화를 위하여 도시되어 있지 않다는 점이 인식될 것이다. 추가적으로, 도 6은 (도 5에서와 같이 마스크(500)의 뷰(view)라기보다는 오히려) 406에서 제 1 노출이 수행된 이후의 제 1 레지스트(606)의 상면도를 도시한다. 따라서, 16개의 정사각형들(616)은 각각의 다이 상의 층들로 전달되어야 하는 피처들, 패턴들, 등(도시되지 않음)을 포함하는 제 1 레지스트(606)의 에어리어들을 나타낸다. 이해의 용이성 및 간소화를 위하여, 이러한 에어리어들(616)은 도 7 및 8에서(또는 다른 유사한 도면들에서) 도시된 단면들로 도시되지 않는다.
제 1 노출 이후에, 마스크(500)는 제 1 방향으로 시프팅되고, 408에서 제 2 노출이 수행된다(도 9 내지 11). 마스크가 제 1 레지스트(606)에 대해 시프팅되어, 제 1 노출 동안 마스크(500)의 에어리어들(506)에 의해 커버되는 제 1 레지스 트(606)의 에어리어들(610) 중 하나 이상이 제 2 노출 동안 마스크(500) 내의 개구들(516) 중 하나를 통하여 보여질 수 있게 된다는 점이 도 9에서 (일반적으로 618에서) 인식될 수 있다. 따라서, 이러한 에어리어들은 이제 406에서의 제 1 노출 동안 노출되었던 제 1 레지스트(606)의 다른 에어리어들과 동일한 용해성을 갖는다(620, 622, 624에서 부재(absence)들 참조). 그래서, 제 1 레지스트(606)의 나머지는 408에서의 제 2 노출 동안 영향을 받지 않고, 제 1 레지스트(606)의 나머지는 제 2 노출 동안 어떤 유형의 재료(예를 들어, 리소그래피 장비 상에 존재하는 셔터(shutter))에 의해 커버된다. 이것이 도 9(및 도 12)에 점선(626)으로 도시되어 있다.
410에서, 마스크는 제 2(반대) 방향으로 제 1 레지스트(606)에 대해 시프팅되고, 제 3 노출이 수행된다(도 12 내지 14). 이 방식으로, 제 1 레지스트의 추가적인(이전에 보호된) 에어리어들이 "노출된" 에어리어(628)로부터 "제거되고"(630, 632, 634의 부재들 참조), 제 1 레지스트(606)의 나머지는 다시 (재구성된) 재료(626)에 의해 보호된다. 마스크(500)를 제 1 방향으로 시프팅하고 나서, 마스크(500)를 제 2(반대) 방향으로 시프팅하는 것이 도시 및 설명되어 있지만, 마스크(500)가 제 1 레지스트(606) 내에 형성된 하나 이상의 레퍼런스 마크 에어리어들을 "제거하기" 위하여 임의의 적절한 방식으로 시프팅될 수 있다는 점이 인식될 것이다. 더구나, 이러한 레퍼런스 마크 에어리어들은 제 1 레지스트(606) 상의 어딘가에 형성될 수 있고, 마스크(500)는 제 1 레지스트(606)로부터 이러한 레퍼런스 마크 에어리어들 중 하나 이상의 "제거하기" 위하여 1회를 포함한 임의의 방식으로 시프팅될 수 있다. 예를 들어, 이러한 에어리어들은 반도체 기판 상의 절단 라인들에 대응하는 위치들 내에, 및/또는 다이 상의 활성 및/또는 비활성 에어리어들에 대응하는 에어리어들을 포함하는 그 밖의 어딘가에 형성될 수 있다. 또한, 마스크(500)는 레퍼런스 마크들이 나중에 마스크에 의해 "제거되도록" 하는 임의의 방식으로 구성될 수 있다(예를 들어, 내부의 어딘가에 형성된 임의의 수의 개구들을 갖는다).
희망하는 패턴이 제 1 레지스트(606) 내에 "형성"되면, 상기 방법(400)은 제 1 레지스트(606)가 현상되는 412로 진행한다(도 13a, 14a). 마스크(500)에 의해 보호되지 않는 제 1 레지스트(606)의 부분들이 제거되어, 마스크(500)에 의해 보호되는 제 1 레지스트(606)의 부분들(610, 612)만을 남긴다((다이 위의) 많은 다른 나머지 부분들은 도시되어 있지 않다). 414에서, 패터닝된 제 1 레지스트(606)가 제 1 층(604)을 (예를 들어, 에칭을 통해) 패터닝하는데 사용된다(도 13b, 14b). 그 후, 416에서 패터닝된 제 1 레지스트(606)가 제거되어,(예를 들어, 화학적으로 스트립되어), 제 1 층(606)으로부터 형성되는 측정된 오버레이 마크들(636) 및 테스트 구조(638)를 드러낸다(도 13c, 14c).
그 후, 아래에 놓인 층(600) 내의 타겟 오버레이 마크들(602)에 제 1 층(604) 내의 측정된 오버레이 마크들(636)(사이의 일치 정도)을 비교함으로써 418에서 정렬이 검사될 수 있다(도 13c). 정렬이 또한 제 1 레지스트(606)가 412에서 현상된 직후에 검사될 수 있다는 점이 인식될 것이다(도 13a, 14a). 이것은 무엇보다도, 임의의 (고가의) 층들이 에칭되기 이전에 정렬이 행해지도록 할 수 있기 때 문에 바람직할 수 있다. 예를 들어, (너무 많은) 오정렬이 검출되는 경우에, 패터닝된 제 1 레지스트는 제거될 수 있고, 또 다른 (제 1) 레지스트가 놓여지고, 상기 프로세스가 반복되며, 여기서 레지스트 재료는 다른 층들(예를 들어, 층(604))보다 일반적으로 더 용이하게(예를 들어, 더 비용 효율적으로) 희생된다. 그 후, 측정된 오버레이 마크들(636), 테스트 구조(638) 및 제 1 층(604) 내의 다른 패터닝된 피처들(도시되지 않음) 사이의 에어리어들은 420에서 예를 들어, 이산화 실리콘과 같은 유전체 또는 비도전성 재료(640)로 충전된다(도 13d, 14d). 일반적으로, 이와 같은 재료 층이 제 1 층(604) 위에 형성되거나, 또는 오히려 피처들이 이로부터 형성되거나 남겨지고 나서, 선택적인 화학적 기계적 폴리싱(chemical mechanical polishing: CMP) 프로세스에 의해 폴리싱되어 제 1 층 내에 형성된 피처들과 균일하거나 또는 같은 높이가 된다. CMP는 매우 얇은 층들에 대해 너무 공격적일 수 있기 때문에, 선택적이다.
제 1 층(604)이 패터닝되면, 422에서 제 2 층(704)이 형성되고, 424에서 제 2 층(704) 위에 제 2 레지스트(706)가 형성된다(도 15 내지 17). 제 2 층(704)은 예를 들어, 금속 산화물을 포함할 수 있고, 예를 들어, 약 1 나노미터와 약 10 나노미터 사이의 두께로 형성될 수 있다. 그 후, 426에서 제 2 레지스트(706)를 노출시키기 위하여 동일한 마스크(500)가 사용된다(도 15 내지 17). 이것은 406에서의 제 1 노출에 의해 제 1 레지스트(606)에서 생성되었던 것과 동일한 결과를 제 2 레지스트(706)에서 발생시킨다(도 6 및 15). 마스크(500)의 에어리어(506)에 의해 보호되는 제 2 레지스트(706)의 에어리어들(710) 중 적어도 하나가 위치(724, 734)와 정렬되며, 대응하는 에어리어(610)가 408 및/또는 410에서의 제 1 레지스트(606)의 제 2 및/또는 제 3 노출들에 의해 제 1 레지스트(606)로부터 "제거되었다"(도 17)는 점이 인식될 것이다. 인식되는 바와 같이, 이것은 제 2 층(704)의 아래에 놓인 층(600)으로의 정렬을 조사하는 것을 용이하게 할 것이다.
428에서 제 2 레지스트(706)가 현상되어, 마스크(500)에 의해 보호되지 않는 제 2 레지스트(706)의 부분들이 제거된다(도 16a, 17a). 이와 같이, 마스크(500)에 의해 보호되었던 제 2 레지스트(706)의 부분들(710, 712)만이 남겨진다((다이 위의) 많은 다른 나머지 부분들은 도시되어 있지 않다). 도 17a에 도시된 제 2 레지스트(706)의 부분들(710)이 대응하는 에어리어(710)가 408 및/또는 410에서의 제 1 레지스트(606)의 제 2 및/또는 제 3 노출들에 의해 제 1 레지스트(604)로부터 "제거되었던" 위치들(724, 734)과 정렬된다는 점이 인식될 것이다.
430에서, 패터닝된 제 1 레지스트(706)가 제 2 층(704)을 (예를 들어, 에칭을 통하여) 패터닝하는데 사용된다(도 16b, 17b). 그 후, 432에서 패터닝된 제 2 레지스트(706)가 제거되어(예를 들어, 화학적으로 스트립되어), 제 2 층(706)으로부터 형성되는 측정된 오버레이 마크들(736) 및 테스트 구조(738)를 드러낸다(도 16c, 17c - 도 14c에서 대응하는 피처들의 부재를 주의하라). 그 후, 아래에 놓인 층(600) 내의 타겟 오버레이 마크들(602)에 도 17c의 제 2 층 내의 측정된 오버레이 마크들(736)(사이의 일치 정도)을 비교함으로써 434에서 정렬이 검사될 수 있다. 418에서 정렬을 검사하는 것에 대한 상기의 논의와 유사하게, 정렬은 또한 제 2 레지스트(706)가 현상된 직후에 검사될 수 있다. 그 후, 측정된 오버레이 마크 들(736), 테스트 구조(738) 및 제 2 층(704) 내의 다른 패터닝된 피처들(도시되지 않음) 사이의 에어리어들은 436에서 예를 들어, 이산화 실리콘과 같은 유전체 또는 비도전성 재료(740)로 충전된다(도 16d, 17d). 일반적으로, 이와 같은 재료 층이 제 2 층(704) 위에 형성되거나, 또는 오히려 피처들이 이로부터 형성되거나 남겨지고 나서, 선택적인 화학적 기계적 폴리싱(CMP) 프로세스에 의해 폴리싱되어 제 2 층 내에 형성된 피처들과 균일하거나 또는 같은 높이가 된다. CMP는 매우 얇은 층들에 대해 너무 공격적일 수 있기 때문에, 선택적이다.
위치들(724, 734)에서의 마크들의 부재가 434에서의 측정이 간섭없이 행해지도록 한다. 따라서, 측정된 오버레이 마크들(636)은 제 1 층(604)의 아래에 놓인 층(600)으로의 정렬이 검사되도록 하는 반면(도 13c), 측정된 오버레이 마크들(736)은 제 2 층(704)의 아래에 놓인 층(600)으로의 정렬이 검사되도록 한다(도 17c). 추가적으로, 테스트 구조는 이제 피처들(638, 738)을 포함하여, 프로세스의 이 단계에서의 성능 특성들이 조사될 수 있다. 예를 들어, 테스트 구조의 피처들이 대응하는 층들 내에서의 피처들의 형성과 동시에 형성되면, 테스트 구조들은 일반적으로 다이 상에 형성된 반도체 디바이스들의 비헤이비어(behavior)를 모델링(modelling)한다. 도시된 예에서, 테스트 구조는 예를 들어, 필러(pillar) 형태의 다이오드를 포함하는 메모리 셀을 모델링할 수 있고, 여기서 피처(638)는 반도체에 대응하고 피처(738)는 안티퓨즈에 대응한다.
반도체 및 안티퓨즈를 포함하는 메모리 셀은 자신이 다이오드 필러 양단에 프로그램 전압이 인가되기 전에 제 1 전기 전도도를 가지고 다이오드 필러 양단에 프로그램 전압이 인가된 후에 제 2 전기 전도도를 가지기 때문에, 적어도 부분적으로 동작한다. 특히, 안티퓨즈(738)가 일반적으로 유전체 재료를 포함하기 때문에, 상기 안티퓨즈는 프로그램 전압이 인가되기 전에는 제 1 전기 전도도 상태이고, 프로그램 전압이 셀에 인가된 후에는 제 2 전기 전도도 상태이다. 즉, 충분한 전압(예를 들어, 프로그램 전압)이 인가될 때, 안티퓨즈(738)의 특성들 중 하나 이상이 변경되어, 전류가 더 쉽게 통과할 수 있게 된다. 예를 들어, 안티퓨즈(738)는 파열되고, 위상 변화를 겪고, 상이한 전하 저장 케이퍼빌리티(charge storage capability), 등을 갖는다고 할 수 있다. 따라서, 다이오드 필러의 전기 전도도는 안티퓨즈(738)가 변경된 후에 상당히 증가된다. 따라서, 셀은 안티퓨즈가 변경되기 전에(프로그래밍되지 않았을 때) 이진 0 또는 1을 저장하고, 안타퓨즈가 변경된 후(프로그래밍되었을 때) 이진 1 또는 0을 저장하는 것으로 간주될 수 있다. 셀이 프로그래밍되었는지 또는 프로그래밍되지 않았는지를 결정하는 것은 예를 들어, 다이오드 필러 양단에 일정 전압을 인가하고 이를 통해 흐르는 전류를 측정함으로써 성취될 수 있고, 여기서 상기 인가된 전압은 안티퓨즈가 파열될 때 특정 전류를 주입하고 안티퓨즈가 손상되지 않을 때 상이한(예를 들어, 실질적으로 제로의) 전류를 주입하는 것으로 공지되어 있다. 다이오드 필러의 전도도가 또한 피처들(638 및 738) 사이의 정렬의 함수라는 점이 인식될 수 있다(예를 들어, 전도도는 피처들(639 및 738)이 오정렬되는 경우에 상당히 감소될 수 있다). 따라서, 본원에 설명된 바와 같이 정렬을 검사하는 능력을 갖는 것이 바람직하고/하거나 예측 가능한 방식으로 동작하는 메모리 셀들을 제조하는데 있어서 중요한 역할을 한다. 그럼에 도 불구하고, 정렬은 메모리 셀들 이상에서 중요하다.
도 18은 정렬/간섭 문제들을 완화하면서, 다수의 층들에서 일치하는 패턴들을 형성하기 위하여 동일한 마스크를 재사용하는 또 다른 예시적 방법(800)을 도시하며, 이와 같은 방법을 통하여 구현되는 예시적 반도체 기판(1000)이 일반적으로 도 20 내지 31에 도시되어 있다. 상기 방법(800)을 용이하게 하는데 사용될 수 있는 예시적 마스크(900)가 도 19에 도시되어 있다. 마스크(900)는 마스크(500)와 유사하므로, 유사한 양상들, 동작들 및/또는 특징들이 다시 상세히 설명되지 않는다. 그러나, 마스크(900)는 노출 에어리어(902) 외부에 개구들(516)(도 5)을 갖지 않는다는 점에서 마스크(500)와 상이하다. 추가적으로, 마스크(900)는 아래에 놓인 에어리어에서 타겟 오버레이 마크를 형성하는 것을 용이하게 하는 에어리어(908)를 포함하며, 이 에어리어(908), 뿐만 아니라, 측정된 오버레이 발생 에어리어(906)가 다이에 대응하는 정사각형들(904)에서 형성된다. 또한, 테스트 구조 발생 에어리어들(910)이 절단 라인들에 대응하는 에어리어들(912)에서 형성된다.
802에서, 제 1 층(1004)이 정렬될 (그리고, 이에 따라, 내부에 형성된 하나 이상의 타겟 오버레이 마크들(1002)을 가지는) 층(1000) 위에 형성된다(도 20 내지 22). 일례에서, 제 1 층(1004)은 폴리실리콘과 같은 반도체 재료를 포함하고, 예를 들어, 약 100 나노미터와 약 400 나노미터 사이의 두께로 형성된다. 804에서 제 1 레지스트(1006)가 제 1 층(1004) 위에 형성되고(도 20 내지 22), 806에서 제 1 시간 동안 노출된다(도 20 내지 22). 이 방식으로, 에어리어들(1010, 1012, 및 1014)이 제 1 레지스트(1006) 내에 "형성된다"(도 20 내지 22). 그 후, 마스크(900)가 (예를 들어, 4개의 다이 컬럼(column)들 만큼) 충분히 시프팅되고, 808에서 제 1 레지스트(1006)가 마스크(900)를 통하여 제 2 시간 동안 노출된다(도 23 내지 25). 이 방식으로, 추가적인 에어리어들(1010, 1012, 및 1014)이 제 1 레지스트(1006) 내에 "형성된다"(도 23 내지 25).
810에서 제 1 레지스트(1006)가 현상되어, 마스크(900)에 의해 보호되었던 제 1 레지스트(1006)의 부분들(1010, 1012, 및 1014)만이 남겨진다((다이 상의) 많은 다른 나머지 부분들은 도시되어 있지 않다)(도 24a, 25a). 812에서, 패터닝된 제 1 레지스트(1006)가 제 1 층(1004)을 (예를 들어, 에칭을 통하여) 패터닝하는데 사용된다(도 24b, 25b). 그 후, 814에서 패터닝된 제 1 레지스트(1006)가 제거되어(예를 들어, 화학적으로 스트립되어), 제 1 층(1006)으로부터 형성되는 측정된 오버레이 마크들(1036), 타겟 오버레이 마크들(1037), 및 테스트 구조들(1038)을 드러낸다(도 24c, 25c). 그 후, 아래에 놓인 층(1000) 내의 타겟 오버레이 마크들(1002)에 제 1 층(1006) 내의 측정된 오버레이 마크들(1036)(사이의 일치 정도)을 비교함으로써 816에서 정렬이 검사될 수 있다(도 24c). 418 및/또는 434와 관련하여 상술된 바와 같이, 정렬은 또한 제 1 레지스트(1006)가 현상된 직후에 검사될 수 있다. 그 후, 측정된 오버레이 마크들(1036), 타겟 오버레이 마크들(1037), 테스트 구조들(1038) 및 제 1 층(1004) 내의 다른 패터닝된 피처들(도시되지 않음) 사이의 에어리어들은 818에서 예를 들어, CMP를 통해 선택적으로 평탄화하는 것을 포함하는, 이산화 실리콘과 같은 유전체 또는 비도전성 재료(1040)로 충전된다(도 24d, 25d).
820에서 제 2 층(1104)이 형성되고, 822에서 제 2 층(1104) 위에 제 2 레지스트(1106)가 형성된다(도 26 내지 28). 제 2 층(1104)은 예를 들어, 금속 산화물을 포함할 수 있고, 예를 들어, 약 1 나노미터와 약 10 나노미터 사이의 두께로 형성될 수 있다. 824에서 제 2 레지스트(1106)가 하나의 공간(예를 들어, 하나의 다이 컬럼) 만큼 시프팅된 마스크(900)로 제 1 시간 동안 노출된다(도 26 내지 28). 이 방식으로, 에어리어들(1110, 1112, 및 1114)이 제 2 레지스트(1106)에서 "형성된다". 826에서, 제 2 레지스트(1106)가 (예를 들어, 4개의 다이 컬럼들 만큼) 충분히 시프팅된 마스크(900)로 제 2 시간 동안 노출된다(도 29 내지 31). 이 방식으로, 추가적인 에어리어들(1110, 1112, 및 1114)이 제 2 레지스트(1106)에서 "형성된다".
828에서 제 2 레지스트(1106)가 현상되어, 제 2 레지스트(1106)의 부분들(1110, 1112, 및 1114)만이 남겨진다((다이 위의) 많은 다른 나머지 부분들은 도시되어 있지 않다)(도 30a, 31a). 830에서, 패터닝된 제 2 레지스트(1106)가 (예를 들어, 에칭을 통하여) 제 2 층(1104)을 패터닝하는데 사용된다(도 30b, 31b). 그 후, 832에서 패터닝된 제 2 레지스트(1106)가 제거되어(예를 들어, 화학적으로 스트립되어), 제 2 층(1104)으로부터 형성되는 측정된 오버레이 마크들(1136), 타겟 오버레이 마크들(1137) 및 테스트 구조들(1138)을 드러낸다(도 30c, 31c). 그 후, 제 1 층(1104)으로부터 이전에 형성되는 타겟 오버레이 마크들(1037)에 제 2 층(1104)으로부터 형성되는 측정된 오버레이 마크(1136)(사이의 일치 정도)를 비교함으로써 834에서 정렬이 검사될 수 있다(30c). 418, 434 및/또는 816과 관련하여 상술된 바와 같이, 정렬은 또한 제 2 레지스트(1106)가 현상된 직후에 검사될 수 있다. 그 후, 측정된 오버레이 마크들(1136), 타겟 오버레이 마크들(1137), 테스트 구조들(1138) 및 제 2 층(1004)으로부터 형성된 다른 패터닝된 피처들(도시되지 않음) 사이의 에어리어들은 836에서 예를 들어, CMP를 통해 선택적으로 평탄화하는 것을 포함하는, 이산화 실리콘과 같은 유전체 재료(1140)로 충전된다(도 30d, 31d).
측정된 오버레이 마크(예를 들어, 제 2 층(1104) 내에 형성된 마크(1136))가 타겟 오버레이 마크(예를 들어, 제 1 층(1004) 내에 형성된 마크(1137)) 위에 형성되도록 하는 배열이 마스크가 이 방식으로 사용될 때(예를 들어, 다음 층을 처리하는데 사용될 때 하나의 다이 컬럼 만큼 시프팅될 때) 반복될 것이라는 점이 인식될 것이다. 그럼에도 불구하고, 마스크가 자신의 구성에 따라 이 효과를 성취하기 위하여 임의의 수의 컬럼들 만큼 시프팅될 수 있다는 점이 또한 인식되어야 한다. 예를 들어, 타겟 오버레이 마크 발생 에어리어(908) 및 측정된 오버레이 마크 발생 에어리어(906)가 상이한 수의 다이 컬럼들 만큼 떨어져 이격되는 경우에, 마스크는 이 효과를 성취하기 위하여 다음 층을 처리하기 전에 대응하는 수의 다이 컬럼들 만큼 시프팅될 것이다.
추가적으로, 상이한 피처들 및/또는 피처들의 조합들을 포함하는 상이한 유형들의 테스트 구조들이 이 방법으로 형성된다는 점이 인식될 수 있다. 예를 들어, 어떤 테스트 구조들(1150)은 제 1 층(1004) 및 제 2 층(1104) 둘 모두로부터의 테스트 구조 피처들(1038, 1138)을 포함하는 반면, 다른 테스트 구조들(1152 및 1154)은 각각 제 1 층(1004)으로부터의 테스트 구조 피처들(1038) 또는 제 2 층(1104)으로부터의 테스트 구조 피처들(1138)을 포함한다(도 31d). 테스트 구조(1150)는 1038의 제 1 인스턴스(instance) 및 1138의 제 1 인스턴스를 포함한다고 할 수 있고, 1138의 제 1 인스턴스는 1138의 제 1 인스턴트 위에 있고 1138의 제 1 인스턴트와 정렬된다. 테스트 구조(1152)는 1138의 임의의 인스턴스와 정렬되지 않는 1038의 제 2 인스턴스를 포함한다고 할 수 있고, 테스트 구조(1154)는 1038의 임의의 인스턴스와 정렬되지 않는 1138의 제 2 인스턴스를 포함한다고 할 수 있다.
상이한 테스트 구조들이 제조 프로세스들 및 내부에 형성된 디바이스들에 관한 소중한 정보를 제공할 수 있다는 점이 인식될 수 있다. 예를 들어, 형성된 디바이스들이 638, 738 및 도 17d와 관련하여 상술된 바와 같은 메모리 셀들을 포함하는 경우에, 무엇보다도, 피처들(1038 및 1138)이 셀들(1150)의 전체 전도도에 미치는 각각의 영향들을 결정하기 위하여 상이한 테스트 구조들(1150, 1152 및 1154)의 각각의 전도도들을 모니터링 및/또는 비교하는 것이 바람직할 수 있다.
제 1 층들(604, 1004) 및 제 2 층들(704, 1104)이 서로 접촉하는 것으로서 도시 및 설명되었을지라도, 이러한 층들 사이에 개재 층들이 존재할 수 있지만, 제 1 층들(604, 1004) 및 제 2 층들(704, 1104)이 여전히 서로 정렬될 수 있다는 점이 또한 인식될 것이다. 예를 들어, 개재 층들에서 필터로서 종종 사용되는 이산화 실리콘은 실질적으로 투명하므로, 아래에 놓인 레퍼런스 마크들이 위로부터 볼 수 있게 유지되도록 한다. 또한, 명세서는 본원에 설명된 레퍼런스 마크들 및/또는 테스 트 구조들의 특정 수들 및/또는 배열들에 의해 제한되지 않게 된다(예를 들어, 동일하거나 상이한 위치들에서의 더 많거나 더 적은 레퍼런스 마크들 및/또는 테스트 구조들이 본 명세서에 따라 구현될 수 있다).
본원에 개시된 바와 같은 마스크의 용도는 무엇보다도, 다수의 메모리 레벨들이 개재 기판들이 없이, 웨이퍼와 같은 단일 기판 위에 형성되는 모놀리식 3차원 메모리 어레이를 제조하는데 적합할 수 있다. 각각의 메모리 레벨들은 일반적으로 도 17d 및 31d와 관련하여 상술된 바와 같은 복수의 메모리 셀들을 포함하며, 상기 셀들은 유전체 재료에 의해 서로로부터 분리된다. 하나의 메모리 레벨을 형성하는 층들은 기존 레벨 또는 레벨들의 층들 바로 위에 증착 또는 성장된다. 대조적으로, 개별적인 기판들 상에 메모리 레벨들을 형성하고 상기 메모리 레벨들을 서로의 꼭대기에 부착함으로써 적층된 메모리들이 구성된다. 기판들은 본딩(bonding) 전에 메모리 레벨들로부터 박화(thinning) 또는 제거될 수 있지만, 메모리 레벨들이 개별적인 기판들 위에 최초에 형성될 때, 이와 같은 메모리들은 올바른 모놀리식 3차원 메모리 어레이들이 아니다.
본원에 논의된 방법들의 양상들을 논의하는데 있어서 예시적인 구조들(예를 들어, 도 4에 설명된 방법을 논의하는 동안 도 6 내지 17에서 제공된 그러한 구조들, 및 도 18에 설명된 방법을 논의하는 동안 도 20 내지 31에서 제공된 그러한 구조들)이 본 명세서 전체에 걸쳐 참조되었지만, 그러한 방법들이 대응하는 구조들에 의해 제한되지 않게 된다는 점이 인식될 것이다. 오히려, 상기 방법들(및 구조들)은 서로 독립적이고, 자립형일 수 있는 것으로 간주되어야 한다. 또한, 명세서 및 첨부된 도면들을 판독 및/또는 이해하는 것을 기반으로 하여 등가의 변화들 및/또는 변경들이 당업자들에게 발생될 수 있다. 본원의 명세서는 모든 이와 같은 변경들 및 변화들을 포함하게 되고, 일반적으로 이에 의해 제한되지 않게 된다. 게다가, 특정 특징 및/또는 양상이 여러 구현예들 중 단지 하나 이상과 관련하여 논의되었지만, 이와 같은 특징 및/또는 양상은 바람직한 바와 같이, 다른 구현예들의 하나 이상의 다른 특징들 및/또는 양상들과 결합될 수 있다. 더욱이, 용어들 "포함한다", "갖는", "갖는다", "가진", 및/또는 이의 변형들이 본원에 사용되는 경우에, 이와 같은 용어들은 "포함하는"과 같이 포함적인 의미를 갖게 된다. 또한, "예시적인"은 최선이라기보다는 오히려, 단지 예를 의미하게 된다. 본원에 도시된 피처들, 층들 및/또는 요소들이 이해의 용이성 및 간소화를 위하여 서로에 대해 특정 치수들 및/또는 방향들로 도시되어 있고, 실제 치수들 및/또는 방향들이 도시된 것과 실질적으로 상이할 수 있다는 점이 또한 인식되어야 한다.
상술한 바와 같이, 본 발명은, 테스트 구조, 반도체 프로세싱에서의 테스트 구조 형성 및 마스크 재사용을 제공하는데 사용된다.

Claims (60)

  1. 반도체 프로세싱에서 테스트 구조들을 형성하는 방법에 있어서,
    제 1 층으로부터 형성되는 제 1 피처의 제 1 인스턴스 및 상기 제 1 층 위에 놓이는 제 2 층으로부터 형성되는 제 2 피처의 제 1 인스턴스를 포함하는 제 1 테스트 구조를 형성하는 단계로서, 상기 제 1 피처의 상기 제 1 인스턴스는 상기 제 2 피처의 상기 제 1 인스턴스와 정렬되는, 제 1 테스트 구조 형성 단계와,
    상기 제 2 피처의 인스턴스와 정렬되지 않는 상기 제 1 피처의 제 2 인스턴스와,
    상기 제 1 피처의 인스턴스와 정렬되지 않는 상기 제 2 피처의 제 2 인스턴스 중
    적어도 하나를 포함하는 제 2 테스트 구조를 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  2. 제 1항에 있어서,
    마스크를 사용하여 상기 제 1 테스트 구조를 형성하는 단계와,
    동일한 마스크를 사용하여 상기 제 2 테스트 구조를 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  3. 제 2항에 있어서, 상기 제 2 피처의 상기 제 1 인스턴스 및 상기 제 2 피처 의 상기 제 2 인스턴스를 형성하는 것 사이에 상기 마스크를 시프팅하는 단계를 포함하는, 테스트 구조 형성 방법.
  4. 제 3항에 있어서,
    상기 제 2 피처의 상기 제 1 인스턴스를 형성할 시에 상기 마스크를 통해 제 1 노출을 수행하는 단계와,
    상기 마스크를 시프팅하는 단계와,
    상기 제 2 피처의 상기 제 2 인스턴스를 형성할 시에 상기 마스크를 통해 제 2 노출을 수행하는 단계를
    포함하는, 테스트 구조 형성 방법.
  5. 제 2항에 있어서,
    상기 마스크를 사용하여 제 1의 아래에 놓인 층 내의 레퍼런스 마크와 일치하는 제 1 레퍼런스 마크를 상기 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 제 2의 아래에 놓인 층 내의 레퍼런스 마크와 일치하며 상기 제 1 레퍼런스 마크와 정렬되지 않는 제 2 레퍼런스 마크를 상기 제 2 층 내에 형성하는 단계를
    포함하는 테스트 구조 형성 방법.
  6. 제 5항에 있어서, 상기 제 2의 아래에 놓인 층은 상기 제 1 층에 대응하는, 테스트 구조 형성 방법.
  7. 제 5항에 있어서,
    상기 마스크를 사용하여 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처를 포함하는 제 1 패턴을 상기 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 테스트 구조의 상기 제 2 피처에 대응하고 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처와 정렬되는 적어도 하나의 피처를 포함하는 제 2 패턴을 제 2 층 내에 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  8. 제 6항에 있어서,
    상기 마스크를 사용하여 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처를 포함하는 제 1 패턴을 상기 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 테스트 구조의 상기 제 2 피처에 대응하고 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처와 정렬되는 적어도 하나의 피처를 포함하는 제 2 패턴을 상기 제 2 층 내에 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  9. 제 4항에 있어서,
    상기 마스크를 사용하여 제 1의 아래에 놓인 층 내의 레퍼런스 마크와 일치하는 제 1 레퍼런스 마크를 상기 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 제 2의 아래에 놓인 층 내의 레퍼런스 마크와 일치하고 상기 제 1 레퍼런스 마크와 정렬되지 않는 제 2 레퍼런스 마크를 상기 제 2 층 내에 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  10. 제 9항에 있어서, 상기 제 2의 아래에 놓인 층은 상기 제 1 층에 대응하는, 테스트 구조 형성 방법.
  11. 제 10항에 있어서,
    상기 마스크를 사용하여 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처를 포함하는 제 1 패턴을 상기 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 테스트 구조의 상기 제 2 피처에 대응하고 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처와 정렬되는 적어도 하나의 피처를 포함하는 제 2 패턴을 상기 제 2 층 내에 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  12. 제 2항에 있어서,
    상기 마스크를 사용하여 제 1 타겟 오버레이 마크 및 아래에 놓인 층 내의 대응하는 타겟 오버레이 마크와 일치하는 제 1 측정된 오버레이 마크를 상기 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 타겟 오버레이 마크와 일치하는 제 2 측정된 오버레이 마크를 상기 제 2 층 내에 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  13. 제 12항에 있어서,
    상기 마스크를 사용하여 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처를 포함하는 제 1 패턴을 상기 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 테스트 구조의 상기 제 2 피처에 대응하고 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처와 정렬되는 적어도 하나의 피처를 포함하는 제 2 패턴을 상기 제 2 층 내에 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  14. 제 13항에 있어서, 상기 마스크를 사용하여 다음 층 내에 형성되는 다음에 형성되는 측정된 오버레이 마크와 일치하는 제 2 타겟 오버레이 마크를 상기 제 2 층 내에 형성하는 단계를 포함하는, 테스트 구조 형성 방법.
  15. 제 4항에 있어서,
    상기 마스크를 사용하여 제 1 타겟 오버레이 마크 및 아래에 놓인 층 내의 대응하는 타겟 오버레이 마크와 일치하는 제 1 측정된 오버레이 마크를 상기 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 타겟 오버레이 마크와 일치하는 제 2 측정된 오버레이 마크를 상기 제 2 층 내에 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  16. 제 15항에 있어서,
    상기 마스크를 사용하여 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처를 포함하는 제 1 패턴을 상기 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 테스트 구조의 상기 제 2 피처에 대응하고 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처와 정렬되는 적어도 하나의 피처를 포함하는 제 2 패턴을 상기 제 2 층 내에 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  17. 제 16항에 있어서, 상기 마스크를 사용하여 다음 층에서 형성되는 다음에 형성되는 측정된 오버레이 마크와 일치하는 제 2 타겟 오버레이 마크를 상기 제 2 층 내에 형성하는 단계를 포함하는, 테스트 구조 형성 방법.
  18. 반도체 프로세싱에서 테스트 구조들을 형성하는 방법에 있어서,
    제 1 및 제 2 테스트 구조들을 제 1 층 내에 형성하는 단계와,
    상기 제 1 테스트 구조와 정렬되는 제 3 테스트 구조 및 상기 제 2 테스트 구조와 정렬되지 않는 제 4 테스트 구조를 제 2 층 내에 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  19. 제 18항에 있어서, 단일 마스크로 상기 제 1, 제 2, 제 3 및 제 4 테스트 구조들을 형성하는 단계를 포함하는, 테스트 구조 형성 방법.
  20. 제 19항에 있어서,
    상기 마스크를 사용하여 아래에 놓인 층 내의 레퍼런스 마크와 일치하는 제 1 레퍼런스 마크를 상기 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 층 내의 레퍼런스 마크와 일치하는 제 2 레퍼런스 마크를 상기 제 2 층 내에 형성하는 단계를
    포함하는, 테스트 구조 형성 방법.
  21. 반도체 구조에 있어서,
    제 1 테스트 구조로서,
    제 1 피처의 제 1 인스턴스와,
    상기 제 1 피처의 상기 제 1 인스턴스 위에 있고 상기 제 1 피처의 상기 제 1 인스턴스와 정렬되는 제 2 피처의 제 1 인스턴스를
    포함하는, 제 1 테스트 구조와,
    제 2 테스트 구조로서,
    상기 제 2 피처의 인스턴스와 정렬되지 않는 상기 제 1 피처의 제 2 인스턴스와,
    상기 제 1 피처의 인스턴스와 정렬되지 않는 상기 제 2 피처의 제 2 인스턴스 중
    적어도 하나를 포함하는, 제 2 테스트 구조를
    포함하는, 반도체 구조.
  22. 제 21항에 있어서, 상기 제 1 층 내의 상기 제 1 피처의 상기 제 1 및 제 2 인스턴스와, 상기 제 1 층 위의 제 2 층 내의 상기 제 2 피처의 상기 제 1 및 제 2 인스턴스를 포함하는, 반도체 구조.
  23. 제 22항에 있어서,
    제 1의 아래에 놓인 층 내의 레퍼런스 마크와 일치하는 상기 제 1 층 내의 제 1 레퍼런스 마크와,
    제 2의 아래에 놓인 층 내의 레퍼런스 마크와 일치하고 상기 제 1 레퍼런스 마크와 정렬되지 않는 상기 제 2 층 내의 제 2 레퍼런스 마크를
    포함하는, 반도체 구조.
  24. 제 23항에 있어서, 상기 제 2의 아래에 놓인 층은 상기 제 1 층에 대응하는, 반도체 구조.
  25. 제 23항에 있어서,
    상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처를 포함하는 상기 제 1 층 내의 제 1 패턴과,
    상기 제 1 테스트 구조의 상기 제 2 피처에 대응하고 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처와 정렬되는 적어도 하나의 피처를 포함하는 상기 제 2 층 내의 제 2 패턴을
    포함하는, 반도체 구조.
  26. 제 24항에 있어서,
    상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처를 포함하는 상기 제 1 층 내의 제 1 패턴과,
    상기 제 1 테스트 구조의 상기 제 2 피처에 대응하고 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처와 정렬되는 적어도 하나의 피처를 포함하는 상기 제 2 층 내의 제 2 패턴을
    포함하는, 반도체 구조.
  27. 제 21항에 있어서, 상기 제 1 층은 폴리실리콘을 포함하는, 반도체 구조.
  28. 제 21항에 있어서, 상기 제 1 층은 약 100 나노미터와 약 400 나노미터 사이의 두께로 형성되는, 반도체 구조.
  29. 제 27항에 있어서, 상기 제 1 층은 약 100 나노미터와 약 400 나노미터 사이의 두께로 형성되는, 반도체 구조.
  30. 제 21항에 있어서, 상기 제 2 층은 금속 산화물을 포함하는, 반도체 구조.
  31. 제 21항에 있어서, 상기 제 2 층은 약 1 나노미터와 약 10 나노미터 사이의 두께로 형성되는, 반도체 구조.
  32. 제 30항에 있어서, 상기 제 2 층은 약 1 나노미터와 약 10 나노미터 사이의 두께로 형성되는, 반도체 구조.
  33. 제 26항에 있어서, 상기 제 1 층은 약 100 나노미터와 약 400 나노미터 사이의 두께로 형성되는 폴리실리콘을 포함하고, 상기 제 2 층은 약 1 나노미터와 약 10 나노미터 사이의 두께로 형성되는 금속 산화물을 포함하는, 반도체 구조.
  34. 제 22항에 있어서,
    상기 제 1 층 내의 제 1 타겟 오버레이 마크 및 제 1 측정된 오버레이 마크로서, 상기 제 1 측정된 오버레이 마크가 아래에 놓인 층 내의 대응하는 타겟 오버레이 마크와 일치하는, 제 1 타겟 오버레이 마크 및 제 1 측정된 오버레이 마크와,
    상기 제 1 타겟 오버레이 마크와 일치하는 상기 제 2 층 내의 제 2 측정된 오버레이 마크를
    포함하는, 반도체 구조.
  35. 제 34항에 있어서,
    상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처를 포함하는 상기 제 1 층 내의 제 1 패턴과,
    상기 제 1 테스트 구조의 상기 제 2 피처에 대응하고 상기 제 1 테스트 구조의 상기 제 1 피처에 대응하는 적어도 하나의 피처와 정렬되는 적어도 하나의 피처를 포함하는 상기 제 2 층 내의 제 2 패턴을
    포함하는, 반도체 구조.
  36. 제 35항에 있어서, 다음 층에서 형성되는 다음에 형성되는 측정된 오버레이 마크와 일치하는 상기 제 2 층 내의 제 2 타겟 오버레이 마크를 포함하는, 반도체 구조.
  37. 제 36항에 있어서, 상기 제 1 층은 약 100 나노미터와 약 400 나노미터 사이의 두께로 형성되는 폴리실리콘을 포함하고, 상기 제 2 층은 약 1 나노미터와 약 10 나노미터 사이의 두께로 형성되는 금속 산화물을 포함하는, 반도체 구조.
  38. 반도체 구조에 있어서,
    제 1 층 내의 제 1 및 제 2 테스트 구조와,
    상기 제 1 층 위의 제 2 층 내의 제 3 및 제 4 테스트 구조로서, 상기 제 3 테스트 구조는 상기 제 1 테스트 구조와 정렬되고, 상기 제 4 테스트 구조는 상기 제 2 테스트 구조와 정렬되지 않는, 제 3 및 제 4 테스트 구조를
    포함하는, 반도체 구조.
  39. 제 38항에 있어서,
    제 1의 아래에 놓인 층 내의 레퍼런스 마크와 일치하는 상기 제 1 층 내의 제 1 레퍼런스 마크와,
    제 2의 아래에 놓인 층 내의 레퍼런스 마크와 일치하며 상기 제 1 레퍼런스 마크와 정렬되지 않는 상기 제 2 층 내의 제 2 레퍼런스 마크를
    포함하는, 반도체 구조.
  40. 제 39항에 있어서,
    상기 제 1 테스트 구조에 대응하는 적어도 하나의 피처를 포함하는 상기 제 1 층 내의 제 1 패턴과,
    상기 제 3 테스트 구조에 대응하고 상기 제 1 테스트 구조에 대응하는 적어도 하나의 피처와 정렬되지 않는 적어도 하나의 피처를 포함하는 상기 제 2 층 내의 제 2 패턴을
    포함하는, 반도체 구조.
  41. 반도체 프로세싱에서 마스크를 재사용하는 방법에 있어서,
    상기 마스크를 사용하여 제 1 패턴 및 제 1의 아래에 놓인 층 내의 레퍼런스 마크와 일치하는 제 1 레퍼런스 마크를 제 1 층 상에 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 패턴과 정렬되는 제 2 패턴 및 제 2의 아래에 놓인 층 내의 레퍼런스 마크와 일치하고 상기 제 1 레퍼런스 마크와 정렬되지 않는 제 2 레퍼런스 마크를 상기 제 1 층 위의 제 2 층 상에 형성하는 단계를
    포함하는, 마스크 재사용 방법.
  42. 제 41항에 있어서, 상기 제 1 및 제 2의 아래에 놓인 층들은 동일한 층에 대응하는, 마스크 재사용 방법.
  43. 제 41항에 있어서, 상기 제 2의 아래에 놓인 층은 상기 제 1 층에 대응하는, 마스크 재사용 방법.
  44. 제 43항에 있어서, 상기 제 1 패턴 및 상기 제 1 레퍼런스 마크를 형성하는 동안 상기 마스크를 사용하여 상기 제 1 층 내에 제 2 레퍼런스 마크를 형성하는 단계를 포함하는, 마스크 재사용 방법.
  45. 제 41항에 있어서, 상기 제 2 레퍼런스 마크를 형성할 시에 상기 제 2 층에 대해 상기 마스크를 시프팅하는 단계를 포함하는, 마스크 재사용 방법.
  46. 반도체 프로세싱에서 마스크를 재사용하는 방법에 있어서,
    상기 마스크를 사용하여 제 1 층 위에 놓이는 제 1 레지스트 내에 제 1 패턴 및 2개 이상의 제 1 레퍼런스 마크들을 형성하는 단계로서, 상기 2개 이상의 제 1 레퍼런스 마크들은 아래에 놓인 층 내의 대응하는 레퍼런스 마크들과 일치하는, 제 1 패턴 및 2개 이상의 제 1 레퍼런스 마크들을 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 레지스트로부터 상기 제 1 레퍼런스 마크들 중 적어도 하나이지만, 마크들 모두보다는 더 적은 제 1 레퍼런스 마크를 제거 하는 단계와,
    상기 제 1 패턴 및 나머지 제 1 레퍼런스 마크들을 상기 제 1 층으로 전달하는 단계와,
    상기 마스크를 사용하여 패터닝된 제 1 층 위에 형성되는 제 2 층 위에 형성된 제 2 레지스트 내에 제 2 패턴 및 적어도 하나의 제 2 레퍼런스 마크를 형성하는 단계로서, 상기 적어도 하나의 제 2 레퍼런스 마크는 제 1 레퍼런스 마크가 상기 제 1 레지스트로부터 제거되었던 위치와 정렬되고 아래에 놓인 층 내의 대응하는 레퍼런스 마크와 일치하는, 제 2 패턴 및 적어도 하나의 제 2 레퍼런스 마크를 형성하는 단계와,
    상기 제 2 패턴 및 상기 적어도 하나의 제 2 레퍼런스 마크를 상기 제 2 층으로 전달하는 단계를
    포함하는, 마스크 재사용 방법.
  47. 제 46항에 있어서, 상기 제 1 및 제 2의 아래에 놓인 층들은 동일한 층에 대응하는, 마스크 재사용 방법.
  48. 제 46항에 있어서, 상기 제 1 레지스트로부터 상기 제 1 레퍼런스 마크들 중 적어도 하나이지만, 마크들 모두보다는 더 적은 제 1 레퍼런스 마크를 제거하는 단계는,
    제거될 상기 제 1 레퍼런스 마크들 중 적어도 하나가 더 이상 상기 마스크에 의해 보호되지 않도록 상기 마스크를 제 1 방향으로 시프팅하는 단계와,
    제거될 상기 제 1 레퍼런스 마크들 중 적어도 하나를 노출시키는 단계를
    포함하는, 마스크 재사용 방법.
  49. 제 48항에 있어서, 상기 제 1 레지스트로부터 상기 제 1 레퍼런스 마크들 중 적어도 하나이지만, 마크들 모두보다는 더 적은 제 1 레퍼런스 마크를 제거하는 단계는,
    제거될 상기 제 1 레퍼런스 마크들 중 적어도 하나를 노출시키기 전에 제거되어서는 안되는 제 1 레퍼런스 마크들을 커버하는 단계를
    포함하는, 마스크 재사용 방법.
  50. 제 49항에 있어서, 상기 제 1 레지스트로부터 상기 제 1 레퍼런스 마크들 중 적어도 하나이지만, 마크들 모두보다는 더 적은 제 1 레퍼런스 마크를 제거하는 단계는,
    상기 마스크가 상기 제 1 방향으로 시프팅된 후에 셔터로 제거되어서는 안되는 제 1 레퍼런스 마스크들을 커버하는 단계를 포함하는, 마스크 재사용 방법.
  51. 제 48항에 있어서, 상기 제 1 레지스트로부터 상기 제 1 레퍼런스 마크들 중 적어도 하나이지만, 마크들 모두보다는 더 적은 제 1 레퍼런스 마크를 제거하는 단계는,
    제거될 적어도 하나의 추가적인 제 1 레퍼런스 마크가 더 이상 상기 마스크에 의해 보호되지 않도록 상기 마스크를 제 2 방향으로 시프팅하는 단계와,
    노출될 상기 적어도 하나의 추가적인 제 1 레퍼런스 마크를 노출시키는 단계를
    포함하는, 마스크 재사용 방법.
  52. 제 51항에 있어서, 상기 제 1 레지스트로부터 상기 제 1 레퍼런스 마크들 중 적어도 하나이지만, 마크들 모두보다는 더 적은 제 1 레퍼런스 마크를 제거하는 단계는,
    제거될 상기 적어도 하나의 추가적인 제 1 레퍼런스 마크를 노출시키기 전에 제거되어서는 안되는 제 1 레퍼런스 마크들을 커버하는 단계를 포함하는, 마스크 재사용 방법.
  53. 제 52항에 있어서, 상기 제 1 레지스트로부터 상기 제 1 레퍼런스 마크들 중 적어도 하나이지만, 마크들 모두보다는 더 적은 제 1 레퍼런스 마크를 제거하는 단계는,
    상기 마스크가 상기 제 2 방향으로 시프팅된 후에 셔터로 제거되어서는 안되는 제 1 레퍼런스 마크들을 커버하는 단계를 포함하는, 마스크 재사용 방법.
  54. 제 51항에 있어서, 상기 제 1 레지스트로부터 상기 제 1 레퍼런스 마크들 중 적어도 하나이지만, 마크들 모두보다는 더 적은 제 1 레퍼런스 마크를 제거하는 단계는,
    제거될 적어도 하나의 추가적인 제 1 레퍼런스 마크가 더 이상 상기 마스크에 의해 보호되지 않도록 상기 마스크를 제 2 방향으로 시프팅하는 단계와,
    제거될 상기 적어도 하나의 추가적인 제 1 레퍼런스 마크를 노출시키는 단계를
    포함하는, 마스크 재사용 방법.
  55. 제 52항에 있어서, 상기 제 1 레지스트로부터 상기 제 1 레퍼런스 마크들 중 적어도 하나이지만, 마크들 모두보다는 더 적은 제 1 레퍼런스 마크를 제거하는 단계는,
    제거될 상기 적어도 하나의 추가적인 제 1 레퍼런스 마크를 노출시키기 전에 제거되어서는 안되는 제 1 레퍼런스 마크들을 커버하는 단계를 포함하는, 마스크 재사용 방법.
  56. 제 51항에 있어서, 상기 제 2 방향은 상기 제 1 방향과 반대인, 마스크 재사용 방법.
  57. 반도체 프로세싱에서 마스크를 재사용하는 방법에 있어서,
    상기 마스크를 사용하여 제 1 패턴, 제 1 타겟 오버레이 마크 및 아래에 놓 인 층 내의 대응하는 타겟 오버레이 마크와 일치하는 제 1 측정된 오버레이 마크를 제 1 층 내에 형성하는 단계와,
    상기 마스크를 사용하여 상기 제 1 패턴과 정렬되는 제 2 패턴 및 상기 제 1 타겟 오버레이 마크와 일치하는 제 2 측정된 오버레이 마크를 상기 제 1 층 위에 놓이는 제 2 층 내에 형성하는 단계를
    포함하는, 마스크 재사용 방법.
  58. 제 57항에 있어서, 상기 제 2 패턴 및 상기 제 2 측정된 오버레이 마크를 형성하기 전에 상기 마스크를 시프팅하는 단계를 포함하는, 마스크 재사용 방법.
  59. 제 58항에 있어서, 상기 마스크를 사용하여 다음 층 내에 형성되는 다음에 형성되는 측정된 오버레이 마크와 일치하는 상기 제 2 층 내의 제 2 타겟 오버레이 마크를 형성하는 단계를 포함하는, 마스크 재사용 방법.
  60. 제 59항에 있어서,
    상기 마스크를 사용하여 상기 제 1 패턴, 상기 제 1 타겟 오버레이 마크 및 상기 제 1 측정된 오버레이 마크를 상기 제 1 층 위에 놓이는 제 1 레지스트 내에 형성하는 단계와,
    상기 제 1 패턴, 상기 제 1 타겟 오버레이 마크 및 상기 제 1 측정된 오버레이 마크를 상기 제 1 층으로 전달하는 단계와,
    상기 마스크를 사용하여, 상기 제 2 패턴, 상기 제 2 측정된 오버레이 마크 및 상기 제 2 타겟 오버레이 마크를 상기 제 2 층 위에 놓이는 제 2 레지스트 내에 형성하는 단계와,
    상기 제 2 패턴, 상기 제 2 측정된 오버레이 마크 및 상기 제 2 타겟 오버레이 마크를 상기 제 2 층으로 전달하는 단계를
    포함하는, 마스크 재사용 방법.
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