CN116266550A - 用于基于衍射的叠加测量的设备及方法 - Google Patents
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Abstract
本公开涉及用于基于衍射的叠加测量的设备及方法。公开叠加测量的设备及方法。实例设备包含：衬底，其包括第一材料；第一层，其包括安置于所述衬底的表面上的第二材料；第一对准图案，其包含安置于所述第一层中的第三材料；及第二层，其在所述第一层上方，所述第二层包含第二对准图案。所述第二材料与所述第三材料的折射率之间的差大于所述第一材料与所述第三材料的折射率之间的差。
Description
技术领域
本公开大体上涉及半导体存储器装置，且确切地说，涉及用于基于衍射的叠加测量的设备及方法。
背景技术
高数据可靠性、高速存储器存取、较低功率消耗及减小的芯片大小是半导体存储器所需要的特征。最近，在例如动态随机存取存储器(DRAM)、静态RAM(SRAM)、快闪存储器等半导体存储器装置中，已需要增加的存储器容量及高数据可靠性以及减少的芯片大小、跨越多层的图案化的精度。
为了测量图案精度，已使用基于衍射的叠加(DBO)计量法技术。在DBO计量法技术中，可从包含多个层的半导体装置上方照射光，所述多个层在对准图案区中具有相似图案。针对对准图案区中的每个位点获得来自多个层的光的衍射的强度的对称性。基于从半导体装置的多个位点获得的不对称性，计算跨越多个层的图案的叠加。使用DBO计量法技术，可验证跨越多层的图案的精度，且可改进电路图案稳定性。
然而，归因于材料，例如通常用于衬底的硅(Si)及导电材料与通常用于安置于衬底的顶部部分中的下部图案的多晶硅(多晶Si)的光学常数(例如，折射率“n”)之间的较小差，来自衬底与下部图案之间的边界的光的衍射强度往往较弱，且因此可能难以获得不对称性。因此，DBO测量失败。为了改进光的衍射强度，可期望提供较低图案与面向具有较低图案的边界的材料的光学常数(例如，折射率“n”)之间的较大差的结构。
发明内容
根据本公开的方面，提供一种设备。所述设备包括：衬底，其包括第一材料；第一层，其包括嵌入所述衬底的表面部分中的第二材料；第一对准图案，其包括安置于所述第一层中的第三材料；及第二层，其在所述第一层上方，包括第二对准图案，其中所述第二材料与所述第三材料的折射率之间的差大于所述第一材料与所述第三材料的折射率之间的差。
根据本公开的另一方面，提供一种在半导体装置的对准图案区中形成一对对准图案的方法。所述方法包括：形成包含第一材料的衬底；去除所述对准图案区中的所述衬底的部分以在所述对准图案区中的所述衬底中形成开口；安置第二材料以在所述开口中形成层；去除所述层的部分以在所述层中形成一或多个开口；安置第三材料以在所述层的顶表面上形成第一对准图案；及将第二对准图案安置于所述第一对准图案上方，其中所述第二材料与所述第三材料的折射率之间的差大于所述第一材料与所述第三材料的折射率之间的差。
根据本公开的另一方面，提供一种设备。所述设备包括：衬底，其包括第一材料；多个电路区；及在所述多个电路区的相邻电路区之间的划线，其包括：对准图案区，所述对准图案区包括：包括衬底中的第二材料的层；包括所述层中的第三材料的第一对准图案；及在所述第一对准图案上方的第二对准图案，其中所述第二材料与所述第三材料的折射率之间的差大于所述第一材料与所述第三材料的折射率之间的差。
附图说明
图1A是根据本公开的实施例的用于半导体装置的布局的示意图。
图1B是根据本公开的实施例的用于图案区的布局的示意图。
图1C是根据本公开的实施例的用于对准图案的布局的示意图。
图2A是根据本公开的实施例的位点的平面图的示意图。
图2B是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
图3是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
图4是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
图5是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
图6是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
图7是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
图8A是根据本公开的实施例的位点的示意性结构的平面图的图式。
图8B是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
图9是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
图10是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
图11是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
图12是根据本公开的实施例的位点的示意性结构的竖直截面图的图式。
具体实施方式
下文将参考附图详细地解释本公开的各种实施例。以下详细描述参考借助于说明展示可实践本公开的特定方面及实施例的附图。足够详细地描述这些实施例以使本领域的技术人员能够实践本公开。在不脱离本公开的范围的情况下，可利用其它实施例并且可做出结构、逻辑及电气改变。本文所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合以形成新的实施例。
半导体装置可包含一对对准图案，所述一对对准图案包含在对准图案区中的上部对准图案及下部对准图案。下部对准图案可安置于层中，所述层安置于衬底中。相比于衬底材料，所述层可包含光学常数(例如，折射率“n”)相对不同于下部对准图案中使用的材料的材料。举例来说，所述层可包含二氧化硅(SiO2)或氮化硅(Si3N4)，且下部对准图案的材料可为多晶硅(多晶Si)。衬底的材料可为硅(Si)。通过在衬底中包含层，层与层中的下部对准图案的光学常数(例如，折射率“n”)之间的差可变得较大，且可增加来自层与下部对准图案之间的边界的衍射光的强度。因此，可在较大精度下观测响应于来自上方的光而来自下部对准图案及上部对准图案的衍射光，且可在相对较少额外步骤下执行更可靠的叠加测量。
图1A是根据本公开的实施例的用于半导体装置100的布局的图式。图1A是说明形成于衬底102上的图案区104的布局的示意性配置的平面图。在一些实施例中，衬底102是晶片。在一些实施例中，衬底102可包含硅(Si)。图1A中的半导体装置100可处于半导体装置100被分成半导体芯片之前的状态。可通过在每一图案区104上应用光罩，使用光图案化来制造半导体装置100。光罩(未展示)包含图案图像，所述图案图像被转印到充当每一图案区104上的掩模的层。光罩可在一个方向114上分级且重复，且接着到另一方向116以覆盖衬底102。在一些实施例中，图案区104可安置成矩阵且每一图案区104可具有矩形形状。因此，衬底102上的不包含超出衬底102的部分的所有图案区104可包含根据所述图案图像的相似图案。
图1B是根据本公开的实施例的图案区104的布局的示意图。图案区104可包含安置于矩阵中的电路区106。每一电路区106可具有矩形形状。在每个电路区106中，可安置晶体管和电路组件，例如，导电互连件。举例来说，所述晶体管和电路组件可包含多个存储器单元、对存储器单元提供例如读取操作及写入操作等存储器存取功能的一或多个电路，及控制各种电路组件的操作的控制电路。
通过在分割步骤期间沿着划线108切割半导体装置100，将半导体装置100分成半导体芯片。在分离半导体装置100之后，每一半导体芯片可称为裸片。划线108安置在每个电路区106周围。每一划线108可安置于相邻电路区106之间或图案区104的边缘上。在一些实施例中，每一划线108可包含一或多个对准图案区110。
图1C是根据本公开的实施例的对准图案区110的布局的示意图。对准图案区110可布置在多个位点112a到112d中。在一些实施例中，彼此成对角线的多个位点112a到112d中的位点可包含类似光栅。举例来说，位点112a及112d在对准图案区110中彼此成对角线。位点112a及112d可包含在方向120上平行延伸的多个线(未展示)。在一些实施例中，位点112a及112d中的多个线的宽度可为恒定的，且位点112a及112d中的相邻线之间的空间可为恒定的。位点112b及112c可在对准图案区110中彼此成对角线安置。位点112b可在垂直于方向120的方向118上邻近于位点112a，且还在方向120上邻近于位点112d。位点112c可在与方向120相反的方向上邻近于位点112a，且还在与方向118相反的方向上邻近于位点112d。位点112b及112c可包含在方向120上平行延伸的多个线(未展示)。在一些实施例中，位点112b及112c中的多个线的宽度可为恒定的，且提供为位点112b及112c中的相邻线之间的开口的空间可为恒定的。
图2A是根据本公开的实施例的位点200的平面图的示意图。图2B是根据本公开的实施例的位点200的一个示意性结构的竖直截面图的图式。图2B展示沿着图2A中的线A-A'截取的位点200的竖直截面图。在本公开的一些实施例中，位点200包含于图1C的位点112a到112d中的一或多个中。位点200可包含衬底202。位点200包含衬底202中的层204。举例来说，衬底202可包含单晶硅(Si)。位点200包含对准图案206，所述对准图案包含安置于层204的顶部部分中的线208。
线208可包含导电材料。在一些实施例中，导电材料可与包含在电路区106中的衬底102中的位触点(未展示)中的导电材料相同的材料。举例来说，导电材料可包含多晶硅(多晶Si)。与包含在衬底202中的材料(例如，硅)的光学常数相比，层204可包含光学常数(例如，折射率“n”)与线208的导电材料(例如，多晶硅)的光学常数相对不同的材料。举例来说，层204中的材料可包含二氧化硅(SiO2)或氮化硅(Si2N3)。
在一些实施例中，位点200可进一步包含在衬底202及层204上方的一或多个层210。一或多个层210可包含电介质层，所述电介质层包含衬底202及层204上的电介质材料(例如，氮化硅(Si2N3)、氧化硅(SiO2))；包含导电材料(例如，碳)的导电层；及导电层上方的抗反射屏障层(例如，电介质抗反射涂层(DARC)及/或底部抗反射涂层(BARC))。一或多个层210中的导电层可包含衬底102的电路区106中的位线(未展示)。位点200包含衬底202及层204上方的光致抗蚀剂212。在一些实施例中，光致抗蚀剂212可在一或多个层210上。在一些实施例中，光致抗蚀剂212可包含聚酰亚胺或酚树脂。
光致抗蚀剂212可包含对准图案214，包含安置于一或多个层210的顶表面上的线218，且进一步包含线218的相邻线218之间的开口216。在一些实施例中，开口216可布置在线208上方。可基于在线208及开口216处反射的入射光的衍射来测量衍射叠加。
图3是根据本公开的实施例的位点300的一个示意性结构的竖直截面图的图式。在本公开的一些实施例中，位点300包含在图1C的位点112a到112d中的一或多个中。位点300可包含衬底302。位点300包含衬底302中的层304。举例来说，衬底302可包含单晶硅(Si)。位点300可包含对准图案306，所述对准图案包含安置于层304的顶部部分中的线308。
线308可包含导电材料。在一些实施例中，导电材料可与包含在电路区106中的衬底102中的位触点(未展示)中的导电材料相同的材料。举例来说，导电材料可包含多晶硅(多晶Si)。与包含在衬底302中的材料(例如，硅)的光学常数相比，层304可包含光学常数(例如，折射率“n”)与线308的导电材料(例如，多晶硅)的光学常数相对不同的材料。举例来说，层304中的材料可包含二氧化硅(SiO2)或氮化硅(Si2N3)。
在一些实施例中，位点300可进一步包含在衬底302及层304上方的一或多个层310。一或多个层310可包含衬底302及层304上的电介质层、电介质层上方的导电层及导电层上方的电介质层。一或多个层310中的导电层可包含衬底102的电路区106中的位线(未展示)。位点300包含在衬底302及层304上方的层312。在一些实施例中，层312可在一或多个层310上。在一些实施例中，层312为光致抗蚀剂。举例来说，层312可包含聚酰亚胺或酚树脂。
层312可包含对准图案314，包含安置于一或多个层310的顶表面上的线316，且进一步包含线316的相邻线316之间的开口318。在一些实施例中，线316可经布置以在线208上方对准。可基于在线308及线316处反射的入射光的衍射来测量衍射叠加。
以下描述根据参考图4到图12的实施例形成包含位点200的半导体装置的方法。在以下描述中，上文在位点200的底部用衬底202定向。每一图式中的每一部分的尺寸及尺寸比率不一定符合实际半导体装置的尺寸及尺寸比率。
图4是根据本公开的实施例的位点400的一个示意性结构的竖直截面图的图式。在一些实施例中，位点400可为用于制造包含图2A及2B的位点200的半导体装置的中间结构。位点400包含衬底402。在一些实施例中，衬底402可跨越存储器阵列区(未展示)及外围区(未展示)安置。在一些实施例中，举例来说，衬底402可包含单晶硅(Si)。在以下描述中，上文在位点400的底部用衬底402定向。衬底402可由一或多个层404覆盖。在一些实施例中，一或多个层404可包含介电材料。举例来说，一或多个层404可包含氮化硅(Si2N3)及二氧化硅(SiO2)。在一些实施例中，可在一或多个层404上施加聚合物以覆盖一或多个层404的整个顶表面。在一些实施例中，聚合物可为聚酰亚胺或酚树脂。当施加时，聚合物可呈液体形式。在一些实施例中，聚合物可包含相对厚的膜。聚合物可在一或多个层404上热固化到光致抗蚀剂406中。可使用光刻来图案化光致抗蚀剂406。在一些实施例中，光致抗蚀剂406可为负光致抗蚀剂，且可通过暴露于光(例如紫外线(UV)光)去除光掩模408中的开口下的区域。在一些实施例中，光致抗蚀剂406可为正性光致抗蚀剂，且可保持光掩模408中的开口下的区域，而可去除光致抗蚀剂460的由光掩模408覆盖的其余部分。通过使用正性光致抗蚀剂或负性光致抗蚀剂，可在位点400中的光致抗蚀剂406的中心区域中形成开口410，同时在开口410周围从光致抗蚀剂406形成边缘412。
图5是根据本公开的实施例的位点500的一个示意性结构的竖直截面图的图式。在一些实施例中，可通过在位点400上执行一或多个制造工艺来制造位点500。在一些实施例中，位点500可为用于制造图2A及2B的位点200的中间结构。
在形成边缘412之后，去除在图4中的开口410下方的衬底402的一部分。在一些实施例中，可通过干式蚀刻来去除开口410下方的衬底402的部分以形成开口502。在形成开口502之后，还可去除光致抗蚀剂406及层404的边缘412。因此，可形成位点500，所述位点包含在衬底202的中心处具有开口502的衬底202。
图6是根据本公开的实施例的位点600的一个示意性结构的竖直截面图的图式。在一些实施例中，可通过在位点500上执行一或多个制造工艺来制造位点600。在一些实施例中，位点600可为用于制造图2A及2B的位点200的中间结构。
材料602可嵌入衬底202的表面部分中以覆盖衬底202且填充衬底202中的开口502。在一些实施例中，与包含在衬底202中的材料(例如，硅)的光学常数相比，材料602的光学常数(例如，折射率“n”)与稍后将安置于材料602中的对准图案(例如，对准图案206)的线(例如，线208)的导电材料(例如，多晶硅)的光学常数相对不同。举例来说，材料602可包含二氧化硅(SiO2)或氮化硅(Si2N3)。材料602可通过物理气相沉积(PVD)或化学气相沉积(CVD)来沉积。
图7是根据本公开的实施例的位点700的一个示意性结构的竖直截面图的图式。在一些实施例中，可通过在位点600上执行一或多个制造工艺来制造位点700。在一些实施例中，位点700可为用于制造图2A及2B的位点200的中间结构。
可去除材料602的顶部部分。在一些实施例中，可通过化学机械抛光(CMP)来执行在衬底202上方的材料602的顶部部分的去除。衬底202的开口502中的材料602的剩余部分变成层702，其中稍后将安置对准图案(例如，对准图案206)的线(例如，线208)。举例来说，层702可包含二氧化硅(SiO2)或氮化硅(Si2N3)。
图8A是根据本公开的实施例的位点800的平面图的示意图。图8B是根据本公开的实施例的位点800的一个示意性结构的竖直截面图的图式。图8B展示沿着图8A中的线A-A'截取的位点800的竖直截面图。在一些实施例中，可通过在位点700上执行一或多个制造工艺来制造位点800。在一些实施例中，位点800可为用于制造图2A及2B的位点200的中间结构。
在一些实施例中，聚合物可施加在位点700上以覆盖衬底202及层702的整个顶表面。在一些实施例中，聚合物可为聚酰亚胺或酚树脂。当施加时，聚合物可呈液体形式。在一些实施例中，聚合物可包含相对厚的膜。聚合物可在衬底202上热固化到光致抗蚀剂802中。可使用光刻来图案化光致抗蚀剂802。在一些实施例中，光致抗蚀剂802可为负性光致抗蚀剂，且可通过暴露于光(例如紫外线(UV)光)去除光致抗蚀剂802上方的光掩模(未展示)中的开口下的区域。在一些实施例中，光致抗蚀剂802可为正性光致抗蚀剂，且可保持光掩模(未展示)中的开口下的区域，而可去除光致抗蚀剂802的由光掩模覆盖的其余部分。通过使用正性光致抗蚀剂或负性光致抗蚀剂，可在层702上形成开口804，同时在开口804的相邻开口804之间的层702上形成光致抗蚀剂802的线806。
图9是根据本公开的实施例的位点900的一个示意性结构的竖直截面图的图式。在一些实施例中，可通过在位点800上执行一或多个制造工艺来制造位点900。在一些实施例中，位点900可为用于制造图2A及2B的位点200的中间结构。
在形成光致抗蚀剂802之后，去除在图8A及8B中的开口804下方的层702的部分。在一些实施例中，可通过干式蚀刻在开口804中暴露的层702的顶表面来去除开口804下方的层702的部分。同时，由光致抗蚀剂802的线806遮蔽的线904可保持待形成。因此，线904之间的开口902可形成于层204中。在干式蚀刻之后，可去除光致抗蚀剂802。因此，可形成位点900，所述位点包含在层204中具有开口902的衬底202。
图10是根据本公开的实施例的位点1000的一个示意性结构的竖直截面图的图式。在一些实施例中，可通过在位点900上执行一或多个制造工艺来制造位点1000。在一些实施例中，位点1000可为用于制造图2A及2B的位点200的中间结构。
导电材料1002可安置于位点900上以覆盖衬底202及层204并且填充层204中的开口902。在一些实施例中，可选择导电材料1002以包含与包含在电路区106中的衬底102中的位触点(未展示)中的导电材料相同的材料。举例来说，导电材料可包含多晶硅(多晶Si)。导电材料1002可通过物理气相沉积(PVD)或化学气相沉积(CVD)来沉积。
图11是根据本公开的实施例的位点1100的一个示意性结构的竖直截面图的图式。在一些实施例中，可通过在位点500上执行一或多个制造工艺来制造位点600。在一些实施例中，位点600可为用于制造图2A及2B的位点200的中间结构。
可去除导电材料1002的顶部部分。在一些实施例中，可通过化学机械抛光(CMP)执行在衬底202上方的导电材料1002的顶部部分的去除。层204中的开口902中的导电材料1002的剩余部分变成安置在层204的顶部部分中的对准图案206的线208。
图12是根据本公开的实施例的位点1200的一个示意性结构的竖直截面图的图式。在一些实施例中，位点1200可为通过在位点1100上执行一或多个制造工艺来制造的图2A及2B中的位点200。
在包含对准图案206的衬底202及层204上方，可安置一或多个层210。一或多个层210可包含电介质层，所述电介质层包含衬底202及层204上的电介质材料(例如，氮化硅(Si2N3)、氧化硅(SiO2))；包含导电材料(例如，碳)的导电层；及导电层上方的抗反射屏障层(例如，电介质抗反射涂层(DARC)及/或底部抗反射涂层(BARC))。可形成一或多个层210中的导电层以包含在衬底102的电路区106中的位线(未展示)。可通过形成层204的至少一些层并且去除位线周围的层的部分以保持位线来安置电路区106中的位线。
在一些实施例中，可在层210上施加聚合物以覆盖层210的整个顶表面。在一些实施例中，聚合物可为聚酰亚胺或酚树脂。当施加时，聚合物可呈液体形式。在一些实施例中，聚合物可包含相对厚的膜。聚合物可在层210上热固化到光致抗蚀剂212中。可使用光刻来图案化光致抗蚀剂212。在一些实施例中，光致抗蚀剂212可为负性光致抗蚀剂，且可通过暴露于光(例如紫外线(UV)光)去除光致抗蚀剂上方的光掩模(未展示)中的开口下的区域。在一些实施例中，光致抗蚀剂212可为正性光致抗蚀剂，且可保持光掩模(未展示)中的开口下的区域，而可去除光致抗蚀剂的由光掩模覆盖的其余部分。通过使用正性光致抗蚀剂或负性光致抗蚀剂，开口216可形成于层210的顶表面上，同时在开口804的相邻开口804之间的层702上形成光致抗蚀剂212的线218。因此，对准图案214可包含光致抗蚀剂212的线218及相邻线218之间的开口216。在一些实施例中，开口216可经布置以在线208上方对准，如图2A、2B及12中所示。在一些实施例中，线218可经布置以在线208上方对准，如图3中所示。
包含下部对准图案的层可安置于衬底中。与衬底(例如，硅(Si))的材料的光学常数相比，所述层可包含光学常数(例如，折射率“n”)相对不同于安置于层中的下部对准图案的导电材料(例如，多晶硅(多晶Si))的光学常数的材料(例如，二氧化硅(SiO2)、氮化硅(Si2N3))。通过包含所述层，层与层中下部对准图案的光学常数(折射率“n”及消光系数“k”)之间的差可变得较大，且可增加来自层与下部对准图案之间的边界的光的衍射强度。因此，可获得不对称性且DBO测量可变得更可靠。
虽然在本公开中已公开各种实施例，但所属领域的技术人员应理解，本公开的范围延伸超出具体公开实施例到其它替代实施例和/或用途以及其显而易见的修改和等效物。另外，基于本公开，在本公开的范围内的其它修改对于所属领域的技术人员将是显而易见的。还预期可进行实施例的具体特征和方面的各种组合或子组合且仍然落入本公开的范围内。应理解，所公开的实施例的各种特征和方面能够彼此组合或替代彼此以便形成变化的实施例。因此，希望本公开中的至少一些的范围不应受上文所描述的特定所公开实施例的限制。
Claims (20)
1.一种设备，其包括：
衬底，其包括第一材料；
第一层，其包括嵌入所述衬底的表面部分中的第二材料；
第一对准图案，其包括安置于所述第一层中的第三材料；及
第二层，其在所述第一层上方，所述第二层包括第二对准图案，
其中所述第二材料与所述第三材料的折射率之间的差大于所述第一材料与所述第三材料的折射率之间的差。
2.根据权利要求1所述的设备，其中所述第二材料包括氧化硅或氮化硅中的至少一个。
3.根据权利要求1所述的设备，其中所述第一体材料包括硅。
4.根据权利要求1所述的设备，其中所述第二对准图案安置于光致抗蚀剂中。
5.根据权利要求4所述的设备，其中所述光致抗蚀剂包括聚酰亚胺或酚树脂中的至少一个。
6.根据权利要求1所述的设备，其中所述第三材料包括导电材料。
7.根据权利要求6所述的设备，其进一步包括：
多个电路区；
在所述多个电路区的相邻电路区之间的划线；
在所述划线中的对准图案区，其包含所述第一层；
其中所述导电材料进一步包含在位触点中，所述位触点安置于所述多个电路区的电路区中的所述衬底中。
8.根据权利要求7所述的设备，其中所述第二对准图案安置在层上方，所述层包含所述多个电路区的所述电路区中的位线。
9.根据权利要求6所述的设备，其中所述导电材料包括多晶硅(多晶Si)。
10.一种在半导体装置的对准图案区中形成一对对准图案的方法，其包括：
形成包含第一材料的衬底；
去除所述对准图案区中的所述衬底的部分以在所述对准图案区中的所述衬底中形成开口；
安置第二材料以在所述开口中形成层；
去除所述层的部分以在所述层中形成一或多个开口；
安置第三材料以在所述层的顶表面上形成第一对准图案；及
在所述第一对准图案上方形成第二对准图案，
其中所述第二材料与所述第三材料的折射率之间的差大于所述第一材料与所述第三材料的折射率之间的差。
11.根据权利要求10所述的方法，其中去除所述衬底的所述部分包括：
在所述衬底上形成一或多个层；
施加聚合物；
将所述聚合物热固化到光致抗蚀剂中；
用光掩模覆盖所述光致抗蚀剂；
通过在所述光掩模上方暴露于光来去除所述光致抗蚀剂的部分，以在所述光致抗蚀剂中形成开口；及
在所述光致抗蚀剂中的所述开口下干式蚀刻所述衬底，以在所述衬底中形成所述开口。
12.根据权利要求10所述的方法，其中安置所述第二材料以在所述衬底中的所述开口中形成所述层，所述方法包括：
将所述第二材料沉积在所述衬底上以覆盖所述衬底并且填充所述衬底中的所述开口；及
去除所述衬底上方的所述第二材料的顶部部分。
13.根据权利要求10所述的方法，其中安置所述第三材料以在所述层的所述顶表面上形成所述第一对准图案与安置所述第三材料以形成安置于所述半导体装置的电路区中的所述衬底中的位触点同时地执行。
14.根据权利要求10所述的方法，其中安置所述第二对准图案包括：
在所述层及所述衬底上安置一或多个层；
将聚合物施加在所述一或多个层上；
将所述聚合物热固化到光致抗蚀剂中；
用光掩模覆盖所述光致抗蚀剂；
通过在所述光掩模上方暴露于光来去除所述光致抗蚀剂的部分，以在所述光致抗蚀剂中形成开口。
15.根据权利要求14所述的方法，其中所述第一对准图案包括多个第一线，
其中去除所述光致抗蚀剂的所述部分产生布置在多个开口之间的多个第二线，所述多个第二线布置在所述多个第一线上方。
16.根据权利要求14所述的方法，其中所述第一对准图案包括多个第一线，
其中去除所述光致抗蚀剂的所述部分产生布置在所述多个对应第一线上方的多个第二线。
17.一种设备，其包括：
衬底，其包括第一材料；
多个电路区；及
在所述多个电路区的相邻电路区之间的划线，其包括：
对准图案区，所述对准图案区包括：
层，其包括所述衬底中的第二材料；
第一对准图案，其包括所述层中的第三材料；及
第二对准图案，其在所述第一对准图案上方，
其中所述第二材料与所述第三材料的折射率之间的差大于所述第一材料与所述第三材料的折射率之间的差。
18.根据权利要求17所述的设备，其中所述第一对准图案包括多个第一线，其中所述第二对准图案包括布置在所述多个对应第一线上方的多个第二线，及其中所述多个第一线及所述多个第二线的组合经配置以响应于光而提供第一衍射光。
19.根据权利要求17所述的设备，其中所述第一对准图案包括多个第一线，
其中所述第二对准图案包括多个第二线及在所述多个第二线的相邻第二线之间的多个开口，
其中所述多个开口布置在所述多个对应第一线上方，及
其中所述多个第一线及所述多个第二线之间的所述多个开口的组合经配置以响应于光而提供第一衍射光。
20.根据权利要求17所述的设备，其中所述第一对准图案包括多个第一线，其中所述第二对准图案包括布置在所述多个对应第一线上方的多个第二线，及其中所述多个第一线及所述多个第二线的宽度恒定。
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