KR20100042941A - 하드마스크에 이중 패턴이 필요한 영역과 필요치 않는 영역을 구분하는 단차를 둠으로써, 하나의 마스크로 두 영역을 동시에 노광하는 반도체 소자의 제조방법 - Google Patents

하드마스크에 이중 패턴이 필요한 영역과 필요치 않는 영역을 구분하는 단차를 둠으로써, 하나의 마스크로 두 영역을 동시에 노광하는 반도체 소자의 제조방법 Download PDF

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Abstract

디자인 룰의 감소에 따라 단일 패턴 방식에 의해서는 미세 패턴의 형성이 곤란함으로 인하여 이중 패턴 방식에 의하여 미세 패턴을 형성하되, 이중 패턴이 요구되지 않는 셀 영역이나 주변 영역에서 통상의 패턴을 형성할 때 별도의 포토마스크를 이용하여 2번의 노광 공정을 수행하면 미스 얼라인(M/A)의 문제가 필연적으로 발생하기 때문에, 이중 패턴이 형성되는 영역(DPT area)과 이중 패턴이 형성되지 않는 영역(non-DPT area)을 하나의 포토마스크로 노광하는 것을 목적으로 하고, 이를 위하여 레지스트 노광시 이중 패턴이 요구되는 영역과 요구되지 않는 영역을 사전에 정의(define) 함으로써, 반사방지막(제2하드마스크)에 박막 두께가 얇은 영역(thin area)과 두꺼운 영역(thick area)을 구분하는 단차를 형성하며, 반사방지막(제2하드마스크)의 두꺼운 영역은 나중에 이중 패턴의 스페이서 형성시 스핀 온 하드마스크(제1하드마스크)가 제거되지 않도록 포토를 차단해주는 지붕 역할(blocking)을 수행하는 반도체 소자의 제조방법에 관한 것이다.
이중 패턴, 반사방지막, 하드마스크, 얼라인, 노광

Description

하드마스크에 이중 패턴이 필요한 영역과 필요치 않는 영역을 구분하는 단차를 둠으로써, 하나의 마스크로 두 영역을 동시에 노광하는 반도체 소자의 제조방법{Methods of manufacturing a semiconductor device for photographing concurrently DPT area and non-DPT area by using one merging photomask}
본 발명은 단일 패턴에 의하여 미세 패턴을 형성할 때 발생하는 패턴 불량을 방지하기 위하여 에스에이디피(SADP) 혹은 에스에이알피(SARP)의 이중 패턴 기술(DPT)을 사용하는 반도체 소자의 제조방법에 관한 것이고, 더욱 상세하게는 미세 패턴을 형성하기 위하여 이중 패턴이 필요한 영역과 그 밖의 통상의 패턴을 형성하기 위하여 이중 패턴이 필요치 않는 영역을 하나의 포토마스크를 이용하여 노광을 수행하도록 이중 패턴이 요구되는 영역과 요구되지 않는 영역을 사전에 구분하며, 이를 위하여 반사방지막의 하드마스크에 두 영역이 구분되는 단차를 형성하는 반도체 소자의 제조방법에 관한 것이다.
반도체 집적회로의 형성에는 필수적으로 포토마스크(Photomask)를 사용하는 포토리소그래피(Photo-lithography) 기술이 이용되고 있다. 최근 반도체 집적회로의 고집적화에 따른 디자인 룰이 미세화됨에 따라 반도체 소자는 더욱 미세해진 패 턴(fine pattern)을 요구하고 있다.
그러나, 기존의 포토리소그래피 기술에 의하여 미세 공정을 수행할 경우에 근접하여 밀집된 패턴을 정확하게 정의할 수 없기 때문에, 광 근접 효과에 의하여 100㎚이하의 초미세 패턴을 형성하기가 불가능한 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 상기와 같은 미세 패턴의 형성을 위하여 이중 패턴 방식을 사용한 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 미세 패턴과 그 이외의 패턴을 두 개의 마스크 공정을 통하여 진행할 경우 발생하는 미스 얼라인의 문제점을 해결하기 위하여 하나의 마스크를 이용하여 노광할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 반도체 기판의 상부에 리소그래피 한계 해상도 이하의 미세 패턴과 한계 해상도 이상의 거대 패턴으로 형성될 피에칭막을 적층하고, 상기 피에칭막의 상부에 피에칭막을 식각하기 위한 제1하드마스크를 적층하며, 상기 제1하드마스크의 상부에 피에칭막을 상기 원하는 패턴으로 형성하기 위한 제2하드마스크를 적층하며, 상기 제2하드마스크 상부에 레지스트를 도포하며, 상기 레지스트에서 상기 미세 패턴 영역만을 오픈하기 위하여 노광 공정을 수행한다.
상기 미세 패턴은, 이중 패턴 기술(DPT)을 이용하는 것이고, 이중 패턴 기술이 필요한 미세 패턴 영역(DPT area)과, 이중 패턴 기술이 필요치 않는 거대 패턴 영역(non-DPT area)을 구분하여 노광 공정이 이루어지고, 상기 이중 패턴 기술은, 에스에이디피(SADP) 공정 혹은 에스에이알피(SARP) 공정에 관한 것이다.
상기 제2하드마스크 상부에 다시 레지스트를 도포하고, 하나의 포토마스크를 이용하여 상기 제2하드마스크에 미세 패턴과 거대 패턴을 동시에 형성하며, 상기 미세 패턴 영역(DPT area)과 거대 패턴 영역(non-DPT area)은, 각각 씬 엔 씨크(thin/thick)의 박막 두께를 가지는 단차에 구분되고, 상기 단차는 300Å 내지 600Å의 범위 내에서 결정되는 것이 바람직하다.
상기 제2하드마스크는, 상기 제1하드마스크를 식각하기 위한 마스크 기능 외에도 노광시 반사방지를 위하여 실리콘옥시나이트라이드(SiON)의 반사방지막(ARL)으로 구성된다.
상기 미세 패턴은 라인 앤 스페이스(L/S) 형태로서 라인 폭이 100㎚ 이하이고, 상기 거대 패턴은 SSL/GSL/PAD/PERI/KEY 중에서 선택된 통상의 패턴으로서 라인 폭이 100㎚ 이상이며, 상기 패턴은 게이트 스택 혹은 스토리지 스택을 구성하는 폴리실리콘 재질이다.
상기 제1하드마스크는, 스핀 온 하드마스크(Spin On Hardmask: SOH) 혹은 버퍼마스크(buffer mask)에 관한 것이다.
상기 미세 패턴 영역만을 오픈하는 노광 공정에서, 상기 광원은 이중 패턴을 형성하기 이전이므로, 248㎚ 파장의 KrF 광원을 사용하고, 상기 하나의 포토마스크를 이용하여 상기 제2하드마스크에 미세 패턴과 거대 패턴을 동시에 형성하는 노광 공정부터는, 193㎚ 파장의 ArF 광원을 사용한다.
상기 제1하드마스크를 이용하여 제2하드마스크를 패턴닝 한 후에는, 상기 미세 패턴 상부에 존재하는 제1하드마스크 패턴을 완전히 제거하고, 상기 거대 패턴 상부에 존재하는 제1하드마스크 패턴은 완전히 제거되지 않은 상태에서, 패턴닝 된 상기 제2하드마스크 패턴의 양측에 희생막을 적층하며, 이방성 에칭을 통하여 측면을 제외한 나머지 부분의 희생막은 모두 제거한다.
상기 미세 패턴 영역(DPT area)에서 제1하드마스크 패턴은 노광시 노출(exposure) 되고, 상기 거대 패턴 영역(non-DPT area)에서 제1하드마스크 패턴은 제2하드마스크 패턴에 의하여 차단(blocking) 됨으로써, 상기 스페이서를 마스크로 하여 에칭 공정을 수행하면, 미스 얼라인(M/A) 없이 상기 반도체 기판 상부에 원하는 미세 패턴과 거대 패턴을 동시에 형성할 수 있다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 이중 패턴 기술을 이용함으로써, 기존의 포토리소그래피 공법을 이용하여 단일 패턴을 형성할 때 발생하는 광 근접 효과를 획기적으로 개선할 수 있기 때문에, 초 미세 패턴의 수득이 수월해지는 작용효과가 기대된다.
둘째, 미세 패턴과 그 이외의 패턴을 단일 노광 공정에 의하여 일거에 형성할 수 있기 때문에, 공정 수가 단축되고 공정 수율이 증진되는 작용효과가 기대된다.
셋째, 이중 패턴 기술이 요구되는 영역과 요구되지 않는 영역을 하나의 포토마스크를 이용하여 노광하기 때문에, 미스 얼라인의 문제가 발생하지 않는 작용효과가 기대된다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 반도체 소자의 제조방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
본 발명의 실시예에 의하면, 디자인 룰이 감소함에 따라 기존의 단일 패턴 방식에서 구현하기 어렵거나 불가능한 미세 패턴 형성을 위하여, 이중 패턴 방식을 이용한다. 상기 이중 패턴 기술(Double Patterning Technology : DPT)에는 에스에이디피(SADP) 공정과, 에스에이알피(SARP) 공정이 있다.
도 1에 도시된 바와 같이 상기 에스에이디피(Self Alignment Double Patterning : SADP) 공정에는, 반도체 기판(110)과 피에칭막(120) 상부에 제1하드마스크(1st poly mask)를 적층 한 후, 제1하드마스크 패턴(130)을 형성한다. 상기 제1하드마스크 패턴 상부에 희생막(spacer oxide: 140)을 연속적으로 형성한다. 이어서, 상기 희생막 상부에 제2하드마스크(2nd poly mask)를 형성한 후, 상기 제2하드마스크를 부분적으로 제거한다. 그리고, 상기 희생막(140)을 제거하면, 반도체 기판(110) 상부에 잔류하는 제2하드마스크가 제2하드마스크 패턴(150)으로 형성된다.
따라서, 반도체 기판(110) 상부에는 제1하드마스크 패턴(130)과 제2하드마스크 패턴(150)을 포함하는 마스크 패턴이 형성된다. 이와 같이, 상기 에스에이디피(SADP)에서는 싱글 마스크 패턴을 형성하는 것이 아니라 제1마스크 패턴과 제2마스크 패턴의 더블 마스크 패턴을 형성한다. 그러므로, 상기 에스에이디피 공정을 반도체 장치의 제조에 적용할 경우 상기 제1마스크 패턴과 제2마스크 패턴의 더블 마스크 패턴을 이용하여 피에칭막을 식각하기 때문에 D/R를 2배로 줄이는 등 미세 패턴의 형성이 용이하게 된다.
도 2에 도시된 바와 같이 에스에이알피(SARP) 공정에서는, 반도체 기판(210)과 피에칭막(220) 상부에 제1하드마스크를 적층하여 마스크 패턴(230)을 형성하고, 상기 마스크 패턴의 상부에 희생막을 연속적으로 형성한다. 이어서, 상기 희생막을 이방성 식각하여 상기 마스크 패턴(230)의 양측으로 스페이서(spacer: 240)를 형성한다. 그리고, 상기 스페이서(240) 사이에 끼워져 있고 상부가 노출되는 마스크 패턴(230)을 식각하여 제거한다. 마지막으로, 상기 스페이서(240)를 마스크로 하여 피에칭막을 식각하면 D/R를 2배로 줄이는 등 미세 패턴의 수득이 가능하게 된다.
그러나, 반도체 소자의 모든 영역에서 라인 앤 스페이스(L/S) 형태의 미세패턴을 형성하는 것은 아니다. 가령, 메모리 셀의 경우에 셀 영역의 일방에서는 리소그래피의 한계 해상도 이하의 배선을 형성해야 하지만, 셀 영역의 타방이나 혹은 주변 영역에서는 대체로 리소그래피의 해상도의 통상 해상도에 따른 배선을 형성해야 한다. 따라서, 주변 영역에서는 이중 패턴 기술(DPT)이 요구되지 않는다.
도 2에 도시된 바와 같이, 셀 영역의 타방에서 스페이서(240')를 마스크로 하여 식각하면, 도 3에 도시된 바와 같이 마스크 패턴(230') 까지 제거되어 원하는 패턴을 형성할 수 없게 된다. 그렇다면, 셀 영역의 타방이나 대부분의 주변 영역에서는 미세 패턴 형성 영역과 별도로 리소그래피를 수행해야 하는 문제가 발생한다.
즉, 이중 패턴 기술(DPT)이 필요한 미세 패턴 영역(DPT area)과 SSL, GSL, PAD 혹은 KEY와 같이 이중 패턴 기술(DPT)기 요구되지 않는 거대 패턴 영역(non-DPT area)을 구분하여 포토 노광을 해야할 필요성이 있다.
이때, 도 4에 도시된 바와 같이, 미세 패턴 영역(DPT area)과 거대 패턴 영역(DPT area)에 각각의 마스크(two mask)를 이용하여 2번의 포토 노광을 진행하게 되면, 공정 수가 증가하여 비용이 상승한다. 뿐만 아니라, 2번의 포토 노광을 수행하기 때문에 피치(d1)와 피치(d2)가 같아야 함에도 피치(d1)가 피치(d2)보다 더 짧아지는 얼라인(align) 혹은 오버레이(overlay)에 불량(miss)이 발생하는 등 공정상의 하자가 발생하게 된다.
본 발명의 일실시예에서는, 이중 패턴 기술(DPT)이 필요한 미세 패턴 영역(DPT area)과 SSL, GSL, PAD 혹은 KEY와 같이 이중 패턴 기술(DPT)기 요구되지 않는 거대 패턴 영역(non-DPT area)을 구분하고, 이 둘 영역을 미리 사전 포토로 정의(predefine) 하되, 반사방지막(Anti-reflection layer: ARL)에 단차를 둠으로써 박막의 두께를 씬 엔 씨크(thin/thick)로 구성한다. 따라서, 반사방지막은 씬 반사방지막(thin ARL)과 씨크 반사방지막(thick ARL)으로 구분된다.
이하에서는, 하드마스크를 통하여 형성하고자 하는 패턴은 편의상 게이트 패턴 혹은 스토리지 패턴으로 하고, 이를 위하여 게이트 스택(gate stack) 혹은 스토리지 스택(storage stack)을 형성하는 것으로 예로 들어 설명한다. 또한, 상기 셀 영역의 미세 패턴을 형성하는 이중 패턴 기술(DPT)은 에스에이디피(SADP)보다 산포가 유리한 에스에이알피(SARP)를 예로 들어 설명한다. 또한, 미세 패턴은 라인 앤 스페이스(L/S) 형태로서 라인 폭이 100㎚ 이하이고, 상기 거대 패턴은 셀 영역에 형성되는 SSL/GSL/PAD와, 주변 영역에 형성되는 PERI/KEY 중에서 선택된 통상의 패턴으로서 라인 폭이 100㎚ 이상인 것으로 한다.
도 5에 도시된 바와 같이, 에칭의 대상물으로서 게이트 스택 혹은 스토리지 스택을 형성하기 위하여, 반도체 기판(310)의 상부에 폴리실리콘 재질의 피에칭막(320)을 형성한다. 예컨대, 메모리 셀의 경우에는 셀 영역에서 폴리실리콘 재질의 피에칭막을 식각하여 배선용 미세 패턴을 형성하고, 주변 영역에서는 마찬가지로 폴리실리콘 재질의 피에칭막을 식각하여 통상의 패턴을 형성하게 된다.
상기 피에칭막(320)의 상부에는 피에칭막을 식각하기 위한 제1하드마스크(330)가 형성된다. 상기 제1하드마스크는 스핀 온 하드마스크(Spin On Hardmask: SOH) 혹은 버퍼마스크(buffer mask)이다. 제1하드마스크(330) 상부에는 제2하드마스크(340)가 형성된다. 그리고 상기 제2하드마스크 상부에는 레지스트(350)가 도포된다. 상기 제2하드마스크는 마스크 기능과 함께 반사방지 기능을 수행하는 실리콘옥시나이트라이드(SiON)의 반사방지막(Anti-reflection layer: ARL)이 사용된다. 한편, 상기 피에칭막(320)과 제1하드마스크(330) 사이에 실리콘 산화막 마스크(360) 혹은 폴리실리콘막 마스크(370)가 더 구비될 수 있다.
도 6에 도시된 바와 같이, 포토리소그래피 공법에 의하여 레지스트 패턴을 형성함에 있어서, 미세 패턴 영역(DPT area)에만 노광 및 현상을 수행함으로써, 거대 패턴 영역(non DPT area)의 레지스트는 그대로 둔다. 아직 이중 패턴을 형성하기 위한 것이 아니기 때문에, 본 공정의 리소그래피 노광 기술에서는 248㎚ 파장의 KrF 광원을 사용한다.
미세 패턴 영역(DPT area)만을 오픈(open)하는 노광 공정이 이루어진 다음에는, 오픈 된 레지스트를 마스크로 하여 제2하드마스크(340)를 식각한다. 이때, 부분 에칭을 진행함으로써 미세 패턴 영역(DPT area)의 반사방지막(ARL)의 박막 두께와 거대 패턴 영역(non-DPT area)의 반사방지막(ARL)의 박막 두께를 다르게 한다. 따라서, 단차에 의하여 미세 패턴 영역에는 씬 반사방지막이 형성되고, 거대 패턴 영역에는 씨크 반사방지막이 형성되며, 씬 반사방지막(thin ARL)의 두께는 대략 300Å으로 형성하고, 씨크 반사방지막(thick ARL)의 두께는 대략 600Å으로 형성함으로써, 단차는 300Å 크기로 하는 것이 바람직하다.
다만, 상기 단차는 후속 노광 공정에서의 마진에 따라서 혹은 셀 영역 및 주변 영역 사이의 반사방지막의 잔존 여부에 따라서 얼마든지 달라질 수 있으며, 경우에 따라서 단차가 최대 600Å 정도까지 허용된다. 반대로, 포토 초점심도(DOF)의 마진을 개선하기 위하여 에칭 로딩(Ethching loading)으로 더 유리하게 단차를 최소화할 수 있고, 이중 패턴 기술이 필요치 않는 주변 영역의 단차를 감안하여 미리 리세스(recess)를 주어 반사방지막을 평탄화할 수도 있다.
상기 반사방지막(ARL)에 단차를 형성한 후에는, 도 7에 도시된 바와 같이 다시 반사방지막(ARL)의 상부에 레지스트를 도포하고, 하나의 포토마스크를 이용하여 상기 반사방지막(ARL)에 포토리소그래피 공법에 의하여 원하는 레지스트 패턴(354)을 형성한다. 이때, 미세 패턴 영역(DPT area)과 거대 패턴 영역(non-DPT area) 전부를 동시에 패턴닝한다. 본 공정의 리소그래피 노광 기술에서는 193㎚ 파장의 ArF 광원을 사용하고, 미스 얼라인(M/A)의 마진은 각 패턴으로부터 최대 100㎚로 하지만, 취약한 영역에 따라 그 값은 달라질 수 있다.
상기 레지스트 패턴(354)을 마스크로 하여 반사방지막(ARL)을 노광하여 제2하드마스크 패턴을 형성한다. 도 8에 도시된 바와 같이 상기 제2하드마스크 패턴을 에칭 마스크로 하여 제1하드마스크(330)를 식각하면, 제1하드마스크 패턴(332)이 완성된다. 에칭 후에는 미세 패턴 상부에 존재하는 제2하드마스크 패턴은 완전히 제거되고, 거대 패턴 상부에 존재하는 제2하드마스크 패턴(342)만이 남게된다.
도 9에 도시된 바와 같이, 패턴화된 상기 제1하드마스크 패턴(332)의 양측에는 희생막을 적층하고, 이방성 에칭을 통하여 측면을 제외한 나머지 부분에는 희생막을 제거함으로써 스페이서(spacer: 334)를 완성한다. 이와 같은 방법에 의하면, 리소그래피 공법에 의하여 한계 해상도의 제한을 받는 라인 치수보다 더 작은 폭을 갖는 라인을 형성할 수 있게 된다.
도 10에 도시된 바와 같이, 상기 스페이서(334)를 마스크로 하여 제1하드마스크 패턴(332)을 제거한다. 이때, 거대 패턴의 상부에는 제2하드마스크 패턴(342)이 존재하기 때문에 그 하부에 적층 된 제1하드마스크 패턴(332)은 그대로 남지만, 상부에 반사방지막이 모두 제거된 미세 패턴의 경우에 스페이서 사이에 있는 제1하드마스크 패턴(332)은 모두 노출되기 때문에 남지 않는다.
이와 같이, 반사방지막(ARL)에 단차를 형성하여 미세 패턴 영역과 거대 패턴 영역을 구분한 이유는 미세 패턴 영역에는 스핀 온 하드마스크(SOH) 막이 노출(exposure) 되도록 하고, 거대 패턴 영역에서는 차단(blocking) 되도록 함으로 써, 거대 패턴 영역과 미세 패턴 영역을 별개의 포토마스크 작업 없이도 하나의 마스크 작업을 통하여 동시에 형성하기 위한 것이다.
도면에는 도시되어 있지 않지만, 상기 공정을 통하여 원하지 않는 패턴이 남아있거나 가장자리가 불규칙한 부분에 대하여는 이를 제거하는 트리밍(Trimming) 공정을 수행한다.
도 11에 도시된 바와 같이, 상기 스페이서를 마스크로 하여 실리콘 산화막 마스크(360) 및 폴리실리콘막 마스크(370)를 식각하는 에칭 공정을 수행한다. 마지막으로 도 12에 도시된 바와 같이, 상기 마스크를 이용하여 원하는 미세 패턴과 거대 패턴을 형성한다.
이상에서 살펴본 바와 같이, 본 발명은 이중 패턴을 형성하기 위하여 스페이서를 형성할 때 미세 패턴의 형성을 위하여 이중 패턴 기술이 요구되는 영역(DPT area)에서는 스핀 온 하드마스크(제1하드마스크)를 에칭으로 제거해야 하지만, 통상의 패턴의 형성을 위하여 이중 패턴 기술이 요구되지 않는 영역(non-DPT area)에서는 스핀 온 하드마스크(제1하드마스크)가 그대로 남아 있어야 함에도 제거되는 문제점을 해결하기 위하여 별도로 통상의 패턴을 형성하는 포토마스크 작업을 수행하게 되는데, 이때 미세 패턴을 형성하는 포토마스크와 미스 얼라인 문제가 발생하며, 이를 개선하기 위하여 하나의 포토마스크를 사용하되 스페이스 형성시 스핀 온 하드마스크(제1하드마스크)가 제거되지 않고 그대로 남아 있도록 반사방지막(제2하드마스크)이 지붕 역할을 수행하도록 반사방지막 형성시 단차를 둠으로써 이중 패턴이 요구되는 영역의 박막 두께보다 이중 패턴이 요구되는 영역의 박막 두께를 두 껍게 형성하는 하는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다. 예컨대, 플래쉬 메모리나 디램 메모리, 논리 회로 혹은 엘에스아이(LSI) 제품에도 응용되며, 게이트 폴리 스탭, 엑티브 스탭 혹은 콘택 스탭의 모든 공정 등에서도 에스에이디피(SADP) 혹은 에스에이알피(SARP)의 이중 패턴 기술이 요구되는 분야에서라면 모두 적용가능하다.
도 1은 본 발명에 의한 에스에이디피(SADP)의 이중 패턴 기술을 이용하여 패턴을 형성하는 공정 단면도.
도 2 내지 도 4는 본 발명에 의한 에스에이알피(SARP)의 이중 패턴 기술을 이용하여 패턴을 형성하는 공정 단면도.
도 5는 본 발명에 의한 원하는 패턴을 형성하기 위하여 하드마스크가 증착된 구성을 나타내는 단면도.
도 6은 본 발명에 의한 이중 패턴이 필요한 영역과 필요치 않는 영역을 사전에 구분하여 정의하는 공정 단면도.
도 7은 본 발명에 의한 원하는 패턴을 형성하기 위하여 레지스트를 노광하는 공정 단면도.
도 8은 본 발명에 의한 상기 패턴닝 된 레지스트를 마스크로 하여 반사방지막과 스핀 온 마스크를 에칭하는 공정 단면도.
도 9는 본 발명에 의한 스핀 온 마스크 패턴의 측면에 스페이서를 형성하는 공정 단면도.
도 10은 본 발명에 의한 상기 스페이서를 마스크로 하여 이중 패턴이 필요한 영역의 스핀 온 마스크만을 제거하는 공정 단면도.
도 11은 본 발명에 의한 상기 스페이서를 마스크로 하여 실리콘 산화막 마스크 및 폴리실리콘막 마스크를 에칭하는 공정 단면도.
도 12는 본 발명에 의한 상기 실리콘 산화막 마스크 및 폴리실리콘막 마스크 를 마스크로 하여 피에칭막을 에칭하는 공정 단면도.
**도면의 주요구성에 대한 부호의 설명**
310: 반도체 기판 320: 피에칭막
330: 제1하드마스크 332: 제1하드마스크 패턴
340: 제2하드마스크 342: 제2하드마스크 패턴
334: 스페이서 350: 레지스트
354: 레지스트 패턴 360: 산화막 마스크
370: 폴리실리콘막 마스크

Claims (10)

  1. 반도체 기판의 상부에 리소그래피 한계 해상도 이하의 미세 패턴과 한계 해상도 이상의 거대 패턴으로 형성될 피에칭막을 적층하고,
    상기 피에칭막의 상부에 피에칭막을 식각하기 위한 제1하드마스크를 적층하며,
    상기 제1하드마스크의 상부에 피에칭막을 상기 원하는 패턴으로 형성하기 위한 제2하드마스크를 적층하며,
    상기 제2하드마스크 상부에 레지스트를 도포하며,
    상기 레지스트에서 상기 미세 패턴 영역만을 오픈하기 위하여 노광 공정을 수행하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 미세 패턴은, 이중 패턴 기술(DPT)을 이용하는 것이고, 이중 패턴 기술이 필요한 미세 패턴 영역(DPT area)과, 이중 패턴 기술이 필요치 않는 거대 패턴 영역(non-DPT area)을 구분하여 노광 공정이 이루어지는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 이중 패턴 기술은, 에스에이디피(SADP) 공정 혹은 에스에이알피(SARP) 공정인 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 제2하드마스크 상부에 다시 레지스트를 도포하고, 하나의 포토마스크를 이용하여 상기 제2하드마스크에 미세 패턴과 거대 패턴을 동시에 형성하며,
    상기 미세 패턴 영역(DPT area)과 거대 패턴 영역(non-DPT area)은, 각각 씬 엔 씨크(thin/thick)의 박막 두께를 가지는 단차에 구분되고, 상기 단차는 300Å 내지 600Å의 범위 내에서 결정되는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제2하드마스크는, 상기 제1하드마스크를 식각하기 위한 마스크 기능 외에도 노광시 반사방지를 위하여 실리콘옥시나이트라이드(SiON)의 반사방지막(ARL)으로 구성되는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 미세 패턴은 라인 앤 스페이스(L/S) 형태로서 라인 폭이 100㎚ 이하이고, 상기 거대 패턴은 SSL/GSL/PAD/PERI/KEY 중에서 선택된 통상의 패턴으로서 라인 폭이 100㎚ 이상이며, 상기 패턴은 게이트 스택 혹은 스토리지 스택을 구성하는 폴리실리콘 재질인 반도체 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 제1하드마스크는, 스핀 온 하드마스크(Spin On Hardmask: SOH) 혹은 버퍼마스크(buffer mask)인 반도체 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 미세 패턴 영역만을 오픈하는 노광 공정에서, 상기 광원은 이중 패턴을 형성하기 이전이므로, 248㎚ 파장의 KrF 광원을 사용하고,
    상기 하나의 포토마스크를 이용하여 상기 제2하드마스크에 미세 패턴과 거대 패턴을 동시에 형성하는 노광 공정부터는, 193㎚ 파장의 ArF 광원을 사용하는 반도체 소자의 제조방법.
  9. 제 4 항에 있어서,
    상기 제1하드마스크를 이용하여 제2하드마스크를 패턴닝 한 후에는, 상기 미세 패턴 상부에 존재하는 제1하드마스크 패턴을 완전히 제거하고, 상기 거대 패턴 상부에 존재하는 제1하드마스크 패턴은 완전히 제거되지 않은 상태에서, 패턴닝 된 상기 제2하드마스크 패턴의 양측에 희생막을 적층하며, 이방성 에칭을 통하여 측면을 제외한 나머지 부분의 희생막은 모두 제거됨으로써, 스페이서(spacer)를 완성하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 미세 패턴 영역(DPT area)에서 제1하드마스크 패턴은 노광시 노 출(exposure) 되고, 상기 거대 패턴 영역(non-DPT area)에서 제1하드마스크 패턴은 제2하드마스크 패턴에 의하여 차단(blocking) 됨으로써, 상기 스페이서를 마스크로 하여 에칭 공정을 수행하면, 미스 얼라인(M/A) 없이 상기 반도체 기판 상부에 원하는 미세 패턴과 거대 패턴을 동시에 형성할 수 있는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120067712A (ko) * 2010-12-16 2012-06-26 삼성전자주식회사 반도체 소자의 제조 방법
US8835314B2 (en) 2011-12-19 2014-09-16 Hynix Semiconductor Inc. Method for fabricating semiconductor memory device
US9324574B2 (en) 2014-03-05 2016-04-26 Samsung Electronics Co., Ltd. Methods of forming patterns in semiconductor devices
US10755932B2 (en) 2017-11-06 2020-08-25 Samsung Electronics Co., Ltd. Method of manufacturing integrated circuit device

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