CN110197821B - 在半导体装置中改善重迭效能的结构及方法 - Google Patents

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Abstract

本发明涉及在半导体装置中改善重迭效能的结构及方法。在一种例示性方法中，衬底上形成第一层。该第一层的第一区带中形成第一套迭标记。该第一层的顶部上形成非透明层。将该非透明层的至少一部分从该第一层的该第一区带上面的区域移除。这提供对所述第一套迭标记的光学存取。该非透明层的顶部上形成第二层。该第二层的第二区带中形成第二套迭标记。从所述第一套迭标记及所述第二套迭标记的各者获得位置信息。

Description

在半导体装置中改善重迭效能的结构及方法
技术领域
本申请涉及半导体装置制作，并且更具体而言，涉及在形成及图型化用于制作结构化特征的堆迭材料层时使用套迭标记形成半导体装置的方法。
背景技术
集成电路的制作大体上需要在衬底芯片上方的一或多层上形成多个集成电路图型。这些图型大体上包括通过光光刻形成的微结构或纳米结构的许多区域。光光刻为制造半导体装置时常用的技巧。该工艺(process)将图型用于在衬底上界定区域。更具体而言，凭借光光刻，可在诸如硅芯片的衬底上形成光阻层，然后用含有图型的掩模将阻剂层包覆。掩模曝露至辐射，诸如紫外光(UV)，其穿过掩模的透明区域透射，以在光阻的对应区域中造成化学反应。换句话说，在半导体装置中处理集成电路及类似者的过程中，标准序列可涉及放下一层材料、在该层材料上沉积一层光阻、通过在其上投射图型将光阻图型化、以及将阻剂显影以产生使下伏材料曝露的开放区域的图型，该材料有其它区域仍然遭由阻剂包覆。取决于是否使用正型或负型阻剂，移除光阻层的受曝照或未受曝照部分。接着，蚀刻未受光阻保护的部分以在衬底中形成特征。
介于此类场域之间的相对定位及对准、或“套迭”是确保所产生集成电路的功能的重要组分，并且如此，使套迭误差达到最小是集成电路结构制造中的重要考量因素。套迭计量是一种监控套迭对准及使套迭误差达到最小的作法。为了有助于对准，芯片及分划板上形成套迭标记。此工艺大体上在与对应于套迭标记的功能电路结构场域相同的诸层中形成对准标记，在本文中称为套迭标记。套迭标记可包括可接着通过套迭计量来扫描及/或成像的不同图型。套迭标记在通过来自对准系统的对准源进行扫描时产生绕射图型。可对任何两个场域或诸层的计量图型进行测量及比较以判定其相对位置，目标图型的套迭中的离差大体上对应于诸电路结构场域之间套迭中的离差。已开发许多不同类型的套迭计量图型以提升套迭计量测量的准确度。
先进技术持续在集成电路(IC)装置中施作更小结构。先进技术工艺的复杂度为诸如多层套迭等光刻控制参数带来沉重负担。套迭目标设计及计量方面的进步已能够使套迭精密度及准确度显著提升，但仍然有限制。随着结构正以纳米级尺寸建立，光刻工艺可能由于膜件堆迭复杂度、非透明膜导致出自套迭标记的对比信号偏弱、及/或出自套迭标记的对比信号不平衡而无法维持套迭要求。套迭与规格不符可能在结构中导致开路或短路，这不仅影响芯片/晶粒良率，而且还由于必须重做装置而影响工艺生产率。
发明内容
根据本文中的装置及方法，揭示一种先进套迭标记目标设计，其仅在指称为内套迭标记区域的第一区域处才提供非透明膜移除。该方法为套迭标记大幅改善对比信号。所揭示的工艺整合可用于在指定套迭标记区域移除一部分非透明膜，并且不干扰下游工艺。先进标记设计与工艺整合的组合能够使诸层之间的套迭控制更精确，并且进一步提升装置良率、效能、及寿命可靠度。根据本文的装置及方法，第一(内)套迭标记或第二(外)套迭标记上的对比强度可使用部分移除工艺或完全移除工艺，通过控制非透明膜的材料厚度来选择性地调协。这在所述第一套迭标记(有时称为内套迭标记)与第二套迭标记(有时称为外套迭标记)之间提供对比平衡。该方法可应用于任何不透明膜，以便改善套迭信号，这将减少返工并提升工艺生产率。
根据本文的例示性方法，衬底上形成第一层的多层装置。该第一层的第一区带中形成第一套迭标记。该第一层的顶部上形成非透明层。在该非透明层中通过将至少一部分材料从该非透明层的预选定区域移除以形成窗口。该预选定区域在该第一层的该第一区带上垂直对准，以使得该窗口提供对所述第一套迭标记的光学存取。该非透明层及该窗口的顶部上形成第二层。该第二层的第二区带中形成第二套迭标记。两个区带中形成所述第一套迭标记及所述第二套迭标记。这两个区带包括具有第一套迭标记的第一区带及具有第二套迭标记的第二区带。该第一层与该第二层之间可有中间层。仅移除该第一区带中所述中间层其中一者的一部分，其介于具有所述第一套迭标记的该第一层与具有所述第二套迭标记的该第二层之间。这提供对所述第一套迭标记的光学存取。从所述第一套迭标记及所述第二套迭标记的各者获得位置信息。
根据本文的其它例示性方法，提供具有顶部表面及底部表面的衬底。该衬底的该顶部表面上沉积第一层。该第一层具有顶部表面及底部表面，并且该第一层的该底部表面接触该衬底的该顶部表面。该第一层的区带中形成第一套迭标记。该第一层顶部形成非透明层。该非透明层具有顶部表面及底部表面，并且该非透明层的该底部表面接触该第一层的该顶部表面。将该非透明层的一部分从该第一层的该区带上面的区域选择性移除。这提供对所述第一套迭标记的光学存取。该非透明层的顶部上形成第二层。该第二层具有顶部表面及底部表面，并且该第二层的该底部表面接触该非透明层的该顶部表面。该第二层中形成第二套迭标记。将所述第一套迭标记及所述第二套迭标记用于通过使介于所述第一套迭标记与所述第二套迭标记之间的光学对比强度平衡，使该衬底上的诸结构化特征对准。
根据本文的附加例示性方法，衬底的预定义区域中形成堆迭结构。该衬底属于可用于制作半导体装置的种类。该堆迭结构包括在该第一层的第一区带中具有第一套迭标记的第一材料层。该第一材料层的顶部上形成第二材料层。该第二材料层为将该第一区带包覆的非透明材料。该第一区带的预选定部分的顶部上的该第二材料层上形成图型化光阻。将该第二材料层的一部分从该第一区带上面未受该图型化光阻保护的区域选择性移除。将蚀刻工艺用于移除该第二材料层的该部分。该第二材料层顶部形成在第三材料层的第二区带中具有第二套迭标记的该第三材料层。从所述第一套迭标记及所述第二套迭标记的各者获得位置信息。基于所获得的位置信息来判定预定义测量区域外侧衬底上面形成的结构化特征的套迭准确度。
例示性结构包括具有顶部表面及底部表面的衬底。第一层位在该衬底的该顶部表面上。该第一层具有顶部表面及底部表面。该第一层的该底部表面接触该衬底的该顶部表面。第一套迭标记位于该第一层的第一区带中。非透明层位在该第一层顶部。该非透明层具有顶部表面及底部表面。该非透明层的该底部表面接触该第一层的该顶部表面。窗口位于该非透明层的预选定区域中。该预选定区域在所述第一套迭标记上垂直对准。第二层位在该非透明层顶部。该第二层具有顶部表面及底部表面。该第二层的该底部表面接触该非透明层的该顶部表面。第二套迭标记位于该第二层的第二区带中。所述第一套迭标记及所述第二套迭标记为该衬底上的结构化特征提供位置信息。
附图说明
本文中的装置及方法将会参照图式经由以下详细说明而更加让人了解，这些图式不必然按照比例绘制，其中：
图1为根据本文的装置及方法的多层结构的截面图；
图2至图9为根据本文的装置及方法展示处理步骤的多层结构的截面图；以及
图10为根据本文的装置及方法展示套迭标记的一层多层结构层的一部分的俯视图；
图11为根据本文的装置及方法的一层多层结构层涂敷有掩模的部分的俯视图；以及
图12为绘示本文方法的流程图。
主要附图标记说明
101 多层堆迭
104 衬底e
107 功能层
110 第一层
113 中间层
116 第二层
119 金属化层
122 介电层
125 窗口
208 内套迭标记
313 中间层
606 SOH层
613 中间层
707 LTO层
808 BARC层
919 套迭标记
1005 第一区带
1011 第二区带
1017 线条
1105 图型化光阻
1210～1290 步骤。
具体实施方式
本申请现将参照用以在半导体芯片的处理期间改善套迭效能的工艺作说明。尽管本申请将搭配其具体装置及方法在下文中作说明，仍将了解的是，用意不在于将本申请限制于此类特定装置及方法。相反地，用意在于涵盖如随附权利要求书所界定的本申请的精神及范畴内可包括的所有替代方案、改进例及均等例。
为了对本申请的特征有一般性理解，请参阅图式。图式并非按比例绘制；然而，在图式中，相似的附图标记已在全文用于指认等同元件。
将轻易理解的是，大体上如本文图式所述和所示，除了本文中所述的装置及方法以外，还可用各式各样不同的组态，设置且设计本申请的装置及方法。因此，如图式中所示，以下对于装置及方法的详细说明用意不在于限制随附权利要求书所定义的范畴，而只是代表所选择的装置及方法。以下说明用意仅在于举例，并且单纯地绘示装置及方式的某些概念，如本文中所揭示及主张。
集成电路(IC)的制作典型涉及形成衬底上构成电路组件的特征(诸如电晶体、电阻器及电容器)以及此类组件的互连。为了形成所述特征，将诸层反复沉积在衬底上并视所欲图型化。诸如硅芯片的半导体衬底上可平行形成复数个IC。
在制作期间，可通过许多程序来处理衬底或芯片以产生半导体装置。一种此类程序可以是衬底的热处理。衬底经历热处理，以便将衬底的区域(例如：源极与漏极区)中布植的掺质原子以最小掺质扩散活化。所述掺质可用于将芯片的导电特性指定为n型或p型硅。
另一此类程序为光刻，例如：光刻。使用光刻处理该衬底，以使用一或多个掩模将装置的电路元件的图型或影像转移到芯片上。
如上述，为了确保特征在芯片上的所述位置中形成，需要使各个层场适当地对准。为了有助于对准，芯片上形成套迭标记。套迭标记在通过来自对准系统的对准源进行扫描时产生绕射图型。一般而言，对准源是光刻工具的部件。绕射图型通过记录套迭标记位置的对准感测器来反射及感测。于本文中使用时，第一组套迭标记有时称为内套迭标记，而第二组套迭标记有时称为外套迭标记。
半导体装置制作典型为光刻及化学处理步骤的多步骤序列，在此期间，由半导体材料所制成的芯片上逐渐产生电子电路。蚀刻可用于将诸层从芯片的表面移除，并且在制造期间于芯片中形成沟槽。蚀刻搭配光刻技巧可用于侵蚀半导体表面的某些区域，以便在材料中形成凹口，或按另一种方式移除部分半导体层。对于许多蚀刻步骤，芯片有部分通过抵抗蚀刻的掩模材料受保护而免受蚀刻剂影响。
对于电子应用，可使用半导电性衬底，诸如硅芯片。该衬底致使能够在许多制作步骤中装卸微型装置。许多个别装置通常是在一个衬底上施作在一起，然后朝结束制作而单独化成分开的装置。为了制作微装置，一个接着一个多次反复进行许多工艺。这些工艺典型包括：沉积膜件、以所欲微型特征将膜件图型化、以及移除(或蚀刻)膜件的部分。举例而言，在记忆体芯片制作中，可进行有数个光刻步骤、氧化步骤、蚀刻步骤、掺杂步骤、以及许多其它步骤。微制作工艺的复杂度可通过其掩模数量作说明。
光学微影典型为将光照到光阻上。光阻是一种用于使衬底上的材料层选择性曝露的光敏材料。光阻有两种类型。最常见的类型是正光阻，在受曝照时变为可溶于基本显影剂中；负光阻变为不可溶于显影剂中。这种化学变化允许一些光阻待通过特殊溶液移除，称为“显影剂”，与照相显影剂类似。换句话说，正阻剂是一种光阻，其中光阻受光曝照的部分变为可溶至光阻显影剂。光阻未受曝照的部分维持不溶至光阻显影剂。负阻剂是一种光阻，其中光阻受光曝照的部分变为不可溶至光阻显影剂。光阻的未受曝照部分通过光阻显影剂来溶解。
用于制作IC的处理流程期间需要许多光刻步骤。典型为进行套迭测量以验证不同诸层的对准。不同诸层上形成对准或套迭标记以有助于套迭测量，其中判定不同诸层上套迭标记的相对位置。定位多组套迭标记使其在诸层适当对准时彼此套迭。
有助益的是，本文中所揭示的方法可通过改善各个结构的定位来改善电路的功能，并且可减少由于诸层错准而丢弃的芯片数量。另外，本文中所揭示的方法可除去对返工的需求，这举例而言，可降低装置成本、缩短周期时间、及提升装置良率。
现请参阅图式，图1根据本文的装置及方法，展示例示性多层堆迭，大体上以101来表示。多层堆迭101可包括衬底104。衬底104可以是任何传统的半导体衬底，举例如主体硅衬底或硅绝缘体(SOI)的主动半导体材料层。衬底104上可形成一或多个功能层107。多层堆迭101可包括具有第一(内)套迭标记的第一层110、以113表示的复数个中间层、以及具有第二(外)套迭标记的第二层116。复数个中间层113可更包括一或多个敷金属层119及介电层122。敷金属层119举例而言，可以是铜(Cu)、铝(Al)、钨(W)、钴(Co)等、以及此类金属的氮化物，诸如氮化钛(TiN)。介电层122举例而言，可以是氧化硅、氮化物、或任何其它合适的层间介电(ILD)材料(例如：硼磷硅酸盐玻璃(BPSG)、四乙氧基硅烷(TEOS)、氟化四乙氧基硅烷(FTEOS)等)。各个诸层中任一者可包括用于对准后续诸层特征的套迭标记，下文有进一步详细说明。应认识的是，多层堆迭101的任何或所有层可能包括套迭标记。根据本文的装置及方法，复数个中间层113中的敷金属层119中可形成窗口125，以提供对第一层110上内套迭标记的光学存取。
图2至图9根据本文的装置及方法，展示多层堆迭101的截面图，其绘示用于形成套迭标记的处理步骤。套迭标记有时称为先进成像计量(AIM)标记，其逐渐用于增强套迭计量可靠度。AIM标记呈现周期性结构，从而能够利用高强的计量技巧。套迭标记可为具有不同尺寸及/或形状的不同类型，并且可由不同材料所制成。套迭度量可通过使用周期性套迭标记来使效能提升。请参阅图2，在衬底104上已形成一或多个功能层107之后，可在多层堆迭101中形成具有第一(内)套迭标记208的第一层110。
在图3中，第一层110上形成或沉积一或多个第一中间层313。中间层313可包括一或多个介电层122。第一中间层313上形成或沉积诸如敷金属层119的非透明层。
在图4中，敷金属层119中通过移除敷金属层119的一部分来形成窗口125。窗口125位于内套迭标记208上面的区域中，以提供对内套迭标记208的光学存取。在图4中，仅移除敷金属层的一部分以缩减敷金属层119的材料厚度。在图5中，敷金属层119中通过内套迭标记208上面区域中敷金属层119的完全移除来形成窗口125。
在一特定实施例中，敷金属层119可以是氮化钛(TiN)膜。TiN膜上可进行光刻工艺。该工艺可包括将会进行光刻的区域的初始预清洁。接着，在所选区域中形成图型。进行蚀刻以仅移除TiN膜在套迭标记区域底下的部分或全部。如所属技术领域将知，可接着进行蚀刻后灰化及清洁。
如本文中所述，该工艺在后段(BEOL)处理中特别有用；然而，该方法可应用于任何不透明膜以改善套迭信号。图6至图9展示多层结构的截面图，其绘示附加BEOL处理步骤。在完全移除敷金属层119的一部分TiN膜之后，敷金属层119上形成或沉积一或多个第二中间层613。举例而言，敷金属层119上可形成或沉积SOH层606。如图7所示，SOH层606上可形成低温氧化物(LTO)层707。LTO层707可以是任何层间介电质，如上述。如所属技术领域将知，多层堆迭101可包括底部抗反射涂料(BARC)层808，如图8所示。接着，如图9所示，BARC层808上方可形成具有第二(外)套迭标记919的第二层116。
具有第一(内)套迭标记208的第一层110与具有第二(外)套迭标记919的第二层116之间的任何层中可形成窗口125。也就是说，窗口125可在任何中间层313中使用部分移除工艺或完全移除工艺来形成，以便改善套迭信号。
用于在二或更多个后续装置层中形成结构化特征的图型化工艺可取决于图型密度、特征尺寸、及类似者，以使得套迭对准中可能产生显著偏差。然而，随着衬底上特征尺寸减小，单一晶粒内的套迭特性与套迭标记的显著更大结构之间可观察到偏差，从而使获得的测量资料不太可靠。特别的是，多层堆迭101上形成的敷金属层119典型将为非透明，这使得穿过敷金属层119的光学对准更加困难。由于多层堆迭101的复杂度、内套迭标记208与外套迭标记919之间导因于非透明膜的弱对比信号、及/或出自内套迭标记208及外套迭标记919的对比信号不平衡，光刻工艺可能无法用于维持套迭要求。
第一层110上的内套迭标记208及第二层116上的外套迭标记919的图型的组合形成用于定位套迭的指示。敷金属层119中的窗口125所致的非透明膜材料的厚度差异可用于在内套迭标记208与外套迭标记919之间提供对比平衡。关于图4，窗口125的尺寸判定敷金属层119的厚度，可选择该尺寸以选择性地调协内套迭标记208与外套迭标记919之间的对比平衡。用敷金属层119的更薄部分来增强对准信号的对比度及强度。然而，内套迭标记208在没有敷金属层119的情况下品质更好，并且外套迭标记919在有敷金属层119的情况下品质更好。
请参阅图10，内套迭标记208及外套迭标记919可在多层堆迭101的不同区带中形成。根据本文的装置及方法，区带可包括具有内套迭标记208的第一区带1005及具有外套迭标记919的第二区带1011。第一区带1005的区域在图10及图11中以线条1017表示。请注意，内套迭标记208及外套迭标记919不位在多层堆迭101的同一层上。也就是说，第一区带可位于第一层110中，而第二区带可位于第二层116中。再者，内套迭标记208及外套迭标记919可由不同材料所制成。举例而言，内套迭标记208可由硬掩模材料或金属(例如：SiON+TiN+SacSiN)所制成，而外套迭标记919可位在光阻材料上。
为了改善来自套迭标记的对比信号，可通过控制敷金属层119的材料厚度来选择性地调协内套迭标记208及外套迭标记919之间的对比强度。请参阅图11，根据本文的装置及方法，第一区带1005的预选定区域上方的敷金属层119中可形成图型化光阻1105。图型化光阻1105可构成涂敷至该结构的掩模，以便移除第一区带1005上面敷金属层119的一部分。该掩模可由任何合适的材料所构成，无论该材料属于目前已知或未来才开发，诸如金属或有机或无机(Si3N4、SiC、SiO2C(钻石))硬掩模，其比结构剩余部分中使用的材料具有更大的蚀刻电阻。
当将本文中的任何材料图型化时，待图型化的材料可按照已知方式来生长或沉积，而此材料上方形成可图型化层(例如：有机光阻)。图型化层(阻剂)可曝露至光曝照图型中所提供的光辐射(例如：图型化曝照、雷射曝照等)的某图型，然后阻剂使用化学剂来显影。此工艺改变阻剂待曝露至光的部分的物理特性。接着，可将阻剂的一部分清洗掉，留下阻剂要保护待图型化材料的其它部分。接着可进行材料移除程序(例如：电浆蚀刻等)以移除待图型化材料未受保护的部分。随后移除阻剂以留下根据光曝照图型进行图型化的下层材料。
图12为流程图，其绘示用以使半导体装置中套迭效能改善的例示性方法的处理流程，如上述。于1210，提供衬底(例如：主体硅衬底或任何其它合适的半导体衬底)。该衬底具有顶部表面及底部表面。于1220，该衬底的该顶部表面上沉积第一材料层。该第一材料层具有顶部表面及底部表面，并且该第一材料层的该底部表面接触该衬底的该顶部表面。于1230，第一材料层的第一区带中形成第一(内)套迭标记。该第一材料层上可形成或沉积一或多个第一中间层。于1240，该第一材料层(或第一中间层)顶部形成第二材料层。该第二材料层具有顶部表面及底部表面，并且该第二材料层的该底部表面接触该第一材料层的该顶部表面。该第二材料层为将该第一区带包覆的非透明材料。于1250，该第一区带的预选定部分上方的该第二材料层上形成图型化光阻。于1260，通过将该第二材料层的一部分仅从该第一区带上面的区域未受图型化光阻保护的部分选择性移除，在该第二材料层中形成窗口。可将蚀刻工艺用于移除该第二材料层的该部分。这提供对所述内套迭标记的光学存取。于1270，该第二层的该顶部表面上沉积第三材料层。该第三材料层具有顶部表面及底部表面，并且该第三材料层的该底部表面接触该第二材料层的该顶部表面。在形成该第三层之前，可先在该第二材料层上形成或沉积一或多个第二中间层。再者，所述第一中间层或所述第二中间层的任何层中可形成该窗口。于1280，该第三材料层的第二区带中形成第二(外)套迭标记。于1290，从所述内套迭标记及所述外套迭标记的各者获得位置信息。将所述内套迭标记及所述外套迭标记用于通过使介于所述内套迭标记与所述外套迭标记之间的光学对比强度平衡，使该衬底上的诸结构化特征对准。可基于所获得的位置信息来判定该衬底上面形成的结构化特征的套迭准确度。
所述方法如以上所述，可用于制作集成电路芯片。产生的集成电路芯片可由制作商以空白芯片形式(也就是说，作为具有多个未封装芯片的单一芯片)、当作裸晶粒、或以封装形式来配送。在已封装的例子中，芯片嵌装于单一芯片封装(诸如塑胶载体，具有粘贴至母板或其它更高阶载体的引线)中，或多芯片封装(诸如具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。在任一例子中，该芯片接着与其它芯片、离散电路元件、及/或其它信号处理装置整合成下列的部分或任一者：(a)诸如母板的中间产品，或(b)最终产品。最终产品可以是包括集成电路芯片的任何产品，范围涵盖玩具及其它低阶应用至具有显示器、键盘或其它输入装置、及中央处理器的进阶电脑产品。
对于电子应用，可使用半导电性衬底，诸如硅芯片。该衬底致使能够在许多制作步骤中装卸微型装置。许多个别装置通常是在一个衬底上施作在一起，然后朝结束制作而单独化成分开的装置。为了制作微装置，一个接着一个多次反复进行许多工艺。这些工艺典型包括：沉积膜件、以所欲微型特征将膜件图型化、以及移除(或蚀刻)膜件的部分。举例而言，在存储芯片制作中，可进行有数个光刻步骤、氧化步骤、蚀刻步骤、掺杂步骤、以及许多其它步骤。微制作工艺的复杂度可通过其掩模数量作说明。
本文中使用的术语目的只是为了说明特定装置及方法，用意不在于限制本申请。单数形的“一”(及其变形)及“该”于本文中使用时，用意在于同样包括复数形，除非内容另有清楚指示。将进一步了解的是，“包含”及“包括”(及其变形)等词于本说明书中使用时，指明所述特征、整体、步骤、操作、元件及/或组件的存在，但并未排除一或多个其它特征、整体、步骤、操作、元件、组件及/或其群组的存在或新增。
另外，了解本文中所使用诸如“右”、“左”、“垂直”、“水平”、“顶端”、“底端”、“上”、“下”、“底下”、“下面”、“下层”、“上方”、“上层”、“平行”、“垂直”等用语在于说明这些用语在图式中取向及绘示时的相对位置(除非另有所指)。诸如“触及”、“上”、“直接接触”、“毗连”、“直接相邻于”等用语意为至少一个元件实体接触另一元件(这些所述元件之间没有用其它元件来分隔)。
下文权利要求书中所有手段或步骤加上功能元件的对应结构、材料、动作、及均等者用意在于包括搭配如具体主张的其它主张元件用于进行该功能的任何结构、材料、或动作。本文中的各种装置及方法已为了说明而介绍，但不是意味着穷举或受限于所揭示的装置及方法。许多改进例及变例对所属领域技术人员将会显而易见，但不会脱离所述装置及方法的范畴及精神。本文中选用的术语是为了最佳阐释装置及方法的原理、实际应用、或对市场现有技术的技术改良，或是为了让所属领域技术人员能够理解本文中所揭示的装置及方法。
尽管本文中说明各项实施例，将从本说明书领会的是，其中元件、变例或改良的各种组合仍可由所属领域技术人员施作，并且在本申请的范畴内。另外，可施作许多改进例以使特定情况或材料适于所揭示概念的教示而不脱离其实质范畴。因此，意图在于使所述概念不受限于作为实行本文的装置及方法而列入考量范围内的最佳模式所揭示的特定实施例，但在于所述装置及方法将包括落入随附权利要求书的范畴内的所有特征。

Claims (20)

1.一种方法，其包含：
在衬底上形成第一层多层装置；
在该第一层的第一区带中形成第一套迭标记；
在该第一层的顶部上形成非透明层；
通过将至少一部分的材料从该非透明层的预选定区域移除，以在该非透明层中形成窗口，其中，该预选定区域在该第一层的该第一区带上垂直对准，并且该窗口提供对所述第一套迭标记的光学存取；
在该非透明层及该窗口的顶部上形成第二层；
在该第二层的第二区带中形成第二套迭标记；以及
通过使介于所述第一套迭标记与所述第二套迭标记之间的光学对比强度平衡，从所述第一套迭标记及所述第二套迭标记的各者获得位置信息。
2.如权利要求1所述的方法，其特征在于，在该非透明层中形成窗口包含蚀刻该非透明层。
3.如权利要求2所述的方法，进一步包含：
在该第一层的该第一区带的预选定部分的顶部上的该非透明层上形成图型化光阻。
4.如权利要求3所述的方法，进一步包含：
在该非透明层上进行一或多个光刻工艺，以将该非透明层的一部分从与该第一层的该第一区带的该预选定部分垂直对准的该预选定区域移除。
5.如权利要求1所述的方法，进一步包含：
使用所述第一套迭标记及所述第二套迭标记，定位该衬底上的结构化特征。
6.如权利要求5所述的方法，进一步包含：
基于从所述第一套迭标记及所述第二套迭标记的各者获得的该位置信息，确定该衬底上形成的结构化特征的套迭准确度。
7.如权利要求1所述的方法，其特征在于，所述第一套迭标记及所述第二套迭标记具有不同图型。
8.一种用于形成半导体装置的方法，其包含：
提供衬底；
在衬底上沉积第一层材料，该第一层材料具有顶部表面及底部表面；
在该第一层材料的区带中形成第一套迭标记；
在该第一层材料的顶部上形成非透明材料层，该非透明材料层具有顶部表面及底部表面，该非透明材料层的该底部表面接触该第一层材料的该顶部表面，其中，该非透明材料层包覆该第一层材料的该区带；
通过将该非透明材料层的一部分从与该第一层材料的该区带垂直对准的该非透明材料层的区域选择性移除，以在该非透明材料层中形成窗口，其中，该窗口提供对所述第一套迭标记的光学存取；
在该非透明材料层及该窗口的顶部上形成第二层材料，该第二层材料具有顶部表面及底部表面，该第二层材料的该底部表面接触该非透明材料层的该顶部表面；
在该第二层材料中形成第二套迭标记；以及
使用所述第一套迭标记及所述第二套迭标记，通过使介于所述第一套迭标记与所述第二套迭标记之间的光学对比强度平衡，定位该衬底上的结构化特征。
9.如权利要求8所述的方法，其特征在于，在该非透明材料层中形成窗口包含蚀刻该非透明材料层。
10.如权利要求9所述的方法，进一步包含：
在该第一层材料的该区带的预选定部分的顶部上的该非透明材料层上形成图型化光阻。
11.如权利要求10所述的方法，进一步包含：
在该非透明材料层上进行一或多个光刻工艺，以将该非透明材料层的一部分从与该第一层材料的该区带的该预选定部分垂直对准的该区域移除。
12.如权利要求8所述的方法，进一步包含：
从所述第一套迭标记及所述第二套迭标记的各者获得位置信息。
13.如权利要求12所述的方法，进一步包含：
基于从所述第一套迭标记及所述第二套迭标记的各者获得的该位置信息，确定该衬底上形成的结构化特征的套迭准确度。
14.如权利要求8所述的方法，其特征在于，所述第一套迭标记及所述第二套迭标记具有不同图型。
15.一种结构，其包含：
衬底；
第一层，位在该衬底的顶部上，该第一层具有顶部表面及底部表面，其中，第一套迭标记位于该第一层的第一区带中；
非透明层，位在该第一层的顶部上，该非透明层具有顶部表面及底部表面，其中，该非透明层的该底部表面接触该第一层的该顶部表面，并且其中，窗口位于该非透明层的预选定区域中，该预选定区域在所述第一套迭标记上垂直对准；以及
第二层，位在该非透明层的顶部上，该第二层具有顶部表面及底部表面，其中，该第二层的该底部表面接触该非透明层的该顶部表面，并且其中，第二套迭标记位于该第二层的第二区带中，
其中，通过使介于所述第一套迭标记与所述第二套迭标记之间的光学对比强度平衡，所述第一套迭标记及所述第二套迭标记为该衬底上的结构化特征提供位置信息。
16.如权利要求15所述的结构，其特征在于，该非透明层包含金属层。
17.如权利要求15所述的结构，进一步包含介于该第一层与该非透明层之间的一或多个第一中间层。
18.如权利要求15所述的结构，进一步包含介于该非透明层与该第二层之间的一或多个第二中间层。
19.如权利要求15所述的结构，其特征在于，该窗口填充有层间介电材料。
20.如权利要求15所述的结构，其特征在于，所述第一套迭标记及所述第二套迭标记由不同材料所制成或具有不同图型。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113675074B (zh) * 2020-05-15 2023-09-29 中芯国际集成电路制造(上海)有限公司 半导体版图及其形成方法、形成的半导体结构及方法
JP2022117091A (ja) 2021-01-29 2022-08-10 キヤノン株式会社 計測装置、リソグラフィ装置及び物品の製造方法
CN115877672B (zh) * 2023-01-09 2023-06-02 合肥晶合集成电路股份有限公司 套刻精度获取方法以及校正方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645562A (zh) * 2004-01-21 2005-07-27 精工爱普生株式会社 调准方法、半导体装置的制造方法、半导体装置用基板、电子设备
CN101034663A (zh) * 2006-03-07 2007-09-12 国际商业机器公司 Mram集成中改进对准的方法和结构
CN106684032A (zh) * 2015-11-05 2017-05-17 中芯国际集成电路制造(北京)有限公司 互连结构的形成方法和曝光对准系统

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5919714A (en) 1998-05-06 1999-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Segmented box-in-box for improving back end overlay measurement
US6500750B1 (en) * 1999-04-05 2002-12-31 Motorola, Inc. Semiconductor device and method of formation
US7068833B1 (en) * 2000-08-30 2006-06-27 Kla-Tencor Corporation Overlay marks, methods of overlay mark design and methods of overlay measurements
WO2002065545A2 (en) * 2001-02-12 2002-08-22 Sensys Instruments Corporation Overlay alignment metrology using diffraction gratings
US20030002043A1 (en) * 2001-04-10 2003-01-02 Kla-Tencor Corporation Periodic patterns and technique to control misalignment
US7190823B2 (en) 2002-03-17 2007-03-13 United Microelectronics Corp. Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same
US6803291B1 (en) * 2003-03-20 2004-10-12 Taiwan Semiconductor Manufacturing Co., Ltd Method to preserve alignment mark optical integrity
US6888260B2 (en) 2003-04-17 2005-05-03 Infineon Technologies Aktiengesellschaft Alignment or overlay marks for semiconductor processing
US7180593B2 (en) 2003-11-05 2007-02-20 Macronix International Co., Ltd. Overlay mark for aligning different layers on a semiconductor wafer
KR100618819B1 (ko) 2004-02-06 2006-08-31 삼성전자주식회사 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
US7098546B1 (en) * 2004-06-16 2006-08-29 Fasl Llc Alignment marks with salicided spacers between bitlines for alignment signal improvement
US20050286052A1 (en) * 2004-06-23 2005-12-29 Kevin Huggins Elongated features for improved alignment process integration
WO2006012388A2 (en) 2004-07-22 2006-02-02 Kla-Tencor Technologies Corp. Test structures and methods for monitoring or controlling a semiconductor fabrication process
DE102005046973B4 (de) * 2005-09-30 2014-01-30 Globalfoundries Inc. Struktur und Verfahren zum gleichzeitigen Bestimmen einer Überlagerungsgenauigkeit und eines Musteranordnungsfehlers
US7998640B2 (en) * 2007-06-30 2011-08-16 Sandisk Corporation Mask reuse in semiconductor processing
US7932157B2 (en) * 2007-06-30 2011-04-26 Sandisk Corporation Test structure formation in semiconductor processing
DE102007046850B4 (de) * 2007-09-29 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Bestimmen einer Überlagerungsgenauigkeit
US9853089B2 (en) * 2009-10-12 2017-12-26 Monolithic 3D Inc. Semiconductor device and structure
US8514374B2 (en) 2009-11-04 2013-08-20 International Business Machines Corporation Alignment method for semiconductor processing
US20120049186A1 (en) * 2010-08-31 2012-03-01 Li Calvin K Semiconductor structures
US9543406B2 (en) 2010-11-30 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for overlay marks
US8546961B2 (en) * 2011-01-10 2013-10-01 International Business Machines Corporation Alignment marks to enable 3D integration
US8692393B2 (en) * 2012-06-12 2014-04-08 Macronix International Co., Ltd. Alignment mark design for semiconductor device
KR101967753B1 (ko) * 2012-07-30 2019-04-10 삼성전자주식회사 반도체 장치의 제조 방법
JP2014229726A (ja) * 2013-05-22 2014-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9059037B2 (en) 2013-05-31 2015-06-16 Globalfoundries Inc. Methods for overlay improvement through feed forward correction
US9219002B2 (en) 2013-09-17 2015-12-22 Globalfoundries Inc. Overlay performance for a fin field effect transistor device
US9885962B2 (en) 2013-10-28 2018-02-06 Kla-Tencor Corporation Methods and apparatus for measuring semiconductor device overlay using X-ray metrology
US9329495B2 (en) 2013-11-20 2016-05-03 Globalfoundries Inc. Overlay metrology system and method
US9209077B2 (en) 2013-12-20 2015-12-08 Intel Corporation Diagonal hardmasks for improved overlay in fabricating back end of line (BEOL) interconnects
US9311443B2 (en) 2014-06-17 2016-04-12 Globalfoundries Inc. Correcting for stress induced pattern shifts in semiconductor manufacturing
KR20160015094A (ko) * 2014-07-30 2016-02-12 삼성전자주식회사 오버레이 마크, 오버레이 마크를 형성하는 방법 및 오버레이 마크를 이용하여 반도체 소자를 제조하는 방법
US9673056B2 (en) 2015-03-16 2017-06-06 International Business Machines Corporation Method to improve finFET cut overlay
WO2016161287A1 (en) * 2015-04-02 2016-10-06 Tokyo Electron Limited Trench and hole patterning with euv resists using dual frequency capacitively coupled plasma (ccp)
US9490217B1 (en) 2015-04-15 2016-11-08 United Microelectronics Corp. Overlay marks and semiconductor process using the overlay marks
DE102015122828A1 (de) * 2015-12-23 2017-06-29 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsmarkierung
US9684236B1 (en) * 2016-03-17 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of patterning a film layer
US10095102B2 (en) * 2016-04-12 2018-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Photomask having a plurality of shielding layers
CN107481923B (zh) * 2016-06-08 2020-05-15 中芯国际集成电路制造(上海)有限公司 掩膜层结构、半导体器件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645562A (zh) * 2004-01-21 2005-07-27 精工爱普生株式会社 调准方法、半导体装置的制造方法、半导体装置用基板、电子设备
CN101034663A (zh) * 2006-03-07 2007-09-12 国际商业机器公司 Mram集成中改进对准的方法和结构
CN106684032A (zh) * 2015-11-05 2017-05-17 中芯国际集成电路制造(北京)有限公司 互连结构的形成方法和曝光对准系统

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