CN114068312A - 使用背侧掩模层的管芯可追溯性 - Google Patents

使用背侧掩模层的管芯可追溯性 Download PDF

Info

Publication number
CN114068312A
CN114068312A CN202110810929.0A CN202110810929A CN114068312A CN 114068312 A CN114068312 A CN 114068312A CN 202110810929 A CN202110810929 A CN 202110810929A CN 114068312 A CN114068312 A CN 114068312A
Authority
CN
China
Prior art keywords
wafer
die
backside
unique
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110810929.0A
Other languages
English (en)
Inventor
D·R·柯里尔
D·G·希尔
F·R·克莱顿
A·J·马格纳斯
W·克拉斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of CN114068312A publication Critical patent/CN114068312A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0012—Processes making use of the tackiness of the photolithographic materials, e.g. for mounting; Packaging for photolithographic material; Packages obtained by processing photolithographic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/092—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by backside coating or layers, by lubricating-slip layers or means, by oxygen barrier layers or by stripping-release layers or means
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70681—Metrology strategies
    • G03F7/70683—Mark designs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及使用背侧掩模层的管芯可追溯性。提供一种制造半导体装置的方法，用于在位于晶片背侧上的底层上沉积、图案化和显影光刻胶(1703、1704)，所述晶片具有前侧，在所述前侧上，集成电路管芯形成于共享晶片半导体衬底上并布置成网格，由此形成具有唯一的一组一个或多个开口的图案化光刻胶掩模，所述开口用于选择性地蚀刻所述底层以在每个集成电路管芯上在所述底层中形成与所述图案化光刻胶掩模中的所述唯一的一组一个或多个开口对应的蚀刻的开口的唯一管芯标记标识符图案(1705)，其中在单分所述晶片以形成各自包括唯一管芯标记的多个集成电路装置(1708)之前，从所述晶片的所述背侧移除所述图案化光刻胶掩模(1706)。

Description

使用背侧掩模层的管芯可追溯性
技术领域
本发明大体上涉及集成电路装置和用于制造集成电路装置的方法。在一个方面，本发明涉及一种用于标记和标识个别集成电路管芯的晶片制造过程和设备。
背景技术
集成电路(IC)芯片(或“管芯”)通过在半导体晶片上同时制造多个IC而产生，所述半导体晶片可随后通过锯切/切穿晶片和/或移除晶片的一部分以形成个别IC芯片而单分成个别管芯。制造过程通常分为前端制造阶段和后端制造阶段，每个阶段可能涉及数百个步骤。在前端制造期间，晶片上的每个IC管芯通常是相同的并且含有通过电连接有源组件和无源组件形成的电路。后端制造可涉及从成品晶片单分出个别半导体管芯并且将管芯封装以提供结构支撑和环境隔离。然而，由于制造过程期间的缺陷，每个晶片的芯片产率不是100％。因此，存在要求能够从最终产品追溯回到所使用的特定管芯以及与该管芯相关联的任何信息的制造和质量控制过程，所述信息例如在晶片内的位置、线上和最终测试数据等。为了追溯管芯，晶片上的每个管芯单元被分配唯一标识符(管芯ID)，并且每个晶片被分配到晶片分组，例如批次。管芯ID可具有任何格式，而一个惯例是将管芯在晶片上的坐标位置用作标识符(或管芯标识符的部分)，其中管芯ID可包括标识管芯单元的批次的信息。虽然存在现有制造解决方案来提供“管芯可追溯性”，使得任何最终产品都可追溯回到特定管芯，但此类解决方案需要晶片内的每个管芯的唯一标记，并且在现有晶片图案通过分步重复(step-and-repeat)操作(这显然排除了唯一性)限定的情况下通常添加显著的制造处理复杂度。例如，存在使用管芯的直接激光打标的现有管芯标记过程，但使用激光蚀刻方法存在显著缺点，包括但不限于减小管芯的机械强度以及需要额外制造处理步骤，例如，将经过处理以依序标记每个管芯的标记膜添加到整个制造过程。现有解决方案的另一缺点是，标记标签自身占据管芯区域，通常导致管芯大小和成本的增加。管芯大小对于碳化硅(SiC)或氮化镓(GaN)等较新的晶片衬底材料来说尤其敏感，这些材料与基于硅的晶片相比每单位管芯面积的成本更高。同时，GaN晶片的相对不成熟以及异质外延(碳化硅基氮化镓(GaN onSiC))中固有的缺陷性使得管芯可追溯性对这些产品来说更为重要。
如从前文所见，在个别集成电路装置上提供管芯标记的现有解决方案在实践层面上极为困难，因为存在以下挑战：在不改变设计过程步骤或以其它方式降低其它重要装置特性的情况下平衡存在于提供管芯可追溯性以符合适用性能、设计、复杂度与成本约束之间的权衡。在参考随附的图式和详细描述审阅本申请的其余部分之后，本领域技术人员将清楚常规过程和技术的其它限制和缺点。
附图说明
当结合以下图式考虑以下详细描述时，可理解本发明和其实现的许多目标、特征和优势。
图1是根据本公开的所选择实施例的半导体晶片和其构成集成电路管芯中的一个集成电路管芯的简化平面前侧视图，所述集成电路管芯标注有不同布局特征。
图2-4示出根据本公开的所选择实施例的图1的集成电路管芯的不同横截面图，以示出用于定位背侧管芯标记的观察区域的位置。
图5是根据本公开的所选择实施例的可位于观察区域中的示例背侧管芯标记的简化平面图。
图6-10描绘根据本公开的所选择实施例的用于在通过背侧通孔蚀刻过程蚀刻背侧金属时制造背侧管芯标记的第一制造处理步骤序列的横截面图。
图11-13描绘根据本公开的所选择实施例的用于在通过光刻步骤蚀刻穿半导体通孔导体层时制造背侧管芯标记的第二制造处理步骤序列的横截面图。
图14-16描绘根据本公开的所选择实施例的用于在蚀刻穿半导体通孔导体层上形成的阻焊层时制造背侧管芯标记的第三制造处理步骤序列的横截面图。
图17是示出根据本公开的所选择实施例的用于制造装置的方法的简化示意流程图。
应了解，为图解的简单和清晰起见，图中所示元件未必按比例绘制。例如，出于促进和提高清晰性和理解的目的，一些元件的尺寸相对于其它元件被放大。此外，在认为适当的情况下，图中重复参考标号以表示对应的或类似的元件。
具体实施方式
在晶片制造处理期间，在不增大成本、管芯大小或过程复杂度的情况下通过使用对晶片背侧的光刻限定蚀刻——例如使用透明衬底的GaN/SiC和其它技术——将唯一管芯标记标签添加到晶片上的每个管芯来为每个集成电路管芯提供唯一管芯标记，由此实现晶片上的每个管芯的管芯可追溯性。如应了解，任何合适的标记可用于唯一管芯标记标签，包括但不限于字母数字标签、条形码、二进制图案，或在管芯级唯一的任何其它图案。在唯一管芯标记标签形成于透明晶片的背侧上的情况下，可使用可透过透明晶片衬底的光学显微镜来读取标签。然而，在倒装芯片或倒置管芯封装中，可直接读取背侧唯一管芯标记标签。在所选择实施例中，通过将管芯标记图案并入到用于形成穿晶片通孔的背侧掩模中，在晶片背侧上形成唯一管芯标记。在应用一个或多个蚀刻过程时，背侧掩模用于在晶片背侧或任何底层背侧层中蚀刻开口，包括穿晶片通孔开口和具有宽度受限的尺寸的唯一id管芯标记开口。在所选择实施例中，蚀刻的开口可填充或内衬有导电背侧金属以形成唯一管芯标记标签。在所公开的方法中，将唯一管芯标记标签同时添加到晶片上的所有管芯，由此消除针对每个管芯执行单个分步重复操作的需要，使得不需要过程变化来跨整个晶片实施唯一标签。虽然唯一管芯标记标签可位于从前侧透过衬底清楚看见的背侧位置上，但在其它实施例中，当可在不同焦平面或深度进行光学观测时，唯一管芯标记标签可在不违反设计规则的情况下与“禁用(keep-out)”区和其它前侧特征重叠，由此进一步缓解或消除对管芯大小的任何影响。因此，本公开实现对过程复杂性无影响且对管芯大小几乎无影响的管芯级可追溯性。
现将参考附图详细地描述本发明的各种说明性实施例。虽然在以下描述中阐述了各种细节，但应了解，可在没有这些具体细节的情况下实践本发明，并且可对本文描述的本发明做出许多特定于实施方案的决策以实现装置设计者的特定目标，例如与过程技术或相关设计约束条件的符合性，这些约束条件随实施方案的不同而不同。虽然此类研发的工作可能是复杂且耗时的，然而它对于受益于本公开的本领域的普通技术人员来说不过是常规任务。例如，参考半导体装置的简化横截面图描绘所选择方面，但不包括每个装置特征或几何形状，以免限制或混淆本发明。此类描述和表示通常由本领域技术人员用以将其工作主旨描述和输送给本领域的其他技术人员。另外，尽管本文中描述了特定示例材料，但本领域技术人员将认识到，可在不损失功能的情况下换成具有类似特性的其它材料。还应注意，贯穿此详细描述，将形成以及移除某些材料以制造半导体结构。在下文未详述用于形成或移除此类材料的特定程序的情况下，将预期是使用对于本领域技术人员来说常规的技术来以适当厚度生长、沉积、移除或以其它方式形成此类层。此类细节众所周知，并且不被视为教示本领域技术人员如何制造或使用本发明所必要的。
为提供额外细节以提升对本公开的所选择实施例的理解，现参考图1，该图描绘具有形成有基底衬底材料101用于结构支撑的多个集成电路管芯102的半导体晶片100的简化平面前侧视图，基底衬底材料101例如但不限于硅、锗、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、碳化硅(SiC)、氧化锡钡(BaSnO)等。在所选择实施例中，基底衬底材料101提供对于例如UV、可见光或红外电磁辐射等光辐射透明或半透明的衬底。多个集成电路管芯102形成于晶片100上并且通过非作用管芯间晶片区域或锯道线103彼此分离。锯道线103限定将半导体晶片100单分成个别半导体管芯102的切割区域。
如集成电路管芯102A的放大视图所描绘，每个构成集成电路管芯102具有安置在前侧上的不同布局特征。在集成电路管芯102A是GaN产品管芯的实施例中，主要特征可包括围绕内部有源装置区域32在外围安置并连接到内部有源装置区域32的输出接合垫31、输入接合垫33和探针接地垫11-12、15-16，内部有源装置区域32包括从晶片/衬底背侧竖直延伸到晶片/衬底前侧的多个穿半导体通孔(TSV)20-27，其中所述多个TSV 20-27电连接到前侧上形成的电路特征(未示出)。前侧布局特征还可包括集成电路102A的第一拐角处通过光学检查可见并且可读的掩模标识标记10，用于传达由标识标记10存储、链接或呈现的信息。另外，前侧布局特征可包括定位在相应拐角处以提供用于掩模印刷和安装中的对准的电路图案识别标记或参考点的一个或多个基准标记13、14。在此例子中，在管芯前部存在未通过任何特征以其它方式占用的开放观察区域1。必要时，如果过程包括晶片前侧处理上的任何单步骤(1x)电镀，则晶片前侧观察区域1可用于唯一管芯标签，但这种解决方案将增大装置制造的成本以及过程复杂度。在集成电路102A的晶片前侧的布置和定位的情况下，将发现前侧布局特征10-16、20-27、31-33阻挡了穿过基底衬底材料101光学查看集成电路102A的晶片背侧。
例如，现参考图2，该图描绘集成电路管芯102A沿着图1的“图2”视线的第一横截面图200，以提供额外细节来提升对本公开的所选择实施例的理解。如所示，集成电路管芯102A形成有具有晶片前侧201和背侧202的半导体衬底203。在晶片前侧201，形成数个特征，所述数个特征阻止了透过衬底203对晶片背侧202上的特征的光学检查。具体地说，前侧特征包括形成以基本覆盖锯道线103之间的区域的用于输出接合垫31、内部有源装置区域32和输入接合垫33的金属化层。另外，晶片背侧202上形成具有沿着形成于衬底203上的穿晶片开口的侧壁和底部表面延伸的背侧金属化层204的TSV 21、22。在晶片前侧201上的特征31-33的布置和定位的情况下，几乎没有机会透过集成电路102A的衬底203光学检查晶片背侧202。
现转而参看图3，该图描绘集成电路管芯102A沿着图1的“图3”视线的第二横截面图300，以提供额外细节来提升对本公开的所选择实施例的理解。在此横截面处，集成电路管芯102A的晶片前侧301包括阻止透过衬底203光学检查晶片背侧302的特征，但还存在特征在于在晶片前侧301不存在任何特征的观察区域1。具体地说，晶片前侧301包括基准标记13和形成在锯道线103之间且使观察区域1不受阻碍的用于探针接地垫15、内部有源装置区域32和探针接地垫16的一个或多个金属化层。另外，晶片背侧302上形成具有沿着形成于衬底203上的穿晶片开口的侧壁和底部表面延伸的背侧金属化层304的TSV 27。在晶片前侧301上的特征13、15、32、16的布置和定位的情况下，观察区域1提供机会来透过集成电路102A的衬底203光学检查晶片背侧302。
为示出可如何根据本公开的所选择实施例将观察区域1用于提供唯一背侧管芯标记，现参考图4，该图描绘沿着如图3中所示的相同横截面但在观察区域1中在晶片背侧402形成背侧管芯标记410的集成电路管芯102B的横截面图400。在此横截面处，晶片前侧401包括基准标记13以及用于探针接地垫15、内部有源装置区域32和探针接地垫16的阻止透过衬底203光学检查晶片背侧402但同样使观察区域1“开放”的金属化层。除形成于晶片背侧402的TSV 27之外，集成电路管芯102B包括定位在观察区域1中的背侧管芯标记410。在此位置中，可从前侧401光学检查管芯标记410。
如所示，将描绘的背侧管芯标记410描绘为晶片背侧402中被限定和控制以仅部分地蚀刻到衬底203中的蚀刻开口的极简重复图案。在实际应用中，碳化硅基氮化镓管芯衬底203可包括在衬底203的整个宽度(例如100μm)中使用具有第一大小尺寸(例如，30×70μm)的背侧TSV图案特征蚀刻的TSV衬底开口(例如，TSV 27)。然而，为了防止背侧管芯标记410完全延伸穿过衬底203，使用具有第二较小大小尺寸(例如，10×40μm)的背侧标记图案特征将背侧管芯标记410的衬底开口仅蚀刻到有限深度(例如，70到76μm)。必要时，可改为通过使用10×10或10×20μm的特征获得背侧管芯标记410的甚至更浅的深度。
如应了解，可在管芯标记410处使用任何合适的标识图案以唯一地传达用于特定集成电路102B的管芯标识信息。例如，现参考图5，该图是根据本公开的所选择实施例的可位于观察区域中的示例背侧管芯标记的简化平面图。
为提供额外细节以提升对本公开的所选择实施例的理解，现参考图5，该图描绘沿着图4的“图5”视线的背侧管芯标记510的平面图500，从而提供额外细节以提升对本公开的所选择实施例的理解。虽然简单的十字形背侧管芯标记510被示为形成于衬底203的背侧表面中并且具有填充有镀覆金属511且位于观察区域501中的多个蚀刻的开口，但应了解，任何所要管芯标识标记设计可用于唯一地标识集成电路管芯，包括但不限于字母数字标签、条形码、二进制图案或在管芯级唯一的任何其它图案。例如，条形码管芯标记可具有大小不同的蚀刻的开口，从而形成不同宽度和间隔距离的平行线图案以提供用于唯一地标识集成电路102的机器可读代码。因此，如果背侧管芯标记410是用于指示晶片内的标线位置(曝光号(shot number))的条形码，并且前侧标签10是标线内的实例或管芯号，则这两条信息对于唯一地标识晶片内的管芯来说已足够。
如图1所示，每个所指示集成电路管芯102可表示单个管芯，但可改为表示管芯的网格或阵列，例如布置成10×10阵列的100个管芯。因此，每个“集成电路管芯102”可对应于特定“标线位置”(曝光号)。在此类实施例中，在个别块102上的这全部100个管芯的背侧管芯标记将相同，因为它们处于同一“标线位置/曝光号”。然而，对于100个管芯(例如编号从0到99)中的每个管芯，前侧标签(例如10)将不同。因此，背侧管芯标记将指示个别管芯来自方块102的哪个方块，并且前侧标签10将给出管芯在该方块内的位置。实际上，背侧管芯标记将类似于城市名称，而前侧标签则将类似于街道地址——两者对于唯一标识都是需要的。
返回参考图1和4，将前侧标签(图1，10)和背侧标签(图4，410)示为位于集成电路管芯102的非重叠位置，但这仅为图解清楚起见而如此处理。实际上，前侧与背侧表面之间在焦平面中的差异(例如，当背侧管芯标记410至少低于前侧标签20μm定位时)允许背侧和前侧标签部分或完全地重叠，并且仅通过改变焦深而在任何普通光学显微镜中仍完全清晰。因此，在设计规则违规、性能影响或可读性方面不造成任何问题的情况下，背侧管芯标记410可大体上位于集成电路管芯102内不受大的前侧金属图案遮蔽的任何位置。
与需要额外处理或标记步骤(例如用高功率激光雕刻工具在每个管芯上依序形成标签)的管芯标记解决方案不同，本公开的所选择实施例提供一种晶片级管芯标记技术，其在不需要额外处理层或在晶片背侧表面上保持感光材料的情况下使用背侧光刻和蚀刻过程将管芯标识标记蚀刻到未单分半导体晶片的背侧。例如，存在与处理例如GaN、SiC和GaAs等透明半导体衬底一起使用的现有背侧光刻和蚀刻过程，所述过程可被修改以在每个晶片/衬底背侧上形成在红外波长下透明可见或在倒装芯片或倒置管芯封装的情况下直接可见的唯一背侧管芯标记。
为描述使用背侧光刻和蚀刻过程来制造唯一背侧管芯标记的第一示例实施例，现参考图6-10，图6-10描述了根据本公开的所选择实施例的在通过背侧通孔蚀刻过程蚀刻背侧金属时用于制造背侧管芯标记的第一制造处理步骤序列的横截面图。具体地说，图6是具有前侧或有源表面601和背侧表面602的集成电路半导体衬底603的简化横截面图600。为了特异性，半导体衬底603可形成为GaN衬底，但任何半导体材料可用于半导体衬底603。在图6所示的制造阶段，在晶片前侧601形成基准标记13和用于探针接地垫15、内部有源装置区域32和探针接地垫16的金属化层。而在准备背侧通孔形成时，在相对晶片背侧602形成一个或多个掩蔽层以用于图案化和蚀刻衬底603的背侧602。例如，可使用任何所要技术通过任何合适的掩蔽材料(例如通过沉积一层氧化铟锡或镍)在晶片背侧602上形成达到预定厚度的单独的或与抗反射涂层(未示出)组合的第一掩蔽层604，所述技术例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)等。在掩蔽层604上，可由(例如使用193nm显影工艺)图案化的任何适当的光刻胶材料(例如193nm抗蚀剂)形成光刻胶层605。在所选择示例实施例中，一层光刻胶605沉积到被选择以提供光敏材料的预定厚度，该光敏材料在使用阻挡一些光的图案化掩模暴露于光606时使得只有材料6095的未掩蔽区将暴露于光。
现转而参看图7，示出集成电路半导体衬底603在图6之后在光刻胶605显影成抗蚀图案(未示出)以用于选择性地蚀刻掩模层604以形成掩模开口701A-I之后的简化横截面图700。虽然可使用任何合适的光刻和蚀刻过程，但可通过涂覆溶剂以溶解掉暴露于光的光刻胶层605的区域而移除图案化光刻胶层605，从而留下图案化图像掩模所在(在正性光刻胶的情况下)或不在(在负性光刻胶的情况下)的涂层。随后，可使用一个或多个蚀刻步骤将图案化光刻胶转移到掩模层604以选择性地移除掩模层604的无保护部分，所述一个或多个蚀刻步骤包括例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光蚀刻等干式蚀刻过程、其中使用化学蚀刻剂的湿式蚀刻过程，或其任何组合。如图7中所示，在所述蚀刻过程之后使用任何所要化学蚀刻或剥离过程移除图案化光刻胶，从而留下在图案化掩模层604A-J中具有第一掩模开口701A和多个第二掩模开口701B-I的图案化掩模层604A-J。
现转而参看图8，示出在图7之后在图案化掩模层604A-J用于选择性蚀刻衬底603A/B的暴露部分以形成一个或多个第一蚀刻开口801A和一个或多个第二蚀刻开口801B-I之后的集成电路半导体衬底603的简化横截面图800。在图案化蚀刻掩模层604A-J就位的情况下，可使用一个或多个蚀刻步骤——例如通过使用干式蚀刻过程(例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光蚀刻)、湿式蚀刻过程(其中使用化学蚀刻剂)或其任何组合——选择性地移除无保护部分来选择性地蚀刻或移除由掩模开口701A-I暴露的半导体衬底603的部分。通过选择对衬底603的半导体材料具有选择性的各向异性蚀刻化学物质，当形成蚀刻开口801A-I时，仅移除衬底603的暴露部分。而且通过控制图案化掩模604A-J中的掩模开口701A-I的尺寸大小，可控制蚀刻开口的深度。例如，控制第一掩模开口701A的尺寸大小，使得形成开口801A的蚀刻过程在用于内部有源装置区域32的金属化层处停止。另外，可控制第二掩模开口701B-I中的每个第二掩模开口的尺寸大小，使得形成一个或多个蚀刻开口801B-I的蚀刻过程在仅部分地蚀刻穿过衬底603B之后停止。
现转而参看图9，示出在图8之后在图案化掩模层604A-J被移除以形成如所示定位在衬底603A/B中的TSV开口901A和一个或多个背侧管芯蚀刻开口901B-I之后的集成电路半导体衬底603的简化横截面图900。当移除图案化掩模层604A-J时，可使用能够选择性地移除掩模层材料的任何所要剥离过程，包括但不限于其中使用化学蚀刻剂移除图案化掩模层604A-J的一个或多个湿式蚀刻过程。例如，可通过使用热磷酸(H3PO4)溶液或另一适当选择性蚀刻剂等氮化硅蚀刻化学物质移除氮化物掩模层604A-J同时使半导体衬底603A/B保持原位来使用各向同性或湿式蚀刻过程。在移除掩模层604A-J之后，TSV开口901A可具有例如3:1的深径比。在所选择实施例中，TSV开口901A可具有10:1的深径比。在此类实施例中，TSV开口901A可具有大约75微米和更大的深度，以及大约10微米和更大的直径。然而，可通过图案化和蚀刻过程将每个背侧管芯蚀刻开口901B-I的纵横比控制为比TSV通孔开口901A的纵横比高得多，因为穿过较小第二掩模开口701B-I的蚀刻速率低得多。
现转而参看图10，示出在图9之后在背侧管芯蚀刻开口901A-I的至少部分上形成背侧金属层1001、由此形成示例TSV 1002和背侧管芯标记1003之后的集成电路半导体衬底603的简化横截面图1000。虽然可使用任何合适的背侧金属化过程，但例如通过使用无电极电镀过程沉积第一障壁层(未示出)，背侧金属1001可形成有一个或多个导电层。障壁层可由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、镍(Ni)、钴(Co)、硼(B)或这些和其它材料的任何合适组合形成，并且可包括镍硼(NiB)材料以充当电镀或金属化的晶种层。在障壁层上，可通过电镀过程或其它合适的共形沉积过程沉积导电衬里层1001。例如，金(Au)层可作为衬里层1001沉积在障壁层上。在沉积障壁层和衬里层1001之后，略微减小的通孔开口仍处于最终TSV结构1002中。另外，背侧管芯蚀刻开口901B-I至少通过沉积的障壁层和衬里层1001加衬或完全填充，由此形成定位在观察区域1004内的背侧管芯标记1003。
为描述用于使用背侧光刻和蚀刻过程来从背侧金属化制造唯一背侧管芯标记的第二示例实施例，现参考描绘第二制造处理步骤序列的横截面图的图11-13。具体地说，图11是具有前侧或有源表面1101和背侧表面1102的集成电路半导体衬底603的简化横截面图1100。在图11所示的制造阶段，在晶片前侧1101已形成基准标记13和用于探针接地垫15、内部有源装置区域32和探针接地垫16的金属化层。另外，已使用用于图案化和蚀刻衬底603的背侧1102以形成通孔开口、然后共形地沉积或电镀一个或多个背侧金属层1104以用TSV导体1103加衬通孔开口的任何合适的处理步骤序列在晶片背侧1102形成TSV 1103。如在此阶段所示，背侧金属层1104覆盖晶片背侧1102的全部，包括与锯道线103对准的区域。在准备移除与锯道线103对准的背侧金属层1104的至少部分时，在晶片背侧1102上形成一个或多个光刻胶层和/或掩蔽层1105以用于对背侧金属化物1104进行图案化和蚀刻。例如，光刻胶层1105可由涂覆达到预定厚度以提供光敏材料的任何适当光刻胶材料形成，所述光敏材料在使用阻挡一些光的图案化掩模暴露于光1106时可显影以在背侧金属层1104上形成图案化光刻胶。或者，多层掩蔽技术可用于依序形成第一抗反射涂层(未示出)、第二掩蔽层(例如硬掩模或TEOS层)和光刻胶层1105。
现转而参看图12，示出在图11之后在将光刻胶/掩模层1105处理成具有用于选择性地蚀刻背侧金属层1104的抗蚀剂/掩模开口1201A-I的图案化抗蚀剂或掩模1105A-H之后的集成电路半导体衬底603的简化横截面图1200。虽然可使用任何合适的光刻和蚀刻过程，但可通过涂覆溶剂以溶解掉暴露于光的光刻胶层1105的区域而形成图案化光刻胶/掩模层1105A-H，从而留下图案化图像掩模所在(在正性光刻胶的情况下)或不在(在负性光刻胶的情况下)的涂层。作为光刻处理步骤的结果，图案化抗蚀剂/掩模层1105A-H包括在锯道线103上限定的外围抗蚀剂/掩模开口1201A、1201I，以及在既定背侧管芯标记区域上的多个抗蚀剂/掩模开口1201B-H。
现转而参看图13，示出在图12之后在图案化抗蚀剂/掩模层1105A-H用于选择性地蚀刻背侧金属层1104的暴露部分以形成一个或多个第一外围蚀刻开口1301A、1301I和一个或多个第二蚀刻开口1301B-H之后的集成电路半导体衬底603的简化横截面图1300。在图案化蚀刻掩模层1104A-H就位的情况下，可使用一个或多个蚀刻步骤——例如通过使用干式蚀刻过程(例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光蚀刻)、湿式蚀刻过程(其中使用化学蚀刻剂)或其任何组合——选择性地移除无保护部分来选择性地蚀刻或移除由掩模开口1201A-I暴露的背侧金属层1104的部分。通过选择例如反应离子蚀刻等各向异性蚀刻化学方法选择性地移除背侧金属层1104的暴露部分，在背侧金属层1104中在锯道线103上形成或限定外围开口1301A、1301I。另外，在背侧金属层1104中形成或限定多个管芯标记开口1301B-H，由此形成背侧管芯标记1104B-H。如图13中所示，在使用任何所要化学蚀刻或剥离过程蚀刻背侧金属层1104之后，移除图案化光刻胶/掩模1105A-H，从而留下形成TSV 1103的部分以及多个未蚀刻背侧金属特征的图案化背侧金属1104A，所述多个未蚀刻背侧金属特征形成背侧管芯标记1104B-H。
如本文所公开，用于使用背侧光刻过程来从背侧金属化制造唯一背侧管芯标记的替代实施例可在沉积背侧金属层之前形成图案化光刻胶掩模层。在此类实施例中，背侧金属化物通过首先在晶片的背侧涂覆、图案化和显影光刻胶、然后用电镀过程沉积背侧金属化层而用作图案。在此方法中，不使用蚀刻，并且图案化光刻胶层的移除使唯一管芯标记标识符图案留在适当位置。在其它实施例中，将新光刻胶掩模层添加到背侧制造过程(而非使用现有掩模层过程中的一者)，从而例如通过光刻胶剥离过程限定背侧管芯标记。此类过程常用在GaN装置制造中，并且将不涉及蚀刻以形成背侧管芯标记。
为描述用于使用背侧光刻和蚀刻过程来从背侧金属化物上形成的阻焊层制造唯一背侧管芯标记的第三示例实施例，现参考描绘第三制造处理步骤序列的横截面图的图14-16。具体地说，图14是具有前侧或有源表面1401和背侧表面1402的集成电路半导体衬底603的简化横截面图1400。在图14所示的制造阶段，在晶片前侧1401已形成基准标记13和用于探针接地垫15、内部有源装置区域32和探针接地垫16的金属化层。另外，已使用用于图案化和蚀刻衬底603的背侧1402以形成通孔开口、然后共形地沉积或电镀一个或多个背侧金属层1404以用TSV导体1403加衬通孔开口的任何合适的处理步骤序列在晶片背侧1402形成TSV 1403。如在此阶段所示，晶片背侧1402上的背侧金属层1404已被图案化和蚀刻以在至少与锯道线103和既定背侧管芯标记区域对准的区域上留下开口。而且在准备保护TSV1403免受随后形成的焊料接触材料的影响时，已在晶片背侧1102上形成阻焊层1403。可使用任何合适的处理步骤将阻焊材料的共形层沉积在图案化背侧金属1404上，包括TSV 1403的竖直侧壁。例如，可例如通过沉积例如一个或多个层的有机电介质材料来涂覆、获得或以其它方式提供阻焊层1403。如在此阶段所示，阻焊层140共形地覆盖整个图案化背侧金属层1404和晶片背侧1402，包括与锯道线103对准的区域。
现转而参看图15，示出在图14之后在图案化光刻胶或掩模层1501A-H形成有用于选择性地蚀刻阻焊层1403的抗蚀剂/掩模开口1502A-I之后的集成电路半导体衬底603的简化横截面图1500。例如，光刻胶层(未示出)可由涂覆在整个晶片背侧达到预定厚度以提供光敏材料的任何适当光刻胶材料形成，所述光敏材料可暴露、显影和蚀刻或剥离以在阻焊层1403上形成图案化光刻胶。或者，多层掩蔽技术可用于依序形成第一抗反射涂层(未示出)、第二掩蔽层(例如硬掩模或TEOS层)，以及暴露、显影和蚀刻或剥离以在阻焊层1403上形成图案化光刻胶的光刻胶层。虽然可使用任何合适的光刻和蚀刻过程，但图案化光刻胶/掩模层1501A-H包括被定位成保护TSV 1403上的阻焊层1403的一个或多个第一TSV抗蚀剂/掩模元件1501A，以及被定位成保护既定背侧管芯标记区域上的阻焊层1403的部分的一个或多个第二抗蚀剂/掩模元件1501B-H。然而，图案化抗蚀剂/掩模1501A-H包括至少在与锯道线103和既定背侧管芯标记区域对准的区域上的开口。
现转而参看图16，示出在图15之后在图案化抗蚀剂/掩模层1501A-H用于选择性蚀刻阻焊层1403的通过开口1502A-I暴露的暴露部分之后的集成电路半导体衬底603的简化横截面图1600。在图案化抗蚀剂/掩模层1501A-H就位的情况下，可使用一个或多个蚀刻步骤--例如通过使用干式蚀刻过程(例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光蚀刻)、湿式蚀刻过程(其中使用化学蚀刻剂)或其任何组合--选择性地移除无保护部分来选择性地蚀刻或移除由掩模开口1502A-I暴露的阻焊层1403的部分。通过选择蚀刻化学物质来选择性地移除阻焊层1403的暴露部分，蚀刻的阻焊层1601A保留在TSV 1403上，还保留了背侧管芯标记1601B-H。如图16中所示，在使用任何所要化学蚀刻或剥离过程蚀刻阻焊层1403之后，移除图案化光刻胶/掩模1501A-H，从而留下TSV 1403上的图案化/蚀刻的阻焊层1601A以及形成背侧管芯标记1601B-H的多个未蚀刻背侧阻焊层元件。
如上文所描述，存在至少三个不同的也可应用于在薄化的透明晶片/衬底的背侧上形成管芯标记的现有常用光刻过程。在通过“背侧通孔”过程蚀刻衬底时限定穿晶片通孔的第一光刻过程可扩增以在衬底中同时形成随后用背侧金属化层涂布和/或填充的唯一管芯标记蚀刻。在通过“锯道”过程蚀刻背侧金属化物时移除全厚度背侧金属化层的部分的第二光刻过程可扩增以在蚀刻的背侧金属化层中同时形成唯一管芯标记。限定其中背侧金属将通过“通孔衬里”蚀刻过程被阻焊层覆盖的区域的第三光刻过程可扩增以在蚀刻的阻焊层中同时形成唯一管芯标记。原则上，这些光刻过程中的任一光刻过程可用于限定管芯后部上的标签。此外或在替代方案中，可为此目的特定地添加新的光刻步骤，但这将增大过程复杂度。
为提供额外细节以提升对本公开的所选择实施例的理解，现参考图17，该图描绘示出用于使用背侧光刻过程制造具有唯一管芯标识标记的半导体装置的过程流的简化流程图。在过程始于步骤1701之后，在步骤1702执行一系列制造步骤序列以提供或制造具有形成于晶片衬底前侧上的集成电路装置的晶片衬底。关于制造步骤1702，可存在涉及准备晶片衬底以用于后续处理的数个预备步骤。任何大块或复合衬底可用作起始材料，但在所选择实施例中，晶片形成有透明半导体衬底，例如但不限于砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、碳化硅(SiC)、氧化锡钡(BaSnO)等。在晶片衬底的前侧中，集成电路装置的制造可包括形成外延半导体层、内埋绝缘体层、内埋n型或p型掺杂层、深沟槽和浅沟槽隔离区、场氧化物区、绝缘体层、掺杂n型和/或p型阱区、栅极电极、侧壁植入掩模、源极/漏极植入区、主体接触区和一个或多个金属互连结构和/或接触垫。通过这些和其它制造步骤，可在晶片前侧形成任何所要集成电路装置，包括但不限于输入/输出垫、探针垫、标识标记、基准标记或有源装置组件。在所选择实施例中，集成电路装置被定位以使观察区域“开放”，可透过所述观察区域光学检查晶片背侧。在其它实施例中，晶片前侧不存在保持“开放的观察区域”。当然，形成哪个特征的选择以及次序可按需要改变以用于任何特定集成电路应用。应了解，额外处理步骤将用于制造本文中所描述的半导体装置。另外，可在晶片结构上形成其它电路特征，例如电容器、二极管等。举例来说，可执行一个或多个牺牲氧化物形成、剥离、隔离区形成、阱区形成、栅极电介质和电极形成、扩展植入、晕圈植入、间隔件形成、源极/漏极植入、热驱动或退火步骤，以及抛光步骤，还有常规的后端处理，通常包括形成用以按所要方式连接晶体管以实现所要功能性的多个层级的互连件。因此，取决于过程和/或设计要求，用于完成半导体结构的制造的特定步骤序列可改变。
在步骤1703，使用光刻处理步骤在晶片背侧上形成背侧光刻胶和/或掩模层。取决于晶片背侧上的哪些底层将被蚀刻，步骤1703处的处理可形成单层光刻胶或多层掩模层。例如，当使用在通过“背侧通孔”过程蚀刻衬底时限定穿晶片通孔的第一光刻过程时，可通过在晶片背侧依序形成第一抗反射涂层、后跟着沉积氮化物硬掩模层且接着在氮化物硬掩模层上涂敷涂覆光刻胶而形成多层掩模层。或者，当使用通过“锯道”过程移除全厚度背侧金属化层的部分的第二光刻过程时，可在背侧金属化层上形成单层光刻胶。同样地，在使用通过“通孔衬里”蚀刻过程在TSV上限定图案化阻焊层的第三光刻过程时，可在阻焊层上形成单层光刻胶。
在步骤1704，晶片背侧上的光刻胶/掩模层被图案化成带有蚀刻开口和具有指定位置和尺寸以唯一地标识每个管芯的唯一管芯标记开口。取决于光刻胶/掩模层的结构，步骤1704处的图案处理可使用任何合适的图案化和蚀刻步骤来在光刻胶/掩模层中形成蚀刻开口和唯一管芯标记开口。例如，当图案化单个光刻胶层时，图案处理可包括将光刻胶层暴露于穿过光掩模(例如玻璃光掩模上的铬)的图案化光源(例如UV光)、显影暴露的光刻胶层，然后涂覆蚀刻或剥离化学物质以形成具有限定的蚀刻开口和唯一管芯标记开口的图案化光刻胶层。替代地，当图案化多层掩蔽技术时，可选择性地蚀刻每个构成掩模层以通过针对每个层的合适蚀刻过程来形成蚀刻开口和唯一管芯标记开口，所述合适蚀刻过程包括但不限于例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光蚀刻等干式蚀刻过程、其中使用化学蚀刻剂的湿式蚀刻过程，或其任何组合。在步骤1704，用于图案化背侧光刻胶/掩模层的现有1X光掩模可被修改成将唯一管芯标记开口添加到现有蚀刻开口，由此添加唯一管芯标记到背侧，如下文所描述，以用于在无需额外光刻步骤的情况下实现管芯可追溯性。
如应了解，唯一管芯标记开口的指定位置和尺寸将取决于晶片背侧上的哪些底层将被蚀刻。例如，步骤1704处的处理可在多层掩模层中形成蚀刻开口，所述开口足够宽以准许穿过整个晶片衬底蚀刻穿半导体通孔开口。然而，为了确保背侧管芯标记蚀刻开口不会一路蚀穿晶片衬底，唯一管芯标记开口的尺寸受限而小于通孔蚀刻开口的尺寸。当这样做时，相比于通孔蚀刻开口的纵横比——即，蚀刻的特征的深度相比于所述特征的宽度——背侧管芯标记蚀刻开口的纵横比要高得多。因此，当通孔洞成功蚀刻穿过衬底的整个厚度时，标签图案将不会那么深以类似方式，可基于被蚀刻的底层的类型和厚度调整背侧管芯标记蚀刻开口的位置和尺寸。例如，如果背侧金属化层被蚀刻，则第一组位置和尺寸可用于考虑了背侧金属化层的蚀刻特性的背侧管芯标记蚀刻开口。然而，如果正蚀刻阻焊聚合物材料，则可将第二不同的一组位置和尺寸用于考虑了阻焊聚合物材料的蚀刻特性的背侧管芯标记蚀刻开口。
如果锯道或通孔衬里光刻过程用于蚀刻底层背侧金属或阻焊层，则所得唯一管芯标记蚀刻图案可将背侧标签限定为在管芯级唯一的任何图案，例如字母数字标签、条形码、二进制图案等。为了维持从管芯的前部对背侧标签的可见性，唯一管芯标记蚀刻图案应提供具有背侧唯一管芯标记蚀刻图案的区域与不具有背侧唯一管芯标记蚀刻图案的区域或层之间的对比。如果背侧标签处于有源管芯区内部，则提供可见性对比的要求可能需要管芯背侧通常被金属化的部分将不含金属，这可能会干扰一些类型的管芯附接过程。另一方面，如果背侧标签位于有源管芯之间的锯划线中，则标签可能因管芯单分过程而损坏或毁坏。这些挑战带来对管芯和产品设计的约束，所述约束可通过唯一管芯标记蚀刻图案的适当放置和形成而克服。例如，用于在衬底中蚀刻唯一管芯标记蚀刻图案的“背侧通孔”光刻过程可在不必添加新的背侧光步骤或对任何其它掩模层进行任何修改的情况下避免那些约束。例如，在背侧处理中在应用背侧金属化之前的任一点处，可在与背侧金属化物相比具有形态或颜色对比度的材料中例如通过溅镀材料的蚀刻或蒸发材料的升离而限定标签图案。因为此图案将在背侧金属化物沉积之前限定，所以即使随后被背侧金属化物覆盖，所述图案也将可从管芯前部看见。然而，这将需要引入新的光步骤，从而导致晶片成本和循环时间的某种增加。
在步骤1705，施加一个或多个背侧晶片蚀刻步骤以基于来自背侧光刻胶/掩模的图案化蚀刻开口和唯一管芯标记开口而在底层中形成蚀刻开口和唯一管芯标记蚀刻图案。取决于被蚀刻的底层，步骤1705处的蚀刻处理可使用任何合适的蚀刻过程，包括但不限于例如反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光蚀刻等干式蚀刻过程、其中使用化学蚀刻剂的湿式蚀刻过程，或其任何组合。例如，当使用在通过“背侧通孔”过程蚀刻衬底时限定穿晶片通孔的第一光刻过程时，可使用对衬底的半导体材料具有选择性的各向异性蚀刻化学物质，使得在衬底中形成蚀刻开口和唯一管芯标记蚀刻图案时仅移除衬底的暴露部分。而且通过控制光刻胶/掩模层中的蚀刻开口和唯一管芯标记开口的尺寸大小，受控制的蚀刻过程可蚀刻完全穿过晶片衬底延伸的穿半导体通孔开口，同时蚀刻仅部分穿过晶片衬底蚀刻的唯一管芯标记蚀刻图案。或者，当使用“锯道”或“通孔衬里”蚀刻过程时，选择蚀刻化学物质以在底层背侧金属层或阻焊层中限定蚀刻开口和唯一管芯标记蚀刻图案。通过适当地图案化光刻胶/掩模层以限定唯一管芯标记开口，所得唯一管芯标记蚀刻图案不应一路蚀刻穿过衬底，由此避免在晶片前部包括金属“截拦垫(catchpad)”以防止孔洞在后续晶片处理和产品组装期间造成问题的任何需要。此类截拦垫可能会使唯一管芯标记蚀刻图案从管芯前部的可见性模糊，由此干扰所述唯一管芯标记蚀刻图案作为标签的效用。
在步骤1706，从晶片背侧移除图案化光刻胶/掩模层。如本文中所公开，可在使用任何合适的化学蚀刻或剥离过程蚀刻唯一管芯标记蚀刻图案之后移除图案化光刻胶/掩模层，从而留下唯一管芯标记蚀刻图案。移除图案化光刻胶/掩模层的处理不仅有助于促进最终装置的平坦化，还有助于移除潜在污染物以及在光刻胶材料与底层相互作用时可能发生的相互作用。
如通过步骤1707处的虚线框所指示，可包括任选处理步骤以金属化晶片背侧以形成一个或多个导电层，从而部分或完全地填充晶片背侧中形成的蚀刻开口和唯一管芯标记开口。取决于使用哪些光刻过程，例如当唯一管芯标记由图案化背侧金属层或阻焊层形成时，可跳过金属化背侧晶片的步骤。
在步骤1708，半导体装置的制造可继续，其中将晶片单分成个别芯片级集成电路管芯，每个集成电路管芯包括晶片背侧上的唯一管芯标记。虽然可使用任何合适的单分过程，但在所选择实施例中，晶片背侧可通过可包括环氧树脂的切割带附接到第一载体。在晶片附连到第一载体的情况下，可通过沿着邻近管芯102之间的划线103利用机械或激光刀片切割个别电路管芯而对晶片进行单分。通过将唯一管芯标记定位成处于管芯间晶片区域或锯道线103的外部，这会使每个集成电路管芯包括晶片背侧上的唯一管芯标记。
虽然参考形成于将被封装成晶片前侧“面向上”的管芯上的背侧标签描述所选择实施例，但应了解，本公开的所选择实施例还可结合被封装成“面向下”的任何管芯使用，例如倒装芯片管芯(其中通过管芯前部上的凸块进行I/O连接)或所谓的倒置管芯(其中使用附接到管芯背侧的接合线进行I/O连接)。在“面向下”管芯的情况下，与“面向上”实施例相比，关于管芯标签的布局和过程约束在某种程度上不同。例如，当管芯的晶片背侧处于更容易检查的一侧时，不论衬底是否是光学透明的，背侧上的唯一标记对于所有晶片技术来说都具有吸引力。
对于倒装芯片晶片技术，可使用任何现有背侧光级，但为了唯一性，将需要1X电镀。此1X电镀可代替现有分步重复光过程使用，或添加为现有分步重复过程的次级曝光。如果不存在适用的现有背侧光级，则可添加新的级。
对于倒置管芯晶片技术，过程流极类似于标准“面向上”产品的过程流。例如，基于GaN的RF功率IC可使用第一背侧光刻和蚀刻过程在薄化晶片上形成背侧通孔以形成第一唯一标签，和/或使用第二背侧光刻和蚀刻过程在薄化晶片上形成背侧金属化物以形成第二唯一标签。然而，用于蚀刻阻焊层的背侧光刻和蚀刻过程不是必要的，因为在倒置管芯配置中，管芯的背侧未暴露于焊料。对于此配置，其余的背侧层(背侧通孔、锯道)中的任一个或两个可用于形成唯一管芯标签。或者，可为此目的特定地添加新的光步骤，但这当然将增大过程复杂度。
在步骤1710，制造方法结束。在每个管芯(或管芯的网格或阵列)上制造了背侧唯一管芯标记的情况下，在单分步骤之前或之后，可通过检查或标识每个管芯上的唯一管芯标记来检查每个集成电路管芯。在(单分的)晶片管芯通过切割带仍附接在第一载体上的情况下，可将布置有单分的管芯的晶片从第一机器传输到检查站以核查和检验每个管芯，例如安置在管芯上的导电凸块上的缺陷、管芯内的裂纹等。作为检查的部分，可通过检查管芯背侧上从管芯前部使用光学显微镜可见的半导体管芯标签来标识每个个别管芯。在透明衬底的情况下，背侧管芯标签的检查可在存在无障碍背侧标签观察区域时通过光学显微镜轻松执行。甚至当前侧装置特征与背侧标签之间存在重叠时，可利用光学显微镜仅通过基于衬底的厚度(例如，背侧标签可位于前侧标签下方的至少20μm处)改变焦深来检查背侧标签。
现在应了解，本文提供一种集成电路管芯和用于制造或制作所述集成电路管芯的方法。在所公开的方法中，提供或制造具有背侧表面和相对前侧的晶片，在所述前侧，多个集成电路管芯形成于共享晶片半导体衬底上并布置成网格。在一些实施例中，所述共享晶片半导体衬底是透明半导体材料。在其它实施例中，晶片背侧上的底层是所述共享晶片半导体衬底，而在其它实施例中，所述底层是形成于共享晶片半导体衬底上的层。随后，沉积光刻胶层以覆盖位于晶片背侧上的底层，接着进行图案化和显影以限定图案化光刻胶掩模，对于每个集成电路管芯，所述图案化光刻胶掩模包括图案化光刻胶掩模中唯一的一组一个或多个开口。通过使用图案化光刻胶掩模选择性地蚀刻底层，在每个集成电路管芯上在所述底层中形成与所述图案化光刻胶掩模中的所述唯一的一组一或多个开口对应的蚀刻的开口的唯一管芯标记标识符图案。在其中位于晶片背侧上的底层是沉积在晶片背侧上以形成穿半导体通孔结构的背侧金属层的实施例中，蚀刻的开口的唯一管芯标记标识符图案在背侧金属层中形成。在其中位于晶片背侧上的底层是沉积在晶片背侧上以覆盖穿半导体通孔结构的阻焊层的其它实施例中，蚀刻的开口的唯一管芯标记标识符图案在背侧阻焊层中形成。在从晶片背侧移除图案化光刻胶掩模之后，接着将晶片单分以形成多个集成电路装置，其中在针对多个集成电路管芯中的每个集成电路管芯在底层中形成蚀刻的开口的唯一管芯标记标识符图案之后完成对晶片的单分。在所选择实施例中，在移除图案化光刻胶掩模之后在晶片背侧上沉积金属层以填充底层中的蚀刻的开口的唯一管芯标记标识符图案，之后进行晶片单分。在所选择实施例中，底层中的每个集成电路管芯的蚀刻的开口的唯一管芯标记标识符图案定位成与在晶片的相对前侧中限定的观察区域对准，所述观察区域中不存在透过共享晶片半导体衬底光学检查所述底层中的蚀刻的开口的唯一管芯标记标识符图案的视觉阻挡。另外，形成于每个集成电路管芯上的蚀刻的开口的每个唯一管芯标记标识符图案可体现为对于所述集成电路管芯是唯一的字母数字标签、条形码标签、二进制图案或管芯特定图案。
在另一形式中，提供一种芯片装置和用于制造或制作所述芯片装置的方法。在所公开的方法中，在具有多个芯片的晶片的背侧上涂覆光刻胶，然后进行图案化和显影以形成具有多个唯一图案化掩模开口的图案化背侧光刻胶掩模。在所选择实施例中，晶片包括由透明半导体材料形成的共享晶片半导体衬底。图案化背侧光刻胶掩模用于在晶片背侧上形成对应于多个唯一图案化掩模开口的唯一管芯标记标识符图案。形成时，所述唯一管芯标记标识符图案包括用于第一组一个或多个芯片的第一唯一图案和用于第二组一个或多个芯片的第二唯一图案。例如，形成于第一组一个或多个芯片上的第一唯一图案可以是对于所述第一组一个或多个芯片是唯一的字母数字标签、条形码标签、二进制图案或管芯特定图案。在形成唯一管芯标记标识符图案时或之后，从晶片背侧移除图案化背侧光刻胶掩模以在适当位置留下所述唯一管芯标记标识符图案。随后，单分晶片以形成多个芯片装置。在所选择实施例中，图案化背侧光刻胶掩模形成于位于晶片背侧的底层上，其中所述底层可以是晶片衬底、背侧金属层或背侧阻焊层。例如，图案化背侧光刻胶掩模可用于通过以下方式来形成唯一管芯标记标识符图案：使用所述图案化背侧光刻胶掩模选择性地蚀刻所述底层以使所述唯一管芯标记标识符图案形成为所述底层中对应于多个唯一图案化掩模开口的蚀刻的开口。在此类实施例中，在移除所述图案化背侧光刻胶掩模之后可在晶片背侧上沉积金属层，以在所述底层中的蚀刻的开口中形成至少一共形金属层。在其中底层是沉积在晶片背侧上以形成穿半导体通孔结构的背侧金属层的另一例子中，所述唯一管芯标记标识符图案可形成有所述背侧金属层中用于所述第一组一个或多个芯片的第一唯一背侧金属图案和所述背侧金属层中用于所述第二组一个或多个芯片的第二唯一背侧金属图案。在其中所述底层是沉积在晶片背侧上以覆盖穿半导体通孔结构的背侧阻焊层的又一例子中，所述唯一管芯标记标识符图案可形成有用于所述第一组一个或多个芯片的第一唯一阻焊层图案和用于所述第二组一个或多个芯片的第二唯一阻焊层图案。在其中所述图案化背侧光刻胶掩模形成于晶片背侧上的所选择实施例中，所述图案化背侧光刻胶掩模可用于通过在所述图案化背侧光刻胶掩模处于适当位置的情况下电镀金属层以使所述唯一管芯标记标识符图案形成为所述多个唯一图案化掩模开口中的电镀金属来形成唯一管芯标记标识符图案。形成于每个芯片背侧上时，所述唯一管芯标记标识符图案定位成与在芯片的相对前侧中限定的观察区域对准，所述观察区域中不存在透过所述芯片的半导体衬底光学检查所述唯一管芯标记标识符图案的视觉阻挡。
在又一形式中，提供一种集成电路装置和用于制造集成电路装置的方法。如所公开，集成电路装置包括半导体衬底，所述半导体衬底具有背侧表面和相对的前侧表面，在所述前侧表面上形成集成电路装置特征。所述集成电路装置还包括使用图案化光刻胶掩模形成于半导体表面的背侧表面上的图案化唯一管芯标记标识符，在形成所述图案化唯一管芯标记标识符之后移除所述图案化光刻胶掩模。形成时，所述图案化唯一管芯标记标识符包括对于所述集成电路装置是唯一的并且不包括光刻胶的字母数字标签、条形码标签、二进制图案或管芯特定图案。在所选择实施例中，所述半导体衬底是透明半导体衬底。另外，图案化唯一管芯标记标识符可在半导体衬底的背侧表面中、在穿半导体通孔结构的背侧金属层中或穿半导体通孔结构上形成的背侧阻焊层中形成。
尽管本文公开的所描述示例性实施例涉及各种背侧唯一管芯标记蚀刻图案和用于通过背侧光刻处理步骤制作所述背侧唯一管芯标记蚀刻图案的方法，但本发明未必限于示出本发明的各方面的示例实施例，所述示例实施例适用于广泛多种晶体管制造过程和/或结构。因此，上文公开的特定实施例仅为说明性并且不应该视为对本发明的限制，因为本发明可以不同的但等效的方式来修改和实施，这些方式对于得益于本文中的教示的本领域技术人员来说是显而易见的。例如，虽然本文中示出的各种装置形成于透明或薄化半导体衬底上，但这仅为解释方便起见，并非意在限制，并且本领域技术人员应理解，本文所教示原理适用于任何合适的晶片衬底的装置。此外，可根据所需应用的需要调整和重新排序用于制作背侧唯一管芯标记蚀刻图案的制造处理步骤。因此，前文描述并不意图将本发明限于阐述的特定形式，而是相反，意在覆盖由所附权利要求书限定的本发明的精神和范围内可能包括的此类替代方案、修改和等同物，使得本领域技术人员应理解，他们可在不脱离呈其最广泛形式的本发明的精神和范围的情况下作出各种变化、替代和更改。
上文已相对于特定实施例描述了益处、其它优势和问题的解决方案。然而，这些益处、优势、问题解决方案以及可能使任何益处、优势或解决方案发生或变得更显著的任何要素不应被理解为任何或所有权利要求的重要、必要或基本的特征或要素。如本文中所使用，术语“包括(comprises、comprising)”或其任何其它变化意图涵盖非排它的包括，使得包括一系列元件的过程、方法、物件或设备并不只是包括那些元件，而是可包括并未明确地列出的或并非此类过程、方法、物件或设备固有的其它元件。

Claims (10)

1.一种用于制造集成电路管芯的方法，其特征在于，包括：
在位于晶片背侧上的底层上沉积光刻胶层，所述晶片包括相对前侧，在所述前侧上，多个集成电路管芯形成于共享晶片半导体衬底上并布置成网格；
图案化和显影所述光刻胶层以限定图案化光刻胶掩模，所述图案化光刻胶掩模包括所述图案化光刻胶掩模中用于每个集成电路管芯的唯一的一组一个或多个开口；
使用所述图案化光刻胶掩模选择性地蚀刻所述底层，以在每个集成电路管芯上在所述底层中形成与所述图案化光刻胶掩模中的所述唯一的一组一或多个开口对应的蚀刻的开口的唯一管芯标记标识符图案；
从所述晶片的所述背侧移除所述图案化光刻胶掩模；以及
将所述晶片单分以形成多个集成电路装置，其中在针对所述多个集成电路管芯中的每个集成电路管芯在所述底层中形成蚀刻的开口的所述唯一管芯标记标识符图案之后完成对所述晶片的单分。
2.根据权利要求1所述的方法，其特征在于，所述共享晶片半导体衬底包括透明半导体材料。
3.根据权利要求1所述的方法，其特征在于，位于晶片的所述背侧上的所述底层是所述共享晶片半导体衬底。
4.根据权利要求3所述的方法，其特征在于，另外包括在移除所述图案化光刻胶掩模之后在所述晶片的所述背侧上沉积金属层以填充所述底层中的蚀刻的开口的所述唯一管芯标记标识符图案。
5.根据权利要求1所述的方法，其特征在于，位于晶片的所述背侧上的所述底层是沉积在所述晶片的所述背侧上以形成穿半导体通孔结构的背侧金属层。
6.根据权利要求1所述的方法，其特征在于，位于晶片的所述背侧上的所述底层是沉积在所述晶片的所述背侧上以覆盖穿半导体通孔结构的阻焊层。
7.根据权利要求1所述的方法，其特征在于，对于每个集成电路管芯，所述底层中的蚀刻的开口的所述唯一管芯标记标识符图案定位成与在所述晶片的所述相对前侧中限定的观察区域对准，所述观察区域中不存在透过所述共享晶片半导体衬底光学检查所述底层中的蚀刻的开口的所述唯一管芯标记标识符图案的视觉阻挡。
8.根据权利要求1所述的方法，其特征在于，形成于每个集成电路管芯上的蚀刻的开口的所述唯一管芯标记标识符图案包括对于所述集成电路管芯是唯一的字母数字标签、条形码标签、二进制图案或管芯特定图案。
9.一种用于制作芯片装置的方法，其特征在于，包括：
在包括多个芯片的晶片的背侧上涂覆、图案化和显影光刻胶以形成具有多个唯一图案化掩模开口的图案化背侧光刻胶掩模；
使用所述图案化背侧光刻胶掩模在所述晶片的所述背侧上形成与所述多个唯一图案化掩模开口对应的唯一管芯标记标识符图案，其中所述唯一管芯标记标识符图案包括用于第一组一个或多个芯片的第一唯一图案和用于第二组一个或多个芯片的第二唯一图案；
从所述晶片的所述背侧移除所述图案化背侧光刻胶掩模以在适当位置留下所述唯一管芯标记标识符图案；以及
将所述晶片单分以形成多个芯片装置。
10.一种集成电路装置，其特征在于，包括：
半导体衬底，其包括背侧表面和在上面形成集成电路装置特征的相对前侧表面；以及
图案化唯一管芯标记标识符，其形成于所述半导体表面的所述背侧表面上；
其中所述图案化唯一管芯标记标识符包括对于所述集成电路装置是唯一的并且不包括光刻胶的字母数字标签、条形码标签、二进制图案或管芯特定标记。
CN202110810929.0A 2020-07-29 2021-07-19 使用背侧掩模层的管芯可追溯性 Pending CN114068312A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/942,596 US11450616B2 (en) 2020-07-29 2020-07-29 Using a backside mask layer for forming a unique die mark identifier pattern
US16/942,596 2020-07-29

Publications (1)

Publication Number Publication Date
CN114068312A true CN114068312A (zh) 2022-02-18

Family

ID=80003313

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110810929.0A Pending CN114068312A (zh) 2020-07-29 2021-07-19 使用背侧掩模层的管芯可追溯性

Country Status (2)

Country Link
US (1) US11450616B2 (zh)
CN (1) CN114068312A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240143957A1 (en) * 2022-11-02 2024-05-02 Digitho Technologies Inc. Method and system for imprinting unique identifiers on semiconductor dies

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6432796B1 (en) 2000-06-28 2002-08-13 Micron Technology, Inc. Method and apparatus for marking microelectronic dies and microelectronic devices
EP1810326A1 (en) 2004-10-15 2007-07-25 Applied Materials, Inc. Die-level traceability mechanism for semiconductor assembly and test facility
US7807573B2 (en) 2008-09-17 2010-10-05 Intel Corporation Laser assisted chemical vapor deposition for backside die marking and structures formed thereby
US7842543B2 (en) 2009-02-17 2010-11-30 Alpha And Omega Semiconductor Incorporated Wafer level chip scale package and method of laser marking the same
US8173552B2 (en) 2009-08-04 2012-05-08 Intel Corporation Method of fabricating an identification mark utilizing a liquid film assisted by a laser
US8415260B2 (en) 2010-04-08 2013-04-09 International Business Machines Corporation Chip identification for organic laminate packaging and methods of manufacture
US9385040B2 (en) 2014-02-19 2016-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing a semiconductor device
US9431321B2 (en) * 2014-03-10 2016-08-30 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device and semiconductor integrated circuit wafer
KR102506703B1 (ko) 2014-12-16 2023-03-03 데카 테크놀로지 유에스에이 인코포레이티드 반도체 패키지를 마킹하는 방법
US10157792B2 (en) 2016-10-27 2018-12-18 Nxp Usa, Inc. Through substrate via (TSV) and method therefor
US10163807B2 (en) 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment pattern for package singulation

Also Published As

Publication number Publication date
US20220037264A1 (en) 2022-02-03
US11450616B2 (en) 2022-09-20

Similar Documents

Publication Publication Date Title
TWI664708B (zh) 標記一半導體封裝之方法
US9099547B2 (en) Testing process for semiconductor devices
KR102081684B1 (ko) 고유 식별자를 포함하는 패키지에 대한 프론트사이드 패키지 레벨 직렬화
US9165890B2 (en) Chip package comprising alignment mark and method for forming the same
KR101901988B1 (ko) 반도체 패키지의 제조 방법
US11289396B2 (en) Sensing component encapsulated by an encapsulation layer with a roughness surface having a hollow region
TWI464857B (zh) 晶片封裝體、其形成方法、及封裝晶圓
US7436047B2 (en) Wafer having scribe lanes suitable for sawing process, reticle used in manufacturing the same, and method of manufacturing the same
US10840111B2 (en) Chip package with fan-out structure
KR100858386B1 (ko) 반도체소자 형성용 기판 및 반도체소자의 제조방법
US20070052106A1 (en) Semiconductor device and method for fabricating the same
US10833022B2 (en) Structure and method to improve overlay performance in semiconductor devices
CN114068312A (zh) 使用背侧掩模层的管芯可追溯性
US20080064215A1 (en) Method of fabricating a semiconductor package
US10242951B1 (en) Optical electronic-chip identification writer using dummy C4 bumps
US10910342B2 (en) Method for transferring and placing a semiconductor device on a substrate
CN107634027A (zh) 一种用于三维集成工艺的光刻对准方法
TWI473189B (zh) 已單離晶粒堆疊封裝件之晶圓級測試方法
US20040238973A1 (en) Semiconductor device having alignment post electrode and method of manufacturing the same
JP2004349611A (ja) 半導体基板、半導体基板の製造方法および半導体素子の製造方法
CN112510016B (zh) 半导体器件及其制造方法
US10937760B2 (en) Method for manufacturing a chip package
JP2005093461A (ja) 半導体基板、半導体基板の製造方法および半導体装置の製造方法
US20220157657A1 (en) Singulating individual chips from wafers having small chips and small separation channels
US20090001597A1 (en) Semiconductor device having an interconnect electrically connecting a front and backside thereof and a method of manufacture therefor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination