JPH1167620A - アライメントマークを有する半導体装置 - Google Patents

アライメントマークを有する半導体装置

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JPH1167620A
JPH1167620A JP9214850A JP21485097A JPH1167620A JP H1167620 A JPH1167620 A JP H1167620A JP 9214850 A JP9214850 A JP 9214850A JP 21485097 A JP21485097 A JP 21485097A JP H1167620 A JPH1167620 A JP H1167620A
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JP
Japan
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alignment mark
conductive layer
semiconductor device
resist
alignment
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Withdrawn
Application number
JP9214850A
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English (en)
Inventor
Toshinori Morihara
敏則 森原
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH1167620A publication Critical patent/JPH1167620A/ja
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 【課題】 重ね合せ精度が高く、かつチップ面積が増加
しないアライメントマークを有する半導体装置を提供す
る。 【解決手段】 半導体装置製造過程でのフォトリソグラ
フィ工程において、マスクとの重ね合せ位置を認識し、
決定するためのアライメントマークを有する半導体装置
であって、シリコン基板１と、シリコン基板１の上に一
定の距離を隔てて互いに平行に並んで延びる複数の導電
層４とを備え、導電層４は複数個のアライメントマーク
を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、アライメントマ
ークを有する半導体装置に関し、特に、チップ領域に形
成されるアライメントマークを有する半導体装置に関す
るものである。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴い、半
導体装置を製造する際には、半導体基板をいくつかのシ
ョット領域に分割し、この領域ごとにパターンを転写す
る露光方法が採用されている。この方法で半導体基板上
のパターンとフォトマスク上のパターンとの位置を高い
精度で重ね合せるためには、半導体基板上に形成される
アライメントマークの位置を正確に認識する必要があ
る。重ね合せ精度が０．２μｍ以下であればダイシング
ライン上にアライメントマークを配置することで所定の
精度を得ることができたが、重ね合せ精度を０．１μｍ
以下にするためには、半導体素子が形成されるショット
の中央部、すなわちチップ領域にアライメントマークを
配置する必要がある。以下、このような従来のアライメ
ントマークの構造について説明する。
【０００３】図４６は従来の半導体基板を示す平面図、
図４７は、図４６中のショット領域を拡大して示す平面
図、図４８は図４７中のアライメントマークを拡大して
示す平面図である。これらの図を参照して、シリコン基
板２００上には、１度の露光により露光されるショット
領域２０１が複数個形成される。各ショット領域２０１
は、半導体素子が形成されるチップ領域であり、またシ
ョット領域２０１内には複数個のアライメントマーク２
０３が形成される。１つのアライメントマーク２０３は
Ｙ軸方向に延びるアライメントマーク２０４ａと、Ｘ軸
方向に延びるアライメントマーク２０４ｂにより構成さ
れる。アライメントマーク２０４ａ、２０４ｂは、それ
ぞれ、一定間隔をおいて形成された複数個のアライメン
トパターン２０５ａ、２０５ｂからなる。
【０００４】図４９は、図４８で示すアライメントパタ
ーン２０５ａの断面図である。図４９を参照して、アラ
イメントマーク２０４ａの位置を検出するには、シリコ
ン基板２００の上方から矢印２０７で示される光が照射
される。この光がアライメントパターン２０５ａで回折
して矢印２０８で示される回折光が検出される。この回
折光により、アライメントマーク２０４ａの位置が認識
される。この認識された位置をもとにシリコン基板２０
０とステッパのフォトマスク（図示せず）との位置合せ
が行なわれ、シリコン基板２００上に塗布されたレジス
トにマスクパターンが転写される。
【０００５】
【発明が解決しようとする課題】以上に示した従来のア
ライメントマークを用いた重ね合せ方法においては、半
導体素子が形成されるチップ領域に半導体素子として機
能しないアライメントパターンを形成する必要がある。
その結果、チップ領域の面積が大きくなり、さらなる微
細化に対応できないという問題があった。
【０００６】そこで、この発明は、上述のような問題点
を解決するためになされたものであり、重ね合せ精度が
高く、かつ、チップ領域の面積が大きくならないアライ
メントマークを有する半導体装置を提供することを目的
とする。
【０００７】
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、半導体装置製造過程でのフォトリ
ソグラフィ工程において、マスクとの重ね合せ位置を認
識し、決定するためのアライメントマークを有し、半導
体基板と、複数の導電層部分とを備える。複数の導電層
部分は、半導体基板の上に一定の距離を隔てて互いに平
行に並んで延びる。導電層部分は複数個のアライメント
マークを含む。
【０００８】このように構成されたこの発明のアライメ
ントマークを有する半導体装置においては、半導体素子
を構成する導電層部分がアライメントマークを含むた
め、半導体素子とは別にアライメントマークを設ける必
要がない。また、導電層部分はチップ領域に形成される
ため、アライメントマークもショットの中央部、すなわ
ちチップ領域に形成される。その結果、重ね合せ精度が
高いだけでなくチップ領域の面積が拡大しないアライメ
ントマークを有する半導体装置を提供することができ
る。
【０００９】また、導電層部分は、相対的に幅の広い第
１部分と、相対的の幅の狭い第２部分とを含むことが好
ましい。この場合、第１部分と第２部分との幅が異なる
ため、第１部分または第２部分のいずれかをアライメン
トマークとすることにより、アライメントマークが検出
しやすくなる。
【００１０】また、複数の導電層部分の端部は互いに接
続されていることが好ましい。この場合、さまざまな形
状のアライメントマークを提供することができる。
【００１１】この発明の別の局面に従った半導体装置
は、半導体装置製造過程でのフォトリソグラフィ工程に
おいて、マスクとの重ね合せ位置を認識し、決定するた
めのアライメントマークを有し、半導体基板と、キャパ
シタとを備える。キャパシタは、半導体基板の上に形成
され、複数の下部電極層と、その下部電極層上に形成さ
れた誘電体層と、その誘電体層の上に形成された上部電
極層とを含む。下部電極層は複数のアライメントマーク
を有する。
【００１２】このように構成されたアライメントマーク
を有する半導体装置においては、半導体素子を構成する
キャパシタの下部電極層がアライメントマークを含むた
め、半導体素子と別にアライメントマークを設ける必要
がない。また、下部電極層はチップ領域に形成されるた
め、アライメントマークもチップ領域に形成される。そ
の結果、重ね合せ精度が高いだけでなく、チップ領域の
面積が拡大しない半導体装置を提供することができる。
【００１３】この発明の別の局面に従った半導体装置
は、半導体装置製造過程でのフォトリソグラフィ工程に
おいて、マスクとの重ね合せ位置を認識し、決定するた
めのアライメントマークを有し、半導体基板と、複数の
下部導電層部分と、複数の上部導電層部分とを備える。
複数の下部導電層部分は、半導体基板の上に一定の距離
を隔てて互いに平行に並んで延びる。複数の上部導電層
部分は、下部導電層部分の上に一定の距離を隔てて互い
に平行に並んで延びるように形成される。上部導電層部
分と下部導電層部分は複数のアライメントマークを含
む。
【００１４】このように構成されたアライメントマーク
を有する半導体装置においては、半導体素子を構成する
上部導電層部分と下部導電層部分は複数のアライメント
マークを含むため、半導体素子と別にアライメントマー
クを設ける必要がない。また、上部および下部導電層部
分はチップ領域に形成されるため、アライメントマーク
もチップ領域に形成される。その結果、重ね合せ精度が
高いだけでなく、チップ領域の面積が拡大しないアライ
メントマークを有する半導体装置を提供することができ
る。
【００１５】また、上部導電層部分の幅は、下部導電層
部分の幅よりも広いことが好ましい。この場合、上部導
電層部分の位置を検出するために上部導電層部分に光を
照射してもこの光が下部導電層部分まで達しないため、
下部導電層部分からの反射光を検出することがない。そ
の結果、上部導電層部分の位置を正しく認識することが
できる。
【００１６】また、アライメントマーク検出光の波長λ
0 と、その入射角θと、フォトリソグラフィ工程で用い
る露光光の波長λ1 と、複数のアライメントマークのピ
ッチＡとの間には以下に示す関係が成り立つことが好ま
しい。
【００１７】
【数２】
【００１８】この場合、アライメントマークの位置をさ
らに正しく認識することができる。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。
【００２０】（実施の形態１）図１は、この発明に従っ
たシリコン基板の平面図、図２は、シリコン基板に形成
されるショット領域の平面図である。これらの図を参照
して、シリコン基板１には、ステッパを用いて一度で露
光できるショット領域２が互いに間隔をあけて形成され
る。１つのショット領域２が１つのチップ領域となる。
ショット領域２には、下層に位置するアライメントマー
ク３と、上層に位置するアライメントマーク１０３が形
成される。アライメントマーク３、１０３は、ともに複
数個設けられ、そのうちの１つは、重ね合せ精度を向上
させるため、ショット領域２のほぼ中央部に設けられ
る。
【００２１】図３は、図２中のアライメントマーク３を
示す平面図、図４は、図３中のＩＶ−ＩＶ線に沿って見
た断面を示す図、図５は、図３中のＶ−Ｖ線に沿って見
た断面を示す図である。図３〜５を参照して、シリコン
基板１にＬＯＣＯＳ酸化膜１０が形成される。ＬＯＣＯ
Ｓ酸化膜１０の上には互いに距離Ａ（０．５μｍ）を隔
てて互いに平行に並んで図３中の横方向に延びるアライ
メントマークとしての４本の導電層４が形成されてい
る。また、図３中の縦方向に延びる４本の導電層（図示
せず）も形成されている。導電層４を覆うようにたとえ
ばＴＥＯＳ酸化膜からなる絶縁層９が形成される。絶縁
層９には導電層４に達する内径０．５μｍのスルーホー
ル７が形成され、スルーホール７を導電性のプラグ８が
充填する。
【００２２】絶縁層９の表面には導電層４の幅とほぼ等
しい幅を有する配線５と、導電層４の幅よりもはるかに
大きい幅の配線６が設けられる。配線５、６は、互いに
プラグ８を介して導電層４と接続される。また、図２中
のアライメントマーク１０３においても、図３〜５で示
すような導電層４が形成される。導電層４の本数はこれ
に限定されるものではなく複数本あればよい。
【００２３】次に、図３〜図５で示すアライメントマー
クを有する半導体装置の製造方法について説明する。図
６〜図１５は、図３〜図５で示すアライメントマークを
有する半導体装置の製造方法を示す図である。なお、図
７は図６中のＶＩＩ−ＶＩＩ線に沿って見た断面を示す
図、図１２は、図１１中のＸＩＩ−ＸＩＩ線に沿って見
た断面図を示す図である。
【００２４】図６および図７を参照して、シリコン基板
１上にＬＯＣＯＳ法を用いてＬＯＣＯＳ酸化膜１０を形
成する。次に、ＬＯＣＯＳ酸化膜１０上にドープトポリ
シリコンからなる層を形成し、この層の上にレジストを
塗布する。レジストをフォトリソグラフィ工程に従い、
所定の形状にパターニングして、このパターンに従って
エッチングすることにより、互いに距離を隔てて一方向
に並んで延びる４本の導電層４を形成する。
【００２５】図８を参照して、導電層４を覆うようにＴ
ＥＯＳ酸化膜からなる厚さ０．３μｍの絶縁層９を形成
する。絶縁層９を覆うようにレジスト１２を塗布する。
次に、シリコン基板１に矢印１３で示す波長λ0 （２４
５ｎｍ）の光を照射する。導電層４で反射して回折して
強めあった光を認識することにより、導電層４の位置が
認識される。
【００２６】図９を参照して、認識された導電層４の位
置のデータに基づいて、ステッパのフォトマスク１２０
に対して所定の位置となるようにシリコン基板１が位置
決めされる。波長がλ1 （８００ｎｍ）の矢印１２１で
示す光がレジスト１２の照射領域１２ａに照射される。
【００２７】図１０を参照して、レジスト１２を現像す
ることにより、スルーホール用のホールパターン１４を
形成する。
【００２８】図１１および図１２を参照して、レジスト
１２をマスクとして絶縁層９をエッチングすることによ
り、導電層４に達する内径０．６μｍのスルーホール７
を形成する。
【００２９】図１３を参照して、スルーホール７を充填
するプラグ８を形成し、プラグ８と絶縁層９とを覆うよ
うに厚さ８００ｎｍのドープトポリシリコン１５をＣＶ
Ｄ法により形成する。ドープトポリシリコン１５上にレ
ジスト１６を塗布する。シリコン基板１に矢印１７で示
す波長λ0 の光を照射して導電層４で反射して回折した
光を検出して、導電層４の位置が認識される。
【００３０】図１４を参照して、認識された導電層４の
位置のデータに基づいて、ステッパのフォトマスク１２
２に対して、所定の位置となるようにシリコン基板１が
位置決めされる。次に、フォトマスク１２２を介して矢
印１２１で示す波長λ1 の光をレジスト１６の照射領域
１６ａに照射する。
【００３１】図１５を参照して、レジスト１６を現像す
ることにより、レジストパターン１８を形成する。
【００３２】図４および図５を参照して、レジストパタ
ーン１８をマスクとして、ドープトポリシリコン１５を
パターニングすることにより、配線５、６が形成され
る。最後に、レジストパターン１８を除去して半導体装
置が完成する。
【００３３】以上に示したアライメントマークを有する
半導体装置においては、図８および図１３で示すよう
に、半導体素子を構成する導電層４がアライメントマー
クとして使用され、導電層４はチップ領域に形成され
る。したがって、重ね合せ精度を低下させないだけでな
くアライメントマークを半導体素子と別に設ける場合に
比べてチップ面積を小さくすることができる。
【００３４】（実施の形態２）実施の形態２では、実施
の形態１の図６〜１５と同様の工程でアライメントマー
クを製造するが、検出光の波長λ0 等を限定する。
【００３５】図１６は、露光される導電層を示す断面図
である。図１６を参照して、この発明によれば、図８、
９、１３、１４で示す工程において、矢印１３および１
７で示す検出用の光の波長λ0 と、矢印１２で示す露光
用の光の波長λ1 と、導電層４と検出用の光がなす角度
（アライメントマーク検出光の入射角）θと、導電層４
の間の距離（アライメントマークのピッチ）Ａとの間に
は、以下で示す関係が成り立つようにする。
【００３６】
【数３】
【００３７】そのため、強い回折光を検出でき、アライ
メントマークがさらに検出しやすくなる。なお、好まし
い一例として、λ0 ＝８００ｎｍ、θ＝６０°、λ1 ＝
２４５ｎｍとした場合、最適なピッチ（Ａ）は、５１
６．４ｎｍ（ｎ＝２５０）、５６５．７ｎｍ（ｎ＝３０
０）、６１１．０１ｎｍ（ｎ＝３５０）となる。
【００３８】（実施の形態３）図１７は、この発明の実
施の形態３に従ったアライメントマークを示す平面図で
あり、（Ａ）は、１つの局面に従ったアライメントマー
クを示し、（Ｂ）は別の局面に従ったアライメントマー
クを示す。
【００３９】（Ａ）のアライメントマークでは、１本の
導電層２１がシリコン基板上に延びている。図１７の
（Ａ）の横方向に延びる部分がアライメントマークであ
るため、アライメントマークの端部が各々繋がった状態
になっている。また、導電層２１の端部は、コンタクト
ホール７を介して他の配線と接続される。
【００４０】（Ｂ）においては、導電層２２では、横方
向に延びる孔２２ａが形成されている。したがって、こ
の孔２２ａ間に挟まれた導電層２２の部分がアライメン
トマークとして機能する。また、導電層２２は、その両
端部のスルーホール７により他の配線と接続される。
【００４１】このように構成されたアライメントマーク
を有する半導体装置においては、まず、実施の形態１で
示したアライメントマークを有する半導体装置と同様の
効果が得られる。さらに、アライメントマークの各端部
を接続して配線の形状を自由に変形することができる。
【００４２】（実施の形態４）図１８は、図２中のアラ
イメントマーク３、１０３の別の局面に従ったものを示
す平面図であり、図１９は、図１８中のＸＩＸ−ＸＩＸ
線に沿って見た断面を示す図である。これらの図を参照
して、シリコン基板１において、ＬＯＣＯＳ酸化膜１０
で囲まれた領域が活性領域３６である。活性領域３６に
は不純物領域４０が形成されている。不純物領域４０の
間がチャネル領域であり、このチャネル領域上にゲート
酸化膜４１を介してアライメントマークとしてのゲート
電極３２が形成されている。ゲート電極３２を覆うよう
に絶縁層４２が形成され、絶縁層４２には不純物領域４
０に達するコンタクトホール３７が形成されている。コ
ンタクトホール３７を充填するようにプラグ３８が形成
されている。
【００４３】ゲート電極３２は、図１８中の横方向に延
びるように、かつ、それぞれが一定の間隔を隔てるよう
に形成されている。また、図示しないが、図１８中の縦
方向に延びるゲート電極も形成されている。絶縁層４２
上にゲート電極３２とほぼ平行に延びる配線３３が形成
されている。配線３３に対してほぼ垂直方向に幅の広い
配線３４が延びている。配線３４はプラグ３８を介して
不純物領域４０と接続されている。配線３５は４本のゲ
ート電極３２と接続され、かつ、ゲート電極３２の延び
る方向と平行に絶縁層４２上を延びている。
【００４４】次に、上述のようなアライメントマークを
有する半導体装置の製造方法について説明する。図２０
〜図２８は、図１８および図１９で示すアライメントマ
ークを有する半導体装置の製造工程を示す図である。な
お、図２１は、図２０のＸＸＩ−ＸＸＩ線に沿って見た
断面を示す図、図２３は、図２２のＸＸＩＩＩ−ＸＸＩ
ＩＩ線に沿って見た断面を示す図である。図２０および
２１を参照して、シリコン基板１上にＬＯＣＯＳ法によ
りＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜
１０により囲まれた領域が活性領域３６となる。
【００４５】図２２および２３を参照して、シリコン基
板１上に厚さ３００ｎｍのシリコン酸化膜を形成する。
このシリコン酸化膜上に厚さ８００ｎｍのドープトポリ
シリコンを堆積する。ドープトポリシリコン上にレジス
トを塗布し、このレジストを所定の形状にパターニング
する。パターニングされたレジストをマスクとしてドー
プトポリシリコンおよびシリコン酸化膜をエッチングす
ることにより、アライメントマークとしてのゲート電極
３２およびゲート酸化膜４１を形成する。ゲート電極３
２をマスクとしてシリコン基板１に不純物イオンを注入
することにより、不純物領域４０を形成する。
【００４６】図２４を参照して、シリコン基板１上に厚
さ５００ｎｍのＳｉＯ2 からなる絶縁層４２を堆積す
る。絶縁層４２上にレジスト４３を塗布する。シリコン
基板１に矢印４５で示す光を照射して、ゲート電極で反
射して回折した光を検出することにより、アライメント
マークとしてのゲート電極３２の位置を認識する。認識
されたゲート電極３２の位置のデータに基づいて、ステ
ッパのフォトマスク（図示せず）に対して、シリコン基
板１が所定の位置関係となるように位置決めされた後、
レジスト４３が所定のパターンに従って露光される。
【００４７】図２５を参照して、露光されたレジスト４
３を現像することにより、コンタクトホールを形成する
ためのホールパターン４６が形成される。
【００４８】図２６を参照して、ホールパターン４６に
従って絶縁層４２をエッチングすることにより、不純物
領域４０に達する内径０．５μｍのコンタクトホール３
７を形成する。
【００４９】図２７を参照して、コンタクトホール３７
を充填するように、導電性のプラグ３８を形成する。プ
ラグ３８と絶縁層４２とに接するようにＣＶＤ法により
厚さ８００ｎｍのドープトポリシリコン４８を堆積す
る。ドープトポリシリコン４８上にレジスト４８を塗布
する。シリコン基板１に矢印４７で示す光を照射し、ゲ
ート電極３２で反射して回折した光を検出することによ
り、ゲート電極３２の位置を認識する。認識されたゲー
ト電極３２の位置に基づき、フォトマスクに対して所定
の位置となるようにシリコン基板１が位置決めされた
後、レジスト４９が所定のパターンに従って露光され
る。
【００５０】図２８を参照して、露光されたレジスト４
９を現像することにより、レジスト４９にホールパター
ン５０が形成される。
【００５１】図１９を参照して、レジスト４９をマスク
としてホールパターン５０に従ってドープトポリシリコ
ン４８をエッチングして配線３３、３４、３９を形成す
る。最後に、レジスト４９を除去して図１８および図１
９で示す半導体装置が完成する。
【００５２】このようなアライメントマークを有する半
導体装置においては、図２７で示すように、半導体素子
を構成するゲート電極３２をアライメントマークとして
使用し、このアライメントマークはチップ領域に形成さ
れるため、重ね合せ精度が低下しないだけでなくアライ
メントマークを半導体素子と別に設けた場合に比べて、
チップ面積が縮小し、半導体装置の微細化をさらに進め
ることができる。
【００５３】（実施の形態５）図２９は、１つの局面に
従った図２中のアライメントマーク３、１０３の平面図
であり、図３０は、図２９中のＸＸＸ−ＸＸＸ線に沿っ
て見た断面を示す図である。これらの図を参照して、シ
リコン基板１にＬＯＣＯＳ酸化膜１０が形成されてい
る。ＬＯＣＯＳ酸化膜１０で囲まれた領域に不純物領域
５２が形成されている。シリコン基板１を覆うように厚
さ３００ｎｍのＳｉＯ2 からなる絶縁層５３が形成され
ている。絶縁層５３には不純物領域５２に達するコンタ
クトホール５４が縦方向と横方向に一定間隔に形成され
ている。コンタクトホール５４を充填するように導電性
のプラグ５５が形成されている。プラグ５５と絶縁層５
３とに接するように図２９中の横方向に延びるようにア
ライメントマークとしてのストレージノード５６が形成
されている。また、図示しないが、図２９中の縦方向に
延びるアライメントマークとしてのストレージノードも
形成されている。ストレージノード５６を覆うように厚
さ８００ｎｍのＳｉＯ2 からなる誘電体膜５７が形成さ
れている。誘電体膜５７上にドープトポリシリコンから
なるセルプレート５８が形成されている。ストレージノ
ード５６と、誘電体膜５７と、セルプレート５８とがキ
ャパシタを構成する。
【００５４】キャパシタを覆うように厚さが約１０００
ｎｍでＳｉＯ2 からなる絶縁層５９が形成されている。
絶縁層５９には、セルプレート５８に達するスルーホー
ル６０が形成されており、スルーホール６０内には導電
性のプラグ６１が充填されている。絶縁層５９とプラグ
６１と接するように配線６２が形成されている。
【００５５】次に、図２９および３０で示すアライメン
トマークを有する半導体装置の製造方法について説明す
る。図３１〜３７は、図２９および３０で示すこの発明
のアライメントマークを有する半導体装置の製造方法を
示す図である。図３１を参照して、シリコン基板１上
に、ＬＯＣＯＳ法により、ＬＯＣＯＳ酸化膜１０を形成
する。次に、シリコン基板１全面に不純物イオンを注入
することにより、シリコン基板１の表面に不純物領域５
２を形成する。シリコン基板１を覆うように厚さが３０
０ｎｍでＳｉＯ2 からなる絶縁層５３を形成する。絶縁
層５３上にレジストを塗布し、このレジストを所定の形
状にパターニングすることによりレジストパターンを形
成する。レジストパターンに従って絶縁層５３をエッチ
ングすることによりコンタクトホール５４を形成する。
コンタクトホール５４を埋込むプラグ５５を形成した
後、絶縁層５３とプラグ５５とに接するように厚さ５〜
１０ｎｍのドープトポリシリコンを堆積する。このドー
プトポリシリコン上にレジストを塗布し、このレジスト
を所定の形状にパターニングしてレジストパターンを形
成する。レジストパターンをマスクとしてドープトポリ
シリコンをエッチングすることにより、互いに距離を隔
てて一方向に延びるストレージノード５６を形成する。
【００５６】図３２を参照して、ストレージノード５６
を覆うように厚さが５〜１０ｎｍでＳｉ2 Ｎ3 からなる
誘電体膜６３を堆積する。誘電体膜６３上にドープトポ
リシリコンからなる導電層６４を堆積する。導電層６４
上にレジスト６５を塗布する。シリコン基板１に矢印６
６で示す光を照射することにより、ストレージノード５
６で回折して強め合う光を検出する。これにより、スト
レージノード５６の位置が認識され、ステッパのフォト
マスク（図示せず）に対して所定の位置となるようにシ
リコン基板１が位置決めされる。次に、ステッパにより
レジスト６５は所定のパターンに露光される。
【００５７】図３３を参照して、露光されたレジストを
現像してレジストパターン６７を形成する。
【００５８】図３４を参照して、レジストパターン６７
に従って導電層６４および誘電体膜６３をエッチングす
ることにより、誘電体膜５７およびセルプレート５８を
形成する。これにより、キャパシタが完成する。キャパ
シタを覆うように厚さが１０００ｎｍでＳｉＯ2 からな
る絶縁膜５９を堆積する。絶縁膜５９上にレジスト６８
を塗布する。シリコン基板１に矢印６９で示す光を照射
して回折により強め合う光を検出する。これにより、ス
トレージノード５６の位置が認識され、この位置データ
に基づきステッパのフォトマスク（図示せず）に対して
所定の位置となるようシリコン基板１が位置決めされ
る。次に、ステッパを用いてレジスト６８が所定のパタ
ーンに露光される。
【００５９】図３５を参照して、露光されたレジスト６
８を現像することによりホールパターン７０が形成され
る。
【００６０】図３６を参照して、ホールパターン７０に
従って絶縁層５９をエッチングすることにより、スルー
ホール６０が形成される。スルーホール６０を充填する
ように導電性のプラグ６１を形成し、さらに、プラグ６
１と絶縁層５９とに接するように厚さが５００ｎｍでＡ
ｌＳｉからなる導電層７１を形成する。導電層７１上に
レジスト７２を塗布する。シリコン基板１に矢印７３で
示す光を照射して、回折により強め合う光を検出してス
トレージノード５６の位置を認識する。この位置データ
に基づき、ステッパのフォトマスク（図示せず）に対し
て所定の位置となるようにシリコン基板１が位置決めさ
れ、レジスト７２が所定のパターンに従って露光され
る。
【００６１】図３７を参照して、露光されたレジスト７
２を現像することにより、レジストパターン７４が形成
される。
【００６２】図３０を参照して、レジストパターン７４
に従って導電層７１をエッチングすることにより、配線
６２が形成される。最後に、レジストパターン７４を除
去して図３０で示すアライメントマークを有する半導体
装置が完成する。
【００６３】このような本発明のアライメントマークを
有する半導体装置においては、図３２、３４および３６
で示すように、半導体素子を構成するストレージノード
５６をアライメントマークとして用いるため、また、ア
ライメントマークはチップ領域に形成されるため、重ね
合せ精度を低下させないだけでなくアライメントマーク
を半導体素子とは別に設けた場合に比べて、チップの面
積が小さくなり半導体装置の微細化を図ることができ
る。
【００６４】（実施の形態６）図３８は、別の局面に従
った図２中のアライメントマーク３，１０３の平面図で
ある。図３９は、図３８のＸＸＸＩＸ−ＸＸＸＩＸ線に
沿って見た断面を示す図である。これらの図を参照し
て、シリコン基板１にはＬＯＣＯＳ酸化膜１０が形成さ
れている。ＬＯＣＯＳ酸化膜１０上にはアライメントマ
ークとしてのマーク８０部ａと、配線部８０ｂとにより
構成される配線が形成される。マーク部８０ａの幅は、
配線部８０ｂの幅よりも広い。マーク部８０ａは、図３
８中の横方向に互いに間隔を隔てて延びるように形成さ
れる。また、図示しないが、図３８中の縦方向に延びる
配線も形成されている。配線を覆うように厚さが５００
ｎｍでＳｉＯ2 からなる絶縁層８１が形成されている。
【００６５】次に、図３８および３９で示すアライメン
トマークを有する半導体装置の製造方法について説明す
る。図４０は、図３８および３９で示すアライメントマ
ークを有する半導体装置の製造方法を示す図である。図
４０を参照して、シリコン基板１上にＬＯＣＯＳ法によ
りＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜
１０上に厚さ１００ｎｍのドープトポリシリコンを堆積
し、このドープトポリシリコンを所定の形状にパターニ
ングすることにより、マーク部８０ａと配線部８０ｂと
を形成する。マーク部８０ａと配線部８０ｂとを覆うよ
うに厚さが３００ｎｍでＳｉＯ2 からなる絶縁層８１を
形成する。絶縁層８１上にドープトポリシリコン８２を
形成し、ドープトポリシリコン８２上にレジスト８３を
塗布する。シリコン基板１に矢印８４で示す光を照射す
ることにより、マーク部８０ａで回折して強め合う光を
検出して、マーク部８０ａの位置を認識する。認識され
たマーク部８０ａの位置データをもとにステッパのフォ
トマスク（図示せず）に対して所定の位置となるように
シリコン基板１が位置決めされる。その後ステッパを用
いてレジスト８３を露光する。
【００６６】このようなアライメントマークを有する半
導体装置においては、半導体素子の一部である配線の一
部をアライメントマークとして使用するため、また、ア
ライメントマークはチップ領域に形成されるため、重ね
合せ精度が低下しないだけでなくアライメントマークを
半導体素子と別に設けた場合に比べて、チップの面積が
小さくなり、半導体装置の集積化をさらに進めることが
できる。また、検出される部分の幅を太くしているた
め、容易に検出を行なうことができる。
【００６７】（実施の形態７）図４１は、さらに別の局
面に従った図２中のアライメントマーク３、１０３の平
面図であり、図４２は、図４１中のＸＸＸＸＩＩ−ＸＸ
ＸＸＩＩ線に沿って見た断面を示す図である。図４１お
よび図４２を参照して、シリコン基板１にＬＯＣＯＳ酸
化膜１０が形成されている。ＬＯＣＯＳ酸化膜１０上に
厚さ１００ｎｍのドープトポリシリコンからなり、アラ
イメントマークとしての導電層９０ａが図４１中の横方
向に延びるように互いに距離を隔てて形成されている。
導電層９０ａを覆うように厚さが３００ｎｍでＳｉＯ2
からなる絶縁層９１が形成されている。絶縁層９１の上
に厚さ１００ｎｍのドープトポリシリコンからなり、互
いに距離を隔てて導電層９０ａの真上に位置して延びる
導電層９０ｂが形成されている。導電層９０ｂの幅Ｗ2
は、導電層９０ａの幅Ｗ1 よりも大きい。導電層９０ｂ
を覆うように厚さが３００ｎｍでＳｉＯ2 からなる絶縁
層９２が形成されている。まて、図示しないが、図４１
中の縦方向に延びる導電層も形成されている。
【００６８】次に、図４２で示すアライメントマークを
有する半導体装置の製造方法について説明する。図４３
〜図４５は、図４１および４２で示すアライメントマー
クを有する半導体装置の製造方法を示す図である。図４
３を参照して、シリコン基板１上にＬＯＣＯＳ法によ
り、ＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化
膜１０上に厚さ１００ｎｍのドープトポリシリコンを堆
積し、このドープトポリシリコン上にレジスト塗布す
る。レジストを所定の形状にパターニングしてレジスト
パターンを形成し、レジストパターンに従ってドープト
ポリシリコンをエッチングする。これにより、互いに距
離を隔てて一方向に延びる導電層９０ａを形成する。
【００６９】図４４を参照して、導電層９０ａを覆うよ
うに絶縁層９１を堆積し、絶縁層９１の表面にドープト
ポリシリコン９４を形成する。ドープトポリシリコン９
４を覆うようにレジスト９５を塗布し、シリコン基板１
に矢印９３で示す光を照射することにより、導電層９０
ａで回折して強め合う光を検出する。これにより、導電
層９０ａの位置を認識して、この位置データに基づいて
ステッパのフォトマスク（図示せず）に対して所定の位
置となるようにシリコン基板が位置決めされる。次に、
レジスト９５が所定の形状にパターニングされ、レジス
トパターンとなり、このレジストパターンをマスクとし
てドープトポリシリコン９４をエッチングすることによ
り、導電層９０ａの上に位置し、互いに距離を隔てて一
方向に延びる導電層９０ｂを形成する。
【００７０】図４５を参照して、導電層９０ｂを覆うよ
うに絶縁層９２を堆積し、絶縁層９２の表面にレジスト
９６を塗布する。シリコン基板１に矢印９７で示す光を
照射して導電層９０ｂで回折して強め合った光を認識す
ることにより、導電層９０ｂの位置を認識する。この位
置データに基づき、ステッパのフォトマスク（図示せ
ず）に対して所定の位置となるようにシリコン基板１を
位置決めする。その後、レジスト９６を露光することに
より、所定のレジストパターンを形成できる。
【００７１】このようなアライメントマークを有する半
導体装置においては、図４４および４５で示すように、
半導体素子の一部である導電層９０ａ、９０ｂをアライ
メントマークとして使用するため、また、アライメント
マークはチップ領域に形成されるため、アライメントマ
ークを半導体素子と別に設けた場合に比べてチップ領域
の面積が小さくなり、半導体装置のさらなる微細化を図
ることができるだけでなく、重ね合せ精度が低下しな
い。また、下部に位置するアライメントマークとしての
導電層９０ａの幅は、上部に位置するアライメントマー
クとしての導電層９０ｂの幅よりも小さいため、導電層
９０ｂを光学顕微鏡などで認識する際に間違って導電層
９０ａを見てしまうことがない。さらに、導電層９０ｂ
に光を照射する際には、導電層９０ｂに遮られて導電層
９０ａまで光が達しにくいため、導電層９０ａで回折し
た光を認識することがない。そのため、アライメントマ
ーク９０ｂを確実に認識することができる。
【００７２】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形可能
である。まず、上述の（１）で示す式は、実施の形態２
だけでなく、実施の形態３〜７についても適用可能であ
る。すなわち、実施の形態３〜７についても、上述の
（１）で示す式のような関係を成立させれば、さらに精
度よくアライメントマークを検出することができる。ま
た、それぞれの実施の形態で用いた絶縁層や導電層の材
料や膜厚は必要に応じて適宜変更することができる。
【００７３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７４】
【発明の効果】この発明の１つの局面に従ったアライメ
ントマークを有する半導体装置は、半導体装置製造過程
でのフォトリソグラフィ工程において、マスクと重ね合
せ位置を認識し、決定するためのアライメントマークを
有し、半導体基板と、複数の導電層部分とを備える。複
数の導電層部分は半導体基板の上に一定の距離を隔てて
互いに平行に並んで延びる。導電層部分は複数個のアラ
イメントマークを含む。
【００７５】このように構成されたこの発明のアライメ
ントマークを有する半導体装置においては、重ね合せ精
度が高くかつチップ領域の面積が拡大しないアライメン
トマークを有する半導体装置を提供することができる。
【００７６】また、導電層部分は、相対的に幅の広い第
１部分と、相対的の幅の狭い第２部分とを含むことが好
ましい。この場合、第１部分と第２部分との幅が異なる
ため、第１部分または第２部分のいずれかをアライメン
トマークとすることにより、アライメントマークを検出
しやすくなる。
【００７７】また、複数の導電層部分の端部は互いに接
続されていることが望ましい。この場合、さまざまな形
状のアライメントマークを提供することができる。
【００７８】この発明の別の局面に従った半導体装置
は、半導体装置製造過程でのフォトリソグラフィ工程に
おいて、マスクとの重ね合せ位置を認識し、決定するた
めのアライメントマークを有し、半導体基板と、キャパ
シタとを備える。キャパシタは、半導体基板の上に形成
され、複数の下部電極層と、その下部電極層上に形成さ
れた誘電体層と、その誘電体層の上に形成された上部電
極層とを含む。下部電極層は複数のアライメントマーク
を有する。
【００７９】このように構成されたアライメントマーク
を有する半導体装置においては、重ね合せ精度が高く、
かつチップ領域の面積が拡大しない半導体装置を提供す
ることができる。
【００８０】この発明の別の局面に従った半導体装置
は、半導体装置製造過程でのフォトリソグラフィ工程に
おいて、マスクとの重ね合せ位置を認識し、決定するた
めのアライメントマークを有し、半導体基板と、複数の
下部導電層部分と、複数の上部導電層部分とを備える。
複数の下部導電層部分は、半導体基板の上に一定の距離
を隔てて互いに平行に並んで延びる。複数の上部導電層
部分は、下部導電層部分の上に一定の距離を隔てて互い
に平行に並んで延びるように形成される。上部導電層部
分と下部導電層部分は複数のアライメントマークを含
む。
【００８１】このように構成されたアライメントマーク
を有する半導体装置においては、重ね合せ精度が高く、
かつ、チップ領域の面積が拡大しないアライメントマー
クを有する半導体装置を提供することができる。
【００８２】また、上部導電層部分の幅は、下部導電層
の幅よりも広いことが好ましい。この場合、上部導電層
部分の位置を検出するために上部導電層に光を照射して
もこの光が下部導電層まで達しないため、下部導電層か
らの反射光を検出することがない。その結果、上部導電
層の位置を正しく認識することができる。また、アライ
メントマーク検出光の波長λ0 と、その入射角θと、フ
ォトリソグラフィ工程で用いる露光光の波長λ1 と、複
数のアライメントマークのピッチＡとの間には（１）で
示す関係が成り立つことが好ましい。この場合、アライ
メントマークの位置をさらに正しく認識することができ
る。
【図面の簡単な説明】
【図１】 この発明によるアライメントマークを有する
半導体装置が形成されるシリコン基板を示す図である。
【図２】 図１中のショット領域を示す平面図である。
【図３】 この発明に従った１つのアライメントマーク
を示す平面図である。
【図４】 図３中のＩＶ−ＩＶ線に沿って見た断面を示
す図である。
【図５】 図３中のＶ−Ｖ線に沿って見た断面を示す図
である。
【図６】 図３で示すアライメントマークを有する半導
体装置の製造方法の第１工程を示す図である。
【図７】 図６中のＶＩＩ−ＶＩＩ線に沿って見た断面
を示す図である。
【図８】 図３で示すアライメントマークを有する半導
体装置の製造方法の第２工程を示す断面図である。
【図９】 図３で示すアライメントマークを有する半導
体装置の製造方法の第３工程を示す断面図である。
【図１０】 図３で示すアライメントマークを有する半
導体装置の製造方法の第４工程を示す断面図である。
【図１１】 図３で示すアライメントマークを有する半
導体装置の製造方法の第５工程を示す平面図である。
【図１２】 図１１中のＸＩＩ−ＸＩＩ線に沿って見た
断面を示す図である。
【図１３】 図３で示すアライメントマークを有する半
導体装置の製造方法の第６工程を示す断面図である。
【図１４】 図３で示すアライメントマークを有する半
導体装置の製造方法の第７工程を示す断面図である。
【図１５】 図３で示すアライメントマークを有する半
導体装置の製造方法の第８工程を示す断面図である。
【図１６】 検出用の光と露光用の光が照射されるアラ
イメントマークを示す断面図である。
【図１７】 この発明の実施の形態３に従ったアライメ
ントマークとしての導電層を示す平面図であり、（Ａ）
は、１つの局面に従った導電層を示す平面図であり、
（Ｂ）は、別の形態に従った導電層を示す平面図であ
る。
【図１８】 この発明の実施の形態４に従ったアライメ
ントマークを有する半導体装置を示す平面図である。
【図１９】 図１８中のＸＩＸ−ＸＩＸ線に沿って見た
断面を示す図である。
【図２０】 図１８で示すアライメントマークを有する
半導体装置の製造方法の第１工程を示す平面図である。
【図２１】 図２０中のＸＸＩ−ＸＸＩ線に沿って見た
断面を示す図である。
【図２２】 図１８で示すアライメントマークを有する
半導体装置の製造方法の第２工程を示す平面図である。
【図２３】 図２２中のＸＸＩＩＩ−ＸＸＩＩＩ線に沿
って見た断面を示す図である。
【図２４】 図１８で示すアライメントマークを有する
半導体装置の製造方法の第３工程を示す断面図である。
【図２５】 図１８で示すアライメントマークを有する
半導体装置の製造方法の第４工程を示す断面図である。
【図２６】 図１８で示すアライメントマークを有する
半導体装置の製造方法の第５工程を示す断面図である。
【図２７】 図１８で示すアライメントマークを有する
半導体装置の製造方法の第６工程を示す断面図である。
【図２８】 図１８で示すアライメントマークを有する
半導体装置の製造方法の第７工程を示す断面図である。
【図２９】 この発明の実施の形態５に従ったアライメ
ントマークを有する半導体装置を示す平面図である。
【図３０】 図２９中のＸＸＸ−ＸＸＸ線に沿って見た
断面を示す図である。
【図３１】 図２９で示すアライメントマークを有する
半導体装置の製造方法の第１工程を示す断面図である。
【図３２】 図２９で示すアライメントマークを有する
半導体装置の製造方法の第２工程を示す断面図である。
【図３３】 図２９で示すアライメントマークを有する
半導体装置の製造方法の第３工程を示す断面図である。
【図３４】 図２９で示すアライメントマークを有する
半導体装置の製造方法の第４工程を示す断面図である。
【図３５】 図２９で示すアライメントマークを有する
半導体装置の製造方法の第５工程を示す断面図である。
【図３６】 図２９で示すアライメントマークを有する
半導体装置の製造方法の第６工程を示す断面図である。
【図３７】 図２９で示すアライメントマークを有する
半導体装置の製造方法の第７工程を示す断面図である。
【図３８】 この発明の実施の形態６に従ったアライメ
ントマークを有する半導体装置を示す平面図である。
【図３９】 図３８中のＸＸＸＩＸ−ＸＸＸＩＸ線に沿
って見た断面を示す図である。
【図４０】 図３８で示すアライメントマークを有する
半導体装置の製造工程を示す断面図である。
【図４１】 この発明の実施の形態７に従ったアライメ
ントマークを有する半導体装置を示す平面図である。
【図４２】 図４１中のＸＸＸＸＩＩ−ＸＸＸＸＩＩ線
沿って見た断面を示す図である。
【図４３】 図４１で示すアライメントマークを有する
半導体装置の製造方法の第１工程を示す断面図である。
【図４４】 図４１で示すアライメントマークを有する
半導体装置の製造方法の第２工程を示す断面図である。
【図４５】 図４１で示すアライメントマークを有する
半導体装置の製造方法の第３工程を示す断面図である。
【図４６】 従来のシリコン基板を示す平面図である。
【図４７】 従来のショット領域を示す平面図である。
【図４８】 従来のアライメントマークを示す平面図で
ある。
【図４９】 従来のアライメントマークを示す断面図で
ある。
【符号の説明】
１ シリコン基板、４ ゲート電極、５，６ 配線、２
１，２３，９０ａ，９０ｂ 導電層、５６ 下部電極
層、８０ａ マーク部。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置製造過程でのフォトリソグラ
    フィ工程において、マスクとの重ね合せ位置を認識し、
    決定するためのアライメントマークを有する半導体装置
    であって、 半導体基板と、 前記半導体基板の上に一定の距離を隔てて互いに平行に
    並んで延びる複数の導電層部分とを備え、 前記導電層部分は、複数個の前記アライメントマークを
    含む、アライメントマークを有する半導体装置。
  2. 【請求項２】 前記導電層部分は、相対的に幅の広い第
    １部分と、相対的に幅の狭い第２部分とを含む、請求項
    １に記載のアライメントマークを有する半導体装置。
  3. 【請求項３】 前記複数の導電層部分の端部は互いに接
    続される、請求項１または２に記載のアライメントマー
    クを有する半導体装置。
  4. 【請求項４】 半導体装置製造過程でのフォトリソグラ
    フィ工程において、マスクとの重ね合せ位置を認識し、
    決定するためのアライメントマークを有する半導体装置
    であって、 半導体基板と、 前記半導体基板の上に形成されたキャパシタとを備え、 前記キャパシタは、下部電極層と、前記下部電極層の上
    に形成された誘電体層と、前記誘電体層の上に形成され
    た上部電極層とを含み、 前記下部電極層は、複数個の前記アライメントマークを
    含む、アライメントマークを有する半導体装置。
  5. 【請求項５】 半導体装置製造過程でのフォトリソグラ
    フィ工程において、マスクとの重ね合せ位置を認識し、
    決定するためのアライメントマークを有する半導体装置
    であって、 半導体基板と、 前記半導体基板の上に一定の距離を隔てて互いに平行に
    並んで延びる複数の下部導電層部分と、 前記下部導電層部分の上に一定の距離を隔てて互いに平
    行に並んで延びる複数の上部導電層部分とを備え、 前記上部導電層部分と前記下部導電層部分は複数個の前
    記アライメントマークを含む、アライメントマークを有
    する半導体装置。
  6. 【請求項６】 前記上部導電層の幅は、前記下部導電層
    の幅よりも広い、請求項５に記載のアライメントマーク
    を有する半導体装置。
  7. 【請求項７】 アライメントマーク検出光の波長λ
    0 と、その入射角θと、前記フォトリソグラフィ工程で
    用いる露光光の波長λ1 と、前記複数のアライメントマ
    ークのピッチＡとの間には 【数１】 で示す関係が成り立つ、請求項１〜６のいずれか１項に
    記載のアライメントマークを有する半導体装置。
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