JP3553327B2 - 半導体基板のアライメントマーク及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は,半導体集積回路(以下「LSI」という)などの半導体素子の製造において,位置合わせに用いられる半導体基板のアライメントマーク及びその製造方法に関するものである。
【0002】
【従来の技術】
LSIなどの半導体素子の製造工程として行われるリソグラフィーでは,露光光に対して遮光性を有するクロム等によって所望の形状のパターンを設けたガラス板からなるマスクを用い,半導体基板上に等倍もしくは適当な倍率で伸縮させたパターンを転写する転写法が行われている。この転写法は,反射あるいは投影光学系により,レジストと呼ばれる半導体基板上の感光性高分子にマスクのパターンを結像させ,レジストを露光,感光させることによって行われる。
【0003】
レジストを露光させる工程では,マスクと半導体基板を極めて高精度に位置合わせする必要がある。両者の位置合わせが不正確では,LSIを構成する各回路要素を半導体基板表面の所定の位置に設けることができなくなってしまう。通常,この位置合わせは,マスク上に形成したアライメントマークと,半導体基板表面に形成したアライメントマークを用いることによって行われる。即ち,露光装置のアライメント機構によって,マスク上のアライメントマークと半導体基板表面のアライメントマークの相互の位置関係を計測,把握し,合致させることにより,位置合わせを行っている。
【0004】
このように半導体基板の表面に形成されるアライメントマークの形状としては,その検出手段に応じて様々なものが考案され,実用化されている。ここで,従来のアライメントマークの一例を示すと,例えば図6のようなものが知られている。即ち,図示のアライメントマーク100は,半導体基板表面の絶縁膜などに,縦長形状の凹部からなるスリットパターン101〜105を所定の間隔で配置した構成であり,図6中の矢印106で示したように,これら5本のスリットパターン101〜105の全部を横切るように光学的に走査して信号を検出し,例えば3本目のスリットパターン103を検出した位置を中央位置と認識するようにしている。このような従来の一般的なアライメントマーク100に用いられているスリットパターン101〜105の幅A100は,目的や絶縁膜の膜種,膜厚などによって種々設計されるが,いずれも1μm以上であって,通常は数μm程度の幅を有している。また,各スリットパターン101〜105の長さB100は,走査を容易にさせるために約10μm以上程度に設定されており,深さC100は,絶縁膜の厚さに等しく,約0.1〜5μmに設定されている。なお,アライメントマーク100を例えばタングステン等の不透明膜を介して検出する為には,その膜厚の2倍以上の幅が必要となる。
【0005】
【発明が解決しようとする課題】
ところで,このアライメントマーク100を製造する方法として,次の二つの方法が考えられる。先ず一つの方法は,アライメントマーク100を構成する各スリットパターン101〜105を,半導体素子の各回路要素を製造する工程と独立させて,別途の工程によって製造する方法である。しかしこの方法は,アライメントマーク100の製造工程の分だけ工程数が増加し,半導体素子の製造時間の長期化,コストの高騰を招いてしまう。
【0006】
もう一つの方法は,アライメントマーク100を構成する各スリットパターン101〜105を,半導体素子の各回路要素を製造する工程と同じ工程によって同時に製造していく方法である。この方法によれば,アライメントマーク100を製造するために別途の工程を行う必要が無くなるので,上述の別途の工程を行う方法に比べ,全体的な工程数を少なくすることができ,製造時間の短縮化,コストの低減がはかれる。
【0007】
しかし,この方法は,LSIの回路要素の製造工程によっては,スリットパターン101〜105をうまく製造できない場合がある。ここで,図7,8に基づいて,回路要素の一例である円筒形状のストレージ・ノード110を半導体基板111の表面に形成する場合について具体的に説明すると次のようになる。なお,ストレージ・ノード110とは,LSIの一種であるダイナミック・ランダム・アクセス・メモリ(DRAM)を構成する回路要素のひとつである電荷蓄積電極(以下「ストレージ・ノード」)である。ストレージ・ノード110の形状,方式には種々のものがあるが,図7,8では,円筒(シリンダ)形状のストレージ・ノード110を例にして説明する。
【0008】
図7,8において,左側にストレージ・ノード110の製造工程を示し,右側に,ストレージ・ノード110と同時進行で製造されていくアライメントマーク100のスリットパターン101〜105の各過程を示している。なお,各スリットパターン101〜105の構成はいずれも同様であるため,アライメントマーク100についてはスリットパターン101を代表して示した。
【0009】
半導体基板(シリコンウェハ)111の表面のストレージ・ノード110を製造する箇所においては,図7(a)に示すように,予め,素子分離領域121で区画された能動素子領域122に,酸化ケイ素からなる第1の絶縁膜123と,例えば窒化ケイ素からなるエッチング阻止膜124が設けられており,更に,これら絶縁膜123とエッチング阻止膜124を貫通する接続孔125が形成されている。また,接続孔125は,酸化ケイ素等の第2の絶縁膜126で埋め込まれ,かつ,絶縁膜123とエッチング阻止膜124も第2の絶縁膜126で覆われている。
【0010】
一方,半導体基板111の表面のアライメントマーク100を製造する箇所においても,図7(a’)に示すように,予め,第1の絶縁膜123’とエッチング阻止膜124’と第2の絶縁膜126’が設けられている。これら第1の絶縁膜123’,エッチング阻止膜124’及び第2の絶縁膜126’は,図7(a)に示した第1の絶縁膜123,エッチング阻止膜124及び第2の絶縁膜126と,それぞれ同じ材料で構成されており,両者はそれぞれ同一の工程で形成されたものである。
【0011】
そして,先ずエッチングにより第2の絶縁膜126,126’を所望のパターン形状に除去する。即ち,ストレージ・ノード110を製造する箇所においては,図7(b)に示すように,ストレージ・ノード110のパターン110xを,第2の絶縁膜126の表面に設けたレジスト127に転写,現像し,これをエッチングマスクとして第2の絶縁膜126を垂直方向に異方性エッチングし,接続孔125内を含む図7(b)中破線で示す要素領域126xから第2の絶縁膜126を除去する。この場合,例えば256メガビットDRAMのストレージ・ノードのような回路要素についていえば,この要素領域126xの幅A110は,高々0.5μm程度である。
【0012】
また同時に,アライメントマーク100を製造する箇所においても,図7(b’)に示すように,スリットパターン101のパターン101xを,第2の絶縁膜126’の表面に設けたレジスト127’に転写,現像し,これをエッチングマスクとして第2の絶縁膜126’を垂直方向に異方性エッチングし,図7(b’)中破線で示すスリット領域126x’から第2の絶縁膜126’を除去する。このスリット領域126x’の幅A100は,先に図6で説明したように,通常は数μm程度である。なお,ストレージ・ノード110を製造する箇所とアライメントマーク100を製造する箇所のいずれにおいても,エッチング阻止膜124,124’があるために,第1の絶縁膜123,123’はいずれもエッチングされない。
【0013】
次に,ポリシリコンを半導体基板の全面に成膜する。即ち,ストレージ・ノード110を製造する箇所においては,図7(c)に示すように,ストレージ・ノード材料としてのポリシリコン128が全面に成膜される。また同時に,アライメントマーク100を製造する箇所においても,図7(c’)に示すように,ポリシリコン128’の成膜が行われる。
【0014】
次に,第3の絶縁膜を半導体基板3の全面に成膜する。即ち,ストレージ・ノード110を製造する箇所においては,図7(d)に示すように,酸化ケイ素等の第3の絶縁膜129がポリシリコン128の上に成膜される。この場合,ストレージ・ノード110を製造する箇所においては,要素領域126xの幅A110が高々0.5μm程度と非常に狭いため,第3の絶縁膜129の表面はほぼ水平面となり,要素領域126xにおける第3の絶縁膜129の厚さT2と,その他の領域でのポリシリコン128上の絶縁膜129の厚さT1は,T1<T2となる。
【0015】
また同時に,アライメントマーク100を製造する箇所においても,図7(d’)に示すように,第3の絶縁膜129’がポリシリコン128’の上に成膜される。この場合,上述したように,スリット領域126x’の幅A100は数μm程度と比較的広くなっているため,アライメントマーク100を製造する箇所においては,ポリシリコン128’の表面はスリット領域126x’の形状に沿って凹んだ形状となる。このため,スリット領域126x’の中央付近での第3の絶縁膜129’の厚さT2’と,その他の領域でのポリシリコン128’上の絶縁膜129’の厚さT1’は,ほぼT1’=T2’となる。
【0016】
次に,第3の絶縁膜のエッチバックを行う。即ち,ストレージ・ノード110を製造する箇所においては,第3の絶縁膜129を全面エッチバックし,図7(e)に示すように,ポリシリコン128の表面を露出させる。この場合,ストレージ・ノード110を製造する箇所においては,要素領域126xにおける第3の絶縁膜129の厚さT2と,その他の領域でのポリシリコン128上の絶縁膜129の厚さT1がT1<T2となっているため,ポリシリコン128に形成された,前述の要素領域126xに対応する凹部128xには,第3の絶縁膜129が残ることとなる。
【0017】
また同時に,アライメントマーク100を製造する箇所においても,第3の絶縁膜129’の全面エッチバックが行われる。この場合,アライメントマーク100を製造する箇所においては,スリット領域126x’の中央付近での第3の絶縁膜129’の厚さT2’と,その他の領域でのポリシリコン128’上の絶縁膜129’の厚さT1’がほぼ等しいため,ポリシリコン128’に形成された,前述のスリット領域126x’に対応する凹部128x’には,第3の絶縁膜129’がほとんど残らず,図7(e’)に示すように,凹部128x’内であっても,ポリシリコン128’の表面がほとんど露出した状態となる。
【0018】
次に,ポリシリコンのエッチバックを行う。即ち,ストレージ・ノード110を製造する箇所においては,図8(f)に示すように,ポリシリコン128をエッチバックしても,第3の絶縁膜129が残っているため,前述の凹部128x及び接続孔125内を含む部分は,除去されず残ることになる。また同時に,アライメントマーク100を製造する箇所においても,ポリシリコン128’がエッチバックされるが,この場合は,凹部128x’に第3の絶縁膜129’がほとんど残っていないので,図8(f’)に示すように,ポリシリコン128’は凹部128x’を含めてほとんど除去されてしまう。
【0019】
次に,第3の絶縁膜と第2の絶縁膜を弗酸等で除去する。即ち,ストレージ・ノード110を製造する箇所においては,図8(g)に示すように,凹部128xに残った第3の絶縁膜129と,第2の絶縁膜126を除去することにより,ポリシリコンからなる円筒形状のストレージ・ノード110を形成することができる。また同時に,図8(g’)に示すように,アライメントマーク100を製造する箇所においても,第3の絶縁膜129’と,第2の絶縁膜126’が除去されるが,この場合は,凹部128x’に第3の絶縁膜129’がほとんど残っていないので,図8(f’)に示すように,ポリシリコン128’はほとんど残らない。
【0020】
このように,半導体素子の各回路要素を製造する工程と同じ工程によってアライメントマークを同時に製造した場合は,図8(g’)で説明したように,半導体基板111の表面には,きわめて幅の狭い線状の形状のスリットパターン101しか残らなくなり,明確なアライメントマーク100を製造することができない。また,こうして製造されたアライメントマーク100の各スリットパターン101〜105と半導体基板111(この例では,エッチング阻止膜124’)との接触面の幅Wは0.2μm〜0.1μm程度の非常に細いものとなってしまう。このような細い接触幅では,その後の基板洗浄工程等でアライメントマーク100の各スリットパターン101〜105が,倒壊したり,剥離するといった不具合を生ずる。かかる場合には,アライメントマーク100としての機能を果たさないばかりか,剥離した各スリットパターン101〜105の破片が,LSIの回路領域に飛散し,回路の短絡といった致命的な欠陥を生ずる原因となりかねない。
【0021】
従って,本発明の目的は,半導体素子の各回路要素を製造する工程と同じ工程によってアライメントマークを同時に製造することにより,半導体素子の全体的な製造工程数を少なくでき,しかも,明確で倒壊や剥離の心配のないアライメントマークを提供することにある。
【0022】
【課題を解決するための手段】
かかる課題達成のため,請求項1の発明は,半導体素子の製造工程として行われるリソグラフィーにおいて利用される半導体基板の位置合わせをするためのアライメントマークであって,垂直方向の異方性エッチングにより絶縁膜に設けられた回路要素と略等しい幅のスリット領域に成膜した回路要素材料を所望の形状にエッチングし,その後,絶縁膜を除去することにより形成された,半導体基板の表面に設けられた回路要素と略等しい幅を有する樋状パターンからなることを特徴としている。
【0023】
この請求項1のアライメントマークによれば,樋状パターンの幅が半導体基板の表面に設けられた回路要素と略等しくなっているので,回路要素と同時進行で作成しても,エッチバックなどの工程によって必要以上に除去されていないしっかりとした樋状パターンを導体基板の表面に形成でき,明確で倒壊や剥離の心配のないアライメントマークを得ることができる。本発明において,「回路要素と略等しい幅」とは,回路要素の幅と樋状パターンの幅がまったく同一の長さであることを必要とせず,回路要素を形成する際のエッチバック等の工程を同時進行で行っても,必要以上に除去されることとない樋状パターンを形成できるような範囲の幅であればよい。
【0024】
この請求項1のアライメントマークにおいて,請求項2に記載したように,前記回路要素は,例えばストレージ・ノードである。この場合,例えば請求項3に記載したように,前記ストレージ・ノードが円筒形状であれば,前記樋状パターンの幅は該円筒形状のストレージ・ノードの外径と略等しくすればよい。また,請求項4に記載したように,前記樋状パターンは,ストレージ・ノードと同じ材料で構成されていることが好ましい。そうすれば,回路要素と樋状パターンを同様の条件で製造することができるようになる。更に,請求項5に記載したように,前記半導体基板の表面に対する樋状パターンの取り付けを強固にすべく,半導体基板表面の絶縁膜内に埋め込まれた支持部を有することが好ましい。これにより,より倒壊や剥離の心配のないアライメントマークを提供することができるようになる。
【0025】
また,請求項6の発明は,絶縁膜を垂直方向に異方性エッチングして所望のパターンを形成する工程と,回路要素材料を成膜する工程と,回路要素材料を所望の形状にエッチングする工程と,絶縁膜を除去する工程とを行うことにより回路要素を製造するに際し,これら各工程と同時に並行して同じ工程を行うことにより,回路要素と略等しい幅を有する樋状パターンを半導体基板の表面に形成することを特徴としている。
【0026】
この請求項6の製造方法によれば,半導体素子の各回路要素を製造する工程と同時進行でアライメントマークを製造できるので,アライメントマークを別途の工程で製造する方法に比べて,全体的な工程数を少なくすることができ,製造時間の短縮化,コストの低減がはかれる。なお,この請求項6の製造方法において,請求項7に記載したように,前記回路要素は,例えば円筒形状のストレージ・ノードである。
【0027】
【発明の実施の形態】
以下,本発明の好ましい実施の形態を図面に基づいて説明する。図1,2において,左側に示した図1(a)〜(e)及び図2(f)(g)は,回路要素の一例である円筒形状のストレージ・ノード1の製造工程を示し,右側に示した図1(a’)〜(e’)及び図2(f’)(g’)は,ストレージ・ノード1と同時進行で製造されていく本発明の第1の実施の形態にかかるアライメントマーク2の樋状パターン11についての各過程を示している。なお,図1(a)〜(e)及び図2(f)(g)で説明するストレージ・ノード1の製造工程は,先に図7,8で説明した従来例と実質的に異ならない。また,後述する図3の説明で理解されるように,アライメントマーク2は,環状(長方形の枠状)の樋状パターン11〜15を全部で5箇所に配置した構成を有するが,各樋状パターン11〜15の構成はいずれも同様であるので,図1,2では,代表して樋状パターン11について説明する。
【0028】
半導体基板(シリコンウェハ)3の表面のストレージ・ノード1を製造する箇所においては,図1(a)に示すように,予め,素子分離領域21で区画された能動素子領域22に,酸化ケイ素からなる第1の絶縁膜23と,例えば窒化ケイ素からなるエッチング阻止膜24が設けられており,更に,これら絶縁膜23とエッチング阻止膜24を貫通する接続孔25が形成されている。また,エッチング阻止膜24の上に酸化ケイ素等の第2の絶縁膜26を成膜することにより,接続孔25は第2の絶縁膜26で埋め込まれ,かつ,絶縁膜23とエッチング阻止膜24も第2の絶縁膜26で覆われている。
【0029】
一方,半導体基板3の表面のアライメントマーク2を製造する箇所においても,図1(a’)に示すように,予め,第1の絶縁膜23’とエッチング阻止膜24’と第2の絶縁膜26’が設けられている。これら第1の絶縁膜23’,エッチング阻止膜24’及び第2の絶縁膜26’は,図1(a)に示した第1の絶縁膜23,エッチング阻止膜24及び第2の絶縁膜26と,それぞれ同じ材料で構成されており,両者はそれぞれ同一の工程で形成されたものである。
【0030】
そして,先ずエッチングにより第2の絶縁膜26,26’を所望のパターン形状に除去する。即ち,ストレージ・ノード1を製造する箇所においては,図1(b)に示すように,ストレージ・ノード1のパターン1xを,第2の絶縁膜26の表面に設けたレジスト27に転写,現像し,これをエッチングマスクとして第2の絶縁膜26を垂直方向に異方性エッチングする。そして,接続孔25内を含む図1(b)中破線で示す要素領域26xから第2の絶縁膜26を除去する。この場合,回路要素が例えば256メガビットDRAMにおける円筒形状のストレージ・ノード1であれば,この要素領域26xの形状は内径A1が0.4μm程度の円筒形状に形成される。
【0031】
また同時に,アライメントマーク2を製造する箇所においては,図1(b’)に示すように,第2の絶縁膜26’の表面に設けたレジスト27’に,樋状パターン11を形成するためのパターン11xが転写,現像される(なお,図1(b’)に示すように,断面で表した場合は,樋状パターン11を形成するための一対のパターン11x,11xが転写,現像される)。そして,これをエッチングマスクとして第2の絶縁膜26’が垂直方向に異方性エッチングされる。そして,図1(b’)中破線で示す一対のスリット領域26x’,26x’から第2の絶縁膜26’がそれぞれ除去される。なお,ストレージ・ノード1を製造する箇所とアライメントマーク2を製造する箇所のいずれにおいても,エッチング阻止膜24,24’があるために,第1の絶縁膜23,23’はいずれもエッチングされない。
【0032】
ここで,図3は,本発明の第1の実施の形態にかかるアライメントマーク2の各樋状パターン11〜15を製造するための,各パターン11x〜15xを示し,(a)は各パターン11x〜15xの平面図,(b)は(a)におけるY−Y断面矢視図である。なお,図3(b)のように断面で表した場合は,樋状パターン11を形成するための各パターン11x〜15xは,いずれも一対ずつ現れる。図示の例では,各パターン11x〜15xは,半導体基板3の表面において絶縁膜26’上に設けたレジスト27’に所定の間隔で凹部31〜35を全部で5本配置し,凹部31〜35の中央にエッチング除去されていない島部36〜40を形成した構成になっている。そして,各凹部31〜35の内側壁と各島部36〜40の外側壁との間に,長方形状の各パターン11x〜15xが環状にそれぞれ形成されている。このように構成することにより,凹部31〜35の幅A2自体の幅は約4μm程度と比較的広いが,各パターン11x〜15xの幅A11は,先に説明したストレージ・ノード1を形成するための要素領域26xの内径A1と同程度の約0.4μmになっている。なお,島部36〜40の幅は約3.2μm程度である。各パターン11x〜15xの長さB11は,各樋状パターン11を長くして走査を容易にさせるために約10μm以上程度に設定されており,深さC11は,絶縁膜の厚さに等しく,約0.1〜5μmに設定されている。そして,このような狭い幅を有するパターン11x,11xを利用して第2の絶縁膜26’をエッチング除去したことにより,スリット領域26x’,26x’の幅も,先に説明したストレージ・ノード1の要素領域26xの内径A1と同程度の約0.4μmにすることができる。
【0033】
次に,ポリシリコンを半導体基板3の全面に成膜する。即ち,ストレージ・ノード1を製造する箇所においては,図1(c)に示すように,ストレージ・ノード材料としてのポリシリコン28が成膜される。また同時に,アライメントマーク2を製造する箇所においても,図1(c’)に示すように,ポリシリコン28’の成膜が行われる。
【0034】
次に,第3の絶縁膜を半導体基板3の全面に成膜する。即ち,ストレージ・ノード1を製造する箇所においては,図1(d)に示すように,酸化ケイ素等の第3の絶縁膜29がポリシリコン28の上に成膜される。この場合,ストレージ・ノード1を製造する箇所においては,要素領域26xの幅A1が高々0.4μm程度と非常に狭いため,第3の絶縁膜29の表面はほぼ水平面となり,要素領域26xにおける第3の絶縁膜29の厚さT2と,その他の領域でのポリシリコン28上の絶縁膜29の厚さT1は,T1<T2となる。
【0035】
また同時に,アライメントマーク2を製造する箇所においても,図1(d’)に示すように,第3の絶縁膜29’がポリシリコン28’の上に成膜される。この場合,先に図3で説明したように,パターン11x,11xの幅が狭く,スリット領域26x’の幅A11も先に説明した要素領域26xの内径A1と同程度の約0.4μmになっているため,アライメントマーク2を製造する箇所においても,第3の絶縁膜29’の表面はほぼ水平面となる。このため,スリット領域26x’の中央付近での第3の絶縁膜29’の厚さT2’と,その他の領域でのポリシリコン28’上の第3の絶縁膜29’の厚さT1’も,同様にT1’<T2’となる。
【0036】
次に,第3の絶縁膜のエッチバックを行う。即ち,ストレージ・ノード1を製造する箇所においては,第3の絶縁膜29をエッチバックし,図1(e)に示すように,ポリシリコン28の表面を露出させる。この場合,ストレージ・ノード1を製造する箇所においては,要素領域26xにおける第3の絶縁膜29の厚さT2と,その他の領域でのポリシリコン28上の絶縁膜29の厚さT1がT1<T2となっているため,ポリシリコン28に形成された,前述の要素領域26xに対応する凹部28xには,第3の絶縁膜29が残ることとなる。
【0037】
また同時に,アライメントマーク2を製造する箇所においても,第3の絶縁膜29’の全面エッチバックが行われる。この場合,アライメントマーク2を製造する箇所においても,スリット領域26x’の中央付近での第3の絶縁膜29’の厚さT2’と,その他の領域でのポリシリコン28’上の絶縁膜29’の厚さT1’がT1’<T2’となっているため,ポリシリコン28’に形成された,前述のスリット領域26x’に対応する凹部28x’には,同様に第3の絶縁膜29’が残ることとなる。
【0038】
次に,ポリシリコンのエッチバックを行う。即ち,ストレージ・ノード1を製造する箇所においては,図2(f)に示すように,ポリシリコン28をエッチバックしても,第3の絶縁膜29が残っているため,前述の凹部28x及び接続孔25内を含む部分は,除去されず残ることになる。また同時に,アライメントマーク2を製造する箇所においても,ポリシリコン28’がエッチバックされるが,この場合も同様に,凹部28x’に第3の絶縁膜29’が残っているので,図2(f’)に示すように,前述の凹部28x’を含む部分が,除去されずに残る。
【0039】
次に,第3の絶縁膜と第2の絶縁膜を弗酸等で除去する。即ち,ストレージ・ノード1を製造する箇所においては,図2(g)に示すように,凹部28xに残った第3の絶縁膜29と,第2の絶縁膜26を除去することにより,ポリシリコンからなる円筒形状のストレージ・ノード1を形成することができる。このように形成されたストレージ・ノード1の外径は,要素領域26xの内径A1と同程度であり約0.4μmとなる。
【0040】
また同時に,図2(g’)に示すように,アライメントマーク2を製造する箇所においても,第3の絶縁膜29’と,第2の絶縁膜26’を除去することにより,ストレージ・ノード1の外径とほぼ等しく約0.4μm程度の幅A11を備えた樋状パターン11(図2(g’)では断面を示しているため,一対の樋状パターン11,11として現れる)が形成されることとなる。なお,こうして形成された樋状パターン11の長さB11は約10μm以上である。また,樋状パターン11以外の樋状パターン12〜15も,樋状パターン11と同時進行で形成され,樋状パターン11と同様の大きさ及び形状を有する。
【0041】
このように,半導体素子の回路要素の一つであるストレージ・ノード1を製造する工程と同じ工程によって樋状パターン11〜15を形成し,アライメントマーク2を同時に製造することができる。このため,アライメントマーク2を製造するために別途の工程を行う必要が無く,アライメントマークを別途の工程で製造する方法に比べ,全体的な工程数を少なくすることができ,製造時間の短縮化,コストの低減がはかれる。こうして製造されたアライメントマーク2の幅は,図2(g’)で説明したように,ストレージ・ノード1の外径と同じ程度の幅を有しており,明確なアライメントマーク2を製造することができる。また,こうして製造されたアライメントマーク2の各樋状パターン11〜15と半導体基板3(エッチング阻止膜24)との接触面の幅も約0.4μm程度となるので,その後の基板洗浄工程等でも各樋状パターン11〜15が,倒壊したり,剥離するといった問題を生じない。このため,半導体基板3の表面から剥離したアライメントマーク3の破片がLSIの回路領域へ飛散する心配が無く,回路の短絡といった欠陥も生じない。従って,高品質のLSIが得られるようになる。
【0042】
次に,図4,5において,左側に示した図4(a)〜(e)及び図5(f)(g)は,先と同様,回路要素の一例である円筒形状のストレージ・ノード5の製造工程を示し,右側に示した図4(a’)〜(e’)及び図5(f’)(g’)は,ストレージ・ノード5と同時進行で製造されていく本発明の第2の実施の形態にかかるアライメントマーク6の樋状パターン41についての各過程を示している。なお,第1の実施の形態と同様に,第2の実施の形態においても,樋状パターン41は環状の長方形状に形成されている(なお,図4(a’)〜(e’)及び図5(f’)(g’)でも,樋状パターン41の製造過程を断面で示しているため,各図において,樋状パターン41,パターン41xなどは,いずれも一対ずつ現れている)。そして,この樋状パターン41と,樋状パターン41と同様の構成を有する他の樋状パターン42〜45(樋状パターン42〜45については,図5(f’)に番号のみを示した)の,全部で5つの樋状パターン41〜45によってアライメントマーク6が構成されている。なお,各樋状パターン41〜45の構成はいずれも同様であるので,図4,5では,代表して一対の樋状パターン41の製造過程について説明する。
【0043】
図4(a)に示すように,半導体基板(シリコンウェハ)7の表面のストレージ・ノード5を製造する箇所においては,図4(a)に示すように,予め,素子分離領域51で区画された能動素子領域52に,酸化ケイ素からなる第1の絶縁膜53と,例えば窒化ケイ素からなるエッチング阻止膜54が設けられており,更に,エッチング阻止膜54の上には,能動素子領域52との接続に用いる接続孔55のパターン56を形成したレジスト57が設けられている。そして先ず,このレジスト57をエッチングマスクとしてエッチング阻止膜54と第1の絶縁膜53を図中垂直方向に異方性エッチングし,接続孔55を形成する。
【0044】
一方,半導体基板7の表面のアライメントマーク6を製造する箇所においても,図4(a’)に示すように,予め,第1の絶縁膜53’とエッチング阻止膜54’が設けられており,更に,エッチング阻止膜54’の上には,半導体基板7の表面との接続に用いる接続孔55’のパターン56’を形成したレジスト57’が設けられている。これら第1の絶縁膜53’,エッチング阻止膜54’及びレジスト57’は,図4(a)に示した第1の絶縁膜53,エッチング阻止膜54及びレジスト57と,それぞれ同じ材料で構成されており,両者はそれぞれ同一の工程で形成されたものである(なお,アライメントマーク6を製造する箇所においては,樋状パターン41,41を形成するためのパターン56’は2箇所に現れている)。そして先ず,図4(a)で説明した工程を同時に行うことにより,レジスト57’をエッチングマスクとしてエッチング阻止膜54’と第1の絶縁膜53’を図中垂直方向に異方性エッチングし,接続孔55’,55’を形成する。
【0045】
次に,接続孔の内部にプラグを形成する。即ち,ストレージ・ノード5を製造する箇所においては,レジスト57を除去した後,導電性の膜として例えばポリシリコンを成膜し,全面をエッチバックすることによって,図4(b)に示すように,接続孔55の内部にポリシリコンのプラグ58を形成する。
【0046】
また同時に,アライメントマーク6を製造する箇所においても,レジスト57’が除去された後,ポリシリコンが成膜され,その後のエッチバックによって,図4(b’)に示すように,接続孔55’,55’の内部に支持部としてのポリシリコンのプラグ58’,58’がそれぞれ形成される。
【0047】
次に,第2の絶縁膜の成膜及びそのエッチングを行う。即ち,ストレージ・ノード5を製造する箇所においては,図4(c)に示すように,エッチング阻止膜54の上に酸化ケイ素等の第2の絶縁膜60を成膜し,更にその上に設けたレジスト61にストレージ・ノード5のパターン5xを転写,現像する。この場合,回路要素が例えば256メガビットDRAMにおける円筒形状のストレージ・ノード5であれば,このパターン5xの形状は内径A5が約0.4μm程度の円筒形状に形成される。更に,これをエッチングマスクとして第2の絶縁膜60を垂直方向に異方性エッチングする。そして,図4(c)中破線で示す要素領域60xから第2の絶縁膜60を除去する。なお,第1の絶縁膜53はエッチング阻止膜54で覆われているので,エッチングされない。
【0048】
また同時に,アライメントマーク6を製造する箇所においても,図4(c’)に示すように,エッチング阻止膜54’の上に第2の絶縁膜60’が成膜され,更にその上にレジスト61’が設けられる。このレジスト61’に樋状パターン41,41を形成するためのパターン41x,41xを転写,現像する。このパターン11x,11xの幅は,先に説明したパターン5xの内径A5と同程度の約0.4μmとする。その後,第2の絶縁膜60が垂直方向に異方性エッチングされて,図4(c’)中破線で示す要素領域60x’から第2の絶縁膜60’が除去される。
【0049】
次に,レジスト61を除去した後,ストレージ・ノード材料である,例えばポリシリコンを半導体基板7の全面に成膜する。即ち,ストレージ・ノード5を製造する箇所においては,図4(d)に示すように,ストレージ・ノード材料としてのポリシリコン62が成膜される。また同時に,アライメントマーク6を製造する箇所においても,図4(d’)に示すように,ポリシリコン62’の成膜が行われる。
【0050】
次に,ストレージ・ノード5を製造する箇所においては,先に図1(d)(e)で説明した工程と同様の工程が行われ,図4(e)に示すように,ポリシリコン62の表面が露出する。そして,ポリシリコン62に形成された凹部62xに第3の絶縁膜63が残った状態となる。また同時に,アライメントマーク6を製造する箇所においても,先に図1(d’)(e’)で説明した工程と同様の工程が行われ,図4(e’)に示すように,ポリシリコン62’の表面が露出する。そして,ポリシリコン62’に形成された凹部62x’,62x’に第3の絶縁膜63’,63’がそれぞれ残った状態となる。
【0051】
次に,ポリシリコンのエッチバックを行う。これにより,ストレージ・ノード5を製造する箇所においては,図5(f)に示すように,ポリシリコン62の内,凹部62x及び接続孔55内を含む部分が除去されずに残り,アライメントマーク6を製造する箇所においても,図5(f’)に示すように,ポリシリコン62’の内,前述の凹部62x’,62x’及び接続孔55’,55’内を含む部分が除去されずにそれぞれ残ることとなる。
【0052】
次に,第3の絶縁膜と第2の絶縁膜を弗酸等で除去する。これにより,ストレージ・ノード5を製造する箇所においては,図5(g)に示すように,ポリシリコンからなる円筒形状のストレージ・ノード5を形成することができる。このように形成されたストレージ・ノード5の外径は,パターン5xの内径A5と同程度であり約0.4μmとなる。
【0053】
また同時に,図5(f’)に示すように,アライメントマーク6を製造する箇所においては,ストレージ・ノード5の外径とほぼ等しく約0.4μm程度の幅A41を備えた一対の樋状パターン41,41が形成されることとなる。なお,第1の実施の形態と同様に,こうして形成された樋状パターン41の長さB41は約10μm以上である。また,樋状パターン41以外の他の樋状パターン42〜45(樋状パターン42〜45については,図5(f’)に番号のみを示した)も,樋状パターン41と同時進行で形成され,樋状パターン41と同様の大きさ及び形状を有する。
【0054】
この第2の実施の形態のアライメントマーク6は,先に説明した第1の実施の形態のアライメントマーク2と同様の効果を奏することができることに加え,更に次のような特徴がある。即ち,この第2の実施の形態のアライメントマーク6は,各樋状パターン41〜45と半導体基板7(エッチング阻止膜54)との接触面の幅が約0.4μm程度となることに加えて,絶縁膜53中に設けた支持部としてのプラグ58’によって各樋状パターン41〜45を更に強固に固定することが可能となる。従って,この後の工程である基板洗浄等でのアライメントマーク6の倒壊,剥離といった不具合をより確実に防止することができる。また,これにより半導体基板7の表面から剥離したアライメントマーク6の破片がLSIの回路領域へ飛散する心配がより少なくなり,回路の短絡といった欠陥も生じない。従って,更に高品質のLSIが得られるようになる。
【0055】
以上,本発明の好ましい実施の形態を説明したが,本発明は以上の形態に限らず,適宜変更することができる。例えば,第1及び第2の実施の形態では,リソグラフィー工程の露光過程におけるマスクと半導体基板のアライメントマークに適用した例を説明したが,アライメントマークの形状や大きさを変形させれば,露光,現像によって得られるレジストによる集積回路パターンと,下地基板上に構成されている集積回路パターンとの相対位置誤差量(合わせずれ量)の計測用マークにも適用可能である。また,第1及び第2の実施の形態では,一重の円筒形状(シリンダ型)のストレージ・ノードを製造する工程に基づいて説明したが,複数の円筒を組み合わせたストレージ・ノードを製造する場合にも適用可能である。更に,半導体素子の回路要素の一つであるストレージ・ノードを製造する工程に基づいて説明したが,本発明のアライメントマークはストレージ・ノード以外の半導体素子の他の回路要素についても適用できる。また,アライメントマークを構成する各樋状パターンは,環状とせずに細いスリットを2本設けても良く,スリットは1本または3本以上でも良い。
【0056】
【発明の効果】
本発明によれば,半導体素子の回路要素を製造する工程と同じ工程によってアライメントマークを同時に製造できるので,アライメントマークを製造するために別途の工程を行う必要が無く,アライメントマークを別途の工程で製造する方法に比べ,全体的な工程数を少なくすることができる。このため,製造時間の短縮化,コストの低減がはかれる。本発明のアライメントマークは,回路要素と同じ程度の幅を有しており,明確なアライメントマークを製造することができる。また,こうして製造されたアライメントマークの各樋状パターンは,その後の基板洗浄工程等でも倒壊したり,剥離するといった問題を生じない。このため,半導体基板の表面から剥離したアライメントマークの破片がLSIの回路領域へ飛散する心配が無く,回路の短絡といった欠陥も生じない。従って,高品質のLSIが得られるようになる。また,半導体基板表面の絶縁膜内に例えばプラグのごとき支持部を埋め込むことにより,半導体基板の表面に対する樋状パターンの取り付けを強固にすることができ,より倒壊や剥離の心配のないアライメントマークを提供できるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図2】本発明の第1の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図3】本発明の第1の実施の形態で使用される各パターンを示し,(a)は各パターンの平面図,(b)は(a)におけるY−Y断面矢視図である。
【図4】本発明の第2の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図5】本発明の第2の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図6】従来のアライメントマークの説明図であり,(a)は平面図,(b)は(a)におけるY−Y断面矢視図である。
【図7】従来のアライメントマークをストレージ・ノードと同じ工程で製造した場合の不具合を示す説明図である。
【図8】従来のアライメントマークをストレージ・ノードと同じ工程で製造した場合の不具合を示す説明図である。
【符号の説明】
1 ストレージ・ノード
2 アライメントマーク
3 半導体基板
11 樋状パターン
Claims (7)
- 半導体素子の製造工程として行われるリソグラフィーにおいて利用される半導体基板の位置合わせをするためのアライメントマークであって,垂直方向の異方性エッチングにより絶縁膜に設けられた回路要素と略等しい幅のスリット領域に成膜した回路要素材料を所望の形状にエッチングし,その後,絶縁膜を除去することにより形成された,半導体基板の表面に設けられた回路要素と略等しい幅を有する樋状パターンからなることを特徴とする半導体基板のアライメントマーク。
- 前記回路要素が,ストレージ・ノードであることを特徴とする請求項1に記載の半導体基板のアライメントマーク。
- 前記ストレージ・ノードが円筒形状であり,前記樋状パターンの幅が該円筒形状のストレージ・ノードの外径と略等しいことを特徴とする請求項2に記載の半導体基板のアライメントマーク。
- 前記樋状パターンは,ストレージ・ノードと同じ材料で構成されていることを特徴とする請求項2又は3に記載の半導体基板のアライメントマーク。
- 前記半導体基板の表面に対する樋状パターンの取り付けを強固にすべく,半導体基板表面の絶縁膜内に埋め込まれた支持部を有することを特徴とする請求項1,2,3又は4のいずれかに記載の半導体基板のアライメントマーク。
- 絶縁膜を垂直方向に異方性エッチングして所望のパターンを形成する工程と,回路要素材料を成膜する工程と,回路要素材料を所望の形状にエッチングする工程と,絶縁膜を除去する工程とを行うことにより回路要素を製造するに際し,
これら各工程と同時に並行して同じ工程を行うことにより,回路要素と略等しい幅を有する樋状パターンを半導体基板の表面に形成することを特徴とする半導体基板のアライメントマークの製造方法。 - 前記回路要素が,円筒形状のストレージ・ノードであることを特徴とする請求項6に記載の半導体基板のアライメントマークの製造方法。
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