CN1211817A - 半导体衬底的对准掩模及其制造方法 - Google Patents

半导体衬底的对准掩模及其制造方法 Download PDF

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Abstract

根据本发明的对准标记2,在制造半导体元件的光刻工艺期间用于对准半导体衬底3,包括宽度近似等于形成在半导体衬底3表面形成的电路元件1宽度的槽形图形11。由于槽形图形11的宽度近似等于电路元件1的宽度,即使在形成电路元件1的同时形成对准标记2,在如深腐蚀的工艺期间不必过量除去槽形图形11,就可以在半导体衬底3的表面上形成可靠的槽形图形11。因此,可以在形成半导体电路元件的同时制备清楚的对准标记,且不存在任何塌陷或分离的危险。

Description

半导体衬底的对准掩模及其制造方法
本发明涉及在如半导体集成电路(以后称做LSI)等的半导体元件的制造期间用于对准使用的半导体衬底的对准掩模及其制造方法。
在制造半导体元件如LSI的光刻工艺期间，使用由透明基底构成的掩模将电路图形以全尺寸或按比例缩小到合适的程度转移到半导体衬底上的传递法，其中使用具有抗光学系统曝光的光阻性质的材料例如铬在掩模中形成所需的电路图形。在该转移步骤期间，使用反射或投影光学系统在半导体衬底上称为光刻胶的光敏高聚合物上通过曝光和压印光刻胶，形成掩模图形的图象，将需要的电路图形转移到半导体衬底上。
在曝光光刻胶的工艺中，有必要以极高准确度对准掩模和半导体衬底。如果对准不准确，构成LSI的不同电路元件将不能在半导体衬底表面上的特定位置处形成。通常，使用形成在掩模上的对准标记和形成在半导体衬底表面上的对准标记可以获得所述对准。换句话说，通过曝光装置上的对准机构测量和确定掩模上的对准标记和半导体衬底表面上的对准标记之间的位置关系，以便对准标记相互匹配以达到对准。
与用于检测的不同类型的装置相适应，已设计出并付之实施可以形成在半导体衬底表面上的不同形式的对准标记。图4示出了现有技术中对准标记的例子，图4(a)代表基本的平面图，图4(b)代表对准标记的基本剖面图。在半导体衬底表面的绝缘膜或类似物上形成特定的间隔且纵向长度相同的狭缝图形101-105构成图中的对准标记100。如图4中的箭头106所示，光学地扫描对准标记贯穿所有五个狭缝图形101-105以检测信号，例如，将检测的第三个狭缝图形103的位置标识为中心位置。
在现有技术的常规对准标记100中使用的各狭缝图形101-105的宽度A100可以根据使用的目的、构成绝缘膜的膜类型、它的膜厚度等设定为不同的值，但A100绝对不能小于1微米，通常约几微米。此外，各狭缝图形101-105的长度B100设置为约10微米以上，以有利于扫描。而深度C100设置为约0.1-5微米，接近绝缘膜的厚度，如图4(b)所示。应该注意如果通过由例如钨构成的不透明膜检测对准标记100，那么要求宽度等于或两倍于膜厚度。
现在，采用下面两种方法制造所述对准标记100。
在第一个方法中，通过与制造半导体元件的不同电路元件的工艺无关的单独工艺制造构成对准标记100的各狭缝图形101-105。然而，该方法需要增加制造步骤的总数，是由于制造对准标记100的单独工艺导致制造半导体元件需要更长的时间，并增加制造成本。
在另一方法中，在制造半导体元件的不同电路元件的工艺期间，同时制造构成对准标记100的各狭缝图形101-105。与以上介绍的通过单独的工艺制造对准标记100的方法相比，采用该方法，不必进行制造对准标记100的单独工艺，可以减少工艺步骤总数，以减少制造时间的长度并减少制造成本。
然而，当使用后一方法时，根据如何进行LSI的电路元件的制造工艺，可能不会成功地制出狭缝图形101-105。下面参考图5(a)-(g)和图5(a’)-(g’)以圆柱形存储节点110为例具体介绍半导体衬底表面上电路元件的形成。应该注意图5(a)-(g)为示出制备存储节点110步骤的粗略剖面图，而图5(a’)-(g’)为示出形成存储节点110的同时制备对准标记100的狭缝图形101-105步骤的粗略剖面图。
该例中的存储节点110是指电荷存储电极(以下称做存储节点)，构成为一种LSI的动态随机存储器(DRAM)的电路元件之一。存储节点110可假定为各种形式，可以采用各种方法，在图5中，作为一个例子示出圆柱形(柱形)存储节点110。此外，由于各狭缝图形101-105的结构相互一致，示出对准标记100中的狭缝图形101作为典型的例子。
在半导体衬底(硅晶片)111的表面上要形成存储节点110的位置处，预先在元件隔离区121划分出的有源元件区122内形成由如硅氧化物构成的第一绝缘膜123和由如氮化硅构成的腐蚀阻挡膜124，接触孔125穿过绝缘膜123和腐蚀阻挡膜124，如图5(a)所示。接触孔125填充有如硅氧化物构成的第二绝缘膜126，绝缘膜123和腐蚀阻挡膜124也由第二绝缘膜126覆盖。
此外，在半导体衬底111的表面上要产生对准标记100的位置处，也预先顺序地叠置第一绝缘膜123’、腐蚀阻挡膜124’和第二绝缘膜126’，如图5(a’)所示。这些膜，即第一绝缘膜123’、腐蚀阻挡膜124’和第二绝缘膜126’分别由如图5(a)所示构成第一绝缘膜123、腐蚀阻挡膜124和第二绝缘膜126的相同材料构成，并且它们都通过一个相同的工艺形成。
然后，首先通过腐蚀除去第二绝缘膜126和126’，以获得需要的图形。即，如图5(b)所示，在要形成存储节点110的位置处，将存储节点110的图形110x转移到提供在第二绝缘膜126表面上的光刻胶127上，并显影，然后用做腐蚀掩模在第二绝缘膜126上垂直方向内进行各向异性腐蚀，以从包括图5(b)中虚线所示的接触孔125内区域的元件区126x除去第二绝缘膜126。在如256兆位DRAM存储节点电路元件的情况中，元件区126x的宽度A110最多约0.5微米。
此外，如图5(b’)所示，在进行上述工艺的同时，在要形成对准标记100的位置处，同样将狭缝图形101的图形101x转移到提供在第二绝缘膜126’表面上的光刻胶127’上，并显影，然后用做腐蚀掩模，在第二绝缘膜126’上垂直方向内进行各向异性腐蚀，以从包括图5(b)中虚线所示的狭缝区126x’上除去第二绝缘膜126’。正如前面参考图4已介绍的，在正常条件下，该狭缝区126x’的A100宽度仅约几微米。应该注意由于腐蚀阻挡膜124和124’位于在存储节点110要形成的位置处和对准标记100要形成的位置处，所以第一绝缘膜123和123’未腐蚀。
接下来，在半导体衬底的整个表面上形成多晶硅膜。即，在要形成存储节点110的位置处，构成存储节点110的多晶硅膜128形成在整个表面上，如图5(c)所示。同时，在要形成对准标记100的位置处，也形成多晶硅膜128’，如图5(c’)所示。
然后，在半导体衬底3的整个表面上形成第三绝缘膜。即，如图5(d)所示，在要形成存储节点110的位置处，在多晶硅膜128上形成由硅氧化物等构成的第三绝缘膜129。由于元件区126x的宽度A110极小，最多约0.5微米，在要形成存储节点110的位置处，第三绝缘膜129形成基本水平表面，在元件区126x处的第三绝缘膜129的厚度T2与其它区域内多晶硅128上绝缘膜129的T1满足关系式：T1＜T2。
同时，如图5(d’)所示，在要形成对准标记100的位置处，也在多晶硅膜128’上形成第三绝缘膜129’。此时，由于狭缝区126x’的宽度A100相对较大，如前所述约几微米，多晶硅膜128’的表面凹陷，与要形成对准标记100的位置处狭缝区126x’的形状一致。由此狭缝区126x’的中心附近，第三绝缘膜129’的厚度T2’与其它区域内多晶硅128’上绝缘膜129’的T1’近似满足T1’=T2’的关系。
接下来，深腐蚀第三绝缘膜。即，在要形成存储节点110的位置处深腐蚀第三绝缘膜129的整个表面，如图5(e)所示。因此，由于元件区126x上第三绝缘膜129的厚度T2和其它区域内多晶硅128上绝缘膜129的T1在要形成存储节点110的位置处满足T1＜T2，所以第三绝缘膜129留在形成在多晶硅膜128上对应元件区126x的凹槽部分128x。
同时，在要形成对准标记100的位置处，也深腐蚀第三绝缘膜129’的整个表面。此时，由于狭缝区126x’的中心附近内第三绝缘膜129’的厚度T2’与其它区域内多晶硅128’上绝缘膜129’的厚度T1’在要形成对准标记100的位置处基本相等，所以几乎没有任何第三绝缘膜129’留在形成在多晶硅128x’上对应狭缝区126x’的凹槽部分129’，以致即使在凹槽部分128x’内，多晶硅128，的表面几乎都露出，如图5(e’)所示。
接下来，深腐蚀多晶硅膜。即，如图5(f)所示，在要形成存储节点110的位置处，由于仍存在第三绝缘膜129，多晶硅膜128未除去，并留在包括凹槽部分128x的区域内和即使深腐蚀多晶硅膜128后仍留在接触孔125内的区域。同时，在要形成对准标记100的位置处深腐蚀多晶硅膜128’。此时，由于几乎没有第三绝缘膜129’留在凹槽部分128x’，所以几乎除去了整个多晶硅膜128’，包括凹陷部分128x’的多晶硅膜128’，如图5(f’)所示。
然后，使用氢氟酸等除去第三绝缘膜和第二绝缘膜。即，如图5(g)所示，除去留在凹槽部分128x的第三绝缘膜129和第二绝缘膜126，由多晶硅构成的圆柱形存储节点110形成在存储节点110要形成的位置处。同时，如图5(g’)所示，在要形成对准标记100处的位置处，也除去第三绝缘膜129’和第二绝缘膜126’。然而，此时，由于几乎没有第三绝缘膜129’留在凹槽部分128x’，所以很少量的多晶硅膜128’留在凹槽部分128x’，如图5(f)所示。
当以此方式制备半导体元件的各种电路元件的过程中，同时形成对准标记时，仅有极小宽度的线形狭缝图形101留在半导体衬底111的表面，如参考图5(g’)所介绍的，由此不能形成清晰的对准标记100。此外，这样制备的对准标记100的各狭缝图形101-105与半导体衬底111(该例中为腐蚀阻挡膜124’)的接触表面的宽度W极小，约0.2-0.1微米。以这种小的接触宽度，在随后的衬底清洗等工艺期间会发生如对准标记100的各狭缝图形101-105塌陷或分离等问题。如果发生这种问题，对准标记100的功能将不能实现，而且，已分离的各狭缝图形101-105的碎片将分散在LSI的电路区域内，产生如电路短路等的致命缺陷。
现已指出以上介绍的现有技术中对准标记及其制造方法的问题，本发明的一个目的是提供一种新的和改进的对准标记，能在制造半导体元件的各种电路元件的工艺中同时制成，以减少制造半导体元件的步骤总数，并提供一种制备这种对准标记的方法。
本发明的另一目的是提供一种以清楚的形状形成的新的和改进的对准标记，以提高对准工艺的准确度，也消除了任何塌陷或分离的危险，并提供一种制备这种对准标记的方法。
为了达到以上介绍的目的，在本发明第一方案中的对准标记，在半导体元件的制造中作为一个步骤进行的光刻工艺期间用于对准半导体衬底，特征在于它由槽形图形构成，槽形图形的宽度近似等于形成在半导体衬底表面的电路元件的宽度。
该方案中，槽形图形的宽度近似等于形成在半导体衬底表面上的电路元件的宽度，在深腐蚀的工艺期间不必过量除去槽形图形，就可以在半导体衬底的表面上形成可靠的槽形图形，获得清楚的对准标记且不会存在任何塌陷或分离的危险。应该注意在本发明中“宽度近似等于电路元件的宽度”的短语并不需要电路元件的宽度和槽形图形的宽度确切地相同，仅要求即使当同时进行形成电路元件的深腐蚀等工艺时不必过量除去就可以形成槽形图形的范围内的宽度。
应该注意具有宽度近似等于对准标记宽度的电路元件可以是例如存储节点。在这种情况中，如果存储节点形成为圆柱形，那么槽形图形的宽度应近似等于圆柱形的存储节点的外部直径。此外，希望槽形图形由构成存储节点的相同材料构成，是由于这样可以在相同的条件下制备电路元件和槽形图形。而且，希望形成埋置在半导体衬底表面绝缘膜内的支撑部分，以确保槽形图形可靠地安装半导体衬底的表面。这样可以更小塌陷或分离的可能性形成对准标记。
此外，在本发明的第二方案中，当通过进行在半导体衬底的表面上形成光刻胶膜的步骤、形成由电路元件材料构成的膜的步骤以及腐蚀电路元件材料以获得需要形状的步骤制备电路元件时，同时进行与这些步骤相同的步骤形成槽形图形，该槽形图形的宽度近似等于半导体衬底的表面上电路元件的宽度。
通过采用这种方法制备对准标记，可以在制备半导体元件的不同电路元件的工艺期间同时制备对准标记，以减少制造步骤的总数，与通过单独的工艺制备对准标记的方法相比，最终减少了制造的时间长度并减少了制造成本。应该注意在对准标记制造期间同时制造的电路元件可以是例如圆柱形的存储节点。
通过以下结合示出优选实施例的附图给出的说明，本发明所属领域中的技术人员将更好地理解和体会本发明的以上和其它特点和附带的优点。
图1(a)-(g)和图1(a’)-(g’)示出通过制造存储节点的相同工艺制备本发明第一实施例中对准标记的各步骤；
图2示出了本发明的第一实施例中采用的各图形，图2(a)代表图形的平面图，图2(b)表示图2(a)中箭头方向中通过Y-Y看到的剖面图；
图3(a)-(g)和图3(a’)-(g’)示出通过制造存储节点的相同工艺制备本发明第二实施例中对准标记的各步骤；
图4示出了现有技术的对准标记，图4(a)代表它的图形的平面图，图4(b)表示图4(a)中箭头方向内通过Y-Y看到的剖面图；以及
图5(a)-(g)和图5(a’)-(g’)示出通过制造存储节点的相同工艺制备现有技术中对准标记时发生的问题。
下面为参考附图对本发明的优选实施例中对准标记及其制造对准标记的方法的详细介绍。应该注意为防止重复介绍的必要性，在下面的说明和附图中具有基本相同功能和结构特征的元件采用了相同的参考数字。
在图1和2中，左手侧的图1(a)-(g)示出了作为电路元件的一个例子的圆柱形存储节点的制造步骤，而右手侧的图(a’)-(g’)示出了在形成存储节点1期间同时制备的本发明的第一实施例中对准标记2的槽形图形11的各阶段。应该注意参考图1(a)-(g)介绍的制备存储节点1的步骤基本上与参考图5介绍的现有技术中的步骤相同。此外，虽然通过在总共五处形成封闭的框架形(矩形框架)的槽形图形11-15构成对准标记2，通过图2的介绍将很显然，但参考图1以槽形图形11作为典型的例子进行介绍，是由于各槽形图形11-15结构上相互等同。
在半导体衬底(硅晶片)3的表面上要形成存储节点1的位置处，预先在元件隔离区21划分出的有源元件区22内形成由如硅氧化物构成的第一绝缘膜23和由如氮化硅构成的腐蚀阻挡膜24，接触孔25穿过绝缘膜23和腐蚀阻挡膜24，如图1(a)所示。此外，由硅氧化物等构成的第二绝缘膜26形成在腐蚀阻挡膜24上，以便接触孔25由如硅氧化物构成的第二绝缘膜26填充，并且绝缘膜23和腐蚀阻挡膜24也由第二绝缘膜26覆盖。
此外，在半导体衬底3的表面上要产生对准标记2的位置处，也预先顺序地形成第一绝缘膜23’、腐蚀阻挡膜24’和第二绝缘膜26’，如图1(a’)所示。这些膜，即第一绝缘膜23’、腐蚀阻挡膜24’和第二绝缘膜26’分别由如图1(a)所示构成第一绝缘膜23、腐蚀阻挡膜24和第二绝缘膜26的相同材料构成，并且它们都通过一个相同的工艺形成。
然后，首先通过腐蚀除去第二绝缘膜26和26’，以获得需要的图形。即，在要形成存储节点1的位置处，将存储节点1的图形1x转移到提供在第二绝缘膜26表面上的光刻胶27上，并显影，然后用做腐蚀掩模在第二绝缘膜26上垂直方向内进行各向异性腐蚀，以从包括图1(b)中虚线所示的接触孔25内区域的元件区26x上除去第二绝缘膜26。此时，如果电路元件为256兆位DRAM中一个圆柱形存储节点1，则例如形成的元件区26x为约0.4微米内直径A1的圆柱形。
在进行上述工艺的同时，在要形成对准标记2的位置处，同样将狭缝图形11的图形11x转移到提供在第二绝缘膜26’表面上的光刻胶27’上，并显影，如图1(b’)所示。(应该注意当图示剖面时，如图1(b’)所示，用于形成狭缝图形11的一对图形11x和11x转移并显影。)然后，图形用做腐蚀掩模，在第二绝缘膜26’上垂直方向内进行各向异性腐蚀，以便从包括图1(b’)中虚线所示的一对狭缝区26x’和26x’上除去第二绝缘膜26’。应该注意由于腐蚀阻挡膜24和24’同时位于在存储节点1要形成的位置处和对准标记2要形成的位置处，所以第一绝缘膜23和23’中的任意一个都未腐蚀。
图2示出了本发明的第一实施例中用于形成对准标记2的狭缝图形11-15的各图形11x-15x，图2(a)表示各图形11x-15x的平面图，图2(b)表示沿图2(a)中从线Y-Y箭头所指的方向看的剖面。应该注意当图示剖面时，如图2(b)所示，用于形成槽形图形11-15的各图形11x-15x各合并成一对图形。
在图中示出的例子中，通过在位于半导体衬底3表面的绝缘膜26’上的光刻胶27’上以特定的间隔形成总共五个凹槽部分31-35，并通过分别在凹槽部分31-35的中心形成未腐蚀的岛部分36-40。此外，矩形图形11x-15x分别在凹槽部分31-35的内壁和岛部分36-40的外壁之间形成环行。该结构可确保当凹槽部分31-35的宽度A2较大约4微米时，各图形11x-15x的宽度A11的宽度基本上等于用于形成存储节点1的元件区26x的内直径，如前面介绍的约0.4微米。应该注意岛部分36-40的宽度约3.2微米。通过增加各槽形图形11的长度，将图形11x-15x的宽度B11设定在约10微米以上，以有助于扫描，而深度C11设定等于绝缘膜的厚度，约0.1-5微米。利用具有小宽度的图形11x和11x通过腐蚀除去第二绝缘膜26’，同样将狭缝区26x’和26x’的宽度设定近似等于用于存储节点1的元件区26x的内直径A1，如前面介绍的约0.4微米。
接下来，在半导体衬底3的整个表面上形成多晶硅膜。即，如图1(c)所示，在要形成存储节点1的位置处，形成由存储节点材料构成的多晶硅膜28。与此同时，在要形成对准标记2的位置处，也形成多晶硅膜28’，如图1(c’)所示。
然后，在半导体衬底3的整个表面上形成第三绝缘膜。即，如图1(d)所示，在要形成存储节点1的位置处，在多晶硅膜28上形成由硅氧化物等构成的第三绝缘膜29。由于元件区26x的宽度A1极小，在要形成存储节点1的位置处最多约0.4微米，第三绝缘膜29的表面形成基本水平表面，在元件区26x处的第三绝缘膜29的厚度T2与其它区域内多晶硅28上绝缘膜29的T1满足关系式：T1＜T2。
同时，如图1(d’)所示，在要形成对准标记2的位置处，也在多晶硅膜28’上形成第三绝缘膜29’。此时，由于图形11x和11x的宽度很小，且狭缝区26x’的宽度A11设定为约0.4微米，基本上等于参考图2介绍的元件区26x的内直径A1，第三绝缘膜29’的表面在要形成对准标记2的位置处也基本为水平面。由此狭缝区26x’的中心附近，第三绝缘膜29’的厚度T2’与其它区域内多晶硅28’上第三绝缘膜29’的T1’近似满足T1’＜T2’的关系。
接下来，深腐蚀第三绝缘膜。即，在要形成存储节点1的位置处深腐蚀第三绝缘膜29直至露出多晶硅膜28的表面，如图1(e)所示。因此，由于元件区26x上第三绝缘膜29的厚度T2和其它区域内多晶硅28上绝缘膜29的T1在要形成存储节点1的位置处满足T1＜T2，所以第三绝缘膜29将留在形成在多晶硅膜28上对应元件区26x的凹槽部分28x内，如前所述。
在以上介绍的工艺同时，在要形成对准标记2的位置处，也深腐蚀第三绝缘膜29’的整个表面。此时，由于狭缝区26x’的中心附近内第三绝缘膜29’的厚度T2’与其它区域内多晶硅28’上绝缘膜29’的厚度T1’满足关系T1’＜T2’，在要形成对准标记2的位置处，第三绝缘膜29’也将以类似方式留在形成在多晶硅膜28’上对应元件区26x’的凹槽部分28x’内。
接下来，深腐蚀多晶硅膜。即，在要形成存储节点1的位置处，由于仍存在第三绝缘膜29，多晶硅膜28未除去，并留在包括凹槽部分28x的区域内和即使深腐蚀多晶硅膜28后仍留在接触孔25内的区域，如图1(f)所示。同时，在要形成对准标记2的位置处深腐蚀多晶硅膜28’，此时，由于第三绝缘膜29’仍留在凹槽部分28x’，所以包括凹槽部分28x’的区域未除去，如图1(f’)所示。
然后，使用氢氟酸等除去第三绝缘膜和第二绝缘膜。即，如图1(g)所示，在存储节点1要形成的位置处，通过除去留在凹槽部分28x的第三绝缘膜29和第二绝缘膜26，形成由多晶硅构成的圆柱形存储节点1。这样形成的存储节点1的外直径近似等于元件区26x的内直径，约0.4微米。
与此同时，如图1(g’)所示，通过在要形成对准标记2的位置处除去第三绝缘膜29’和第二绝缘膜26’形成宽度A11近似等于约0.4微米的存储节点1的外直径的槽形图形11(在表示剖面的图1(g’)中合并为一对槽形图形11和11)。应该注意这样形成的槽形图形11的长度B11约10微米以上。此外，在形成槽形图形11的工艺期间同时也形成其它的槽形图形12-15，它们与槽形图形11具有相同的尺寸和相同的图形。
这样，在形成半导体元件的电路元件之一的存储节点1的工艺期间，也形成槽形图形11-15，以便同时形成对准标记2。由此，不必进行单独的工艺就可以制成对准标记2，因此与通过单独的工艺制造对准标记2的方法相比，可以减少制造步骤的总数，最终减少制造对准标记的时间长度并减少制造成本。这样形成的对准标记2的宽度近似等于参考图1(g’)介绍的存储节点1的外直径，因此可以形成清楚的对准标记2。此外，由于这样形成的对准标记2的各槽形图形11-15和半导体衬底(腐蚀阻挡膜24)在近似0.4微米的宽度上相互接触，在随后的衬底清洗等工艺期间不会发生各槽形图形11-15塌陷或分离等问题。因此，可以消除已从半导体衬底3的表面分离的对准标记2的碎片分散进入LSI的电路区域的危险，可确保如电路短路等的缺陷不会发生。因此，可以得到高产品质量的LSI。
现在，在图3中，和上一实施例一样，左手侧的图3(a)-(g)示出了作为电路元件的一个例子的圆柱形存储节点5的制造步骤，而右手侧的图3(a’)-(g’)示出了在形成存储节点5期间同时制备的本发明的第二实施例中对准标记6的的槽形图形41的形成各阶段。应该注意和第一实施例一样，在第二实施例中槽形图形41形成封闭的矩形(注意在示出槽形图形41制造步骤剖面的图3(a’)-(g’)中，槽形图形41、图形41x等各成对合并)。总共五个槽形图形，即槽形图形41和结构与槽形图形41相同的槽形图形42-45(在图3(f’)中仅示出槽形图形42-45的参考数字)构成对准标记6。应该注意由于各槽形图形41-45的结构相互一致，因此仅参考图3以一对槽形图形41制造阶段为典型的例子进行介绍。
如图3(a)所示，在半导体衬底(硅晶片)7的表面上要形成存储节点5的位置处，预先在元件隔离区51划分出的有源元件区52内形成由硅氧化物构成的第一绝缘膜53和由如氮化硅构成的腐蚀阻挡膜54，在腐蚀阻挡膜54上形成具有接触孔55的图形56且用于连接有源元件区52的光刻胶57。然后，使用光刻胶57作为腐蚀掩模，在图中的垂直方向内对腐蚀阻挡膜54和第一绝缘膜53进行各向异性腐蚀，形成接触孔55。
此外，在半导体衬底7的表面上要形成对准标记6的位置处，也预先在第一绝缘膜53’和腐蚀阻挡膜54’上提供具有接触孔55’的图形56’且用于连接半导体衬底7表面的光刻胶57’，如图3(a’)所示。第一绝缘膜53’、腐蚀阻挡膜54’和光刻胶57’分别由如图3(a)所示构成第一绝缘膜53、腐蚀阻挡膜54和光刻胶57的相同材料构成，并且它们都分别通过相同的工艺形成(应该注意在要形成对准标记6的位置处，用于形成槽形图形41和41的图形56’在两个位置处合并)。然后，在该位置处同时也进行参考图3(a)介绍的工艺，其中使用光刻胶57’作为腐蚀掩模，在图中的垂直方向内对腐蚀阻挡膜54’和第一绝缘膜53’进行各向异性腐蚀，形成接触孔55’和55’。
接下来，在接触孔内形成栓。即，在要形成存储节点5的位置处，除去光刻胶57后，形成如多晶硅膜的导电膜，通过深腐蚀整个表面，在接触孔55的内部形成多晶硅栓58，如图3(b)所示。
同时，在要形成对准标记6的位置处，也除去光刻胶57’后，形成多晶硅，通过随后的深腐蚀，形成多晶硅栓58’和58’构成接触孔55’和55’内部的支撑部分，如图3(b’)所示。
然后，形成第二绝缘膜，并对其进行腐蚀。即，在要形成存储节点5的位置处，在腐蚀阻挡膜54上形成由如硅氧化物构成的第二绝缘膜60，然后将存储节点5的图形5x转移到第二绝缘膜60上的光刻胶61上，并显影，如图3(c)所示。如果电路元件为256兆位DRAM中一个圆柱形存储节点5，则例如图形5x形成约0.4微米的内直径A5的圆柱形。然后，使用图形5x作腐蚀掩模在垂直方向内在第二绝缘膜60上进行各向异性腐蚀。由此，从图3(c)中虚线所示的元件区60x除去第二绝缘膜60。应该注意由腐蚀阻挡膜54覆盖的第一绝缘膜53未腐蚀。
在以上介绍的工艺同时，在要形成对准标记6的位置处，也在腐蚀阻挡膜54’上形成第二绝缘膜60’，在第二绝缘膜60’上提供光刻胶61’，如图3(c’)所示。用于形成槽形图形41和41的图形41x和41x转移到光刻胶61’上并显影。图形41x和41x的宽度设定约等于前面介绍的0.4微米的图形5x的内直径A5。此后，在第二绝缘膜60上垂直方向内进行各向异性腐蚀，从图3(c’)中虚线所示的元件区60x’除去第二绝缘膜60’。
接下来，除去光刻胶61后，在半导体衬底7的整个表面上形成由存储节点材料例如多晶硅构成的膜。即，在要形成存储节点5的位置处，形成多晶硅62构成存储节点，如图3(d)所示。同时，在要形成对准标记6的位置处，也形成多晶硅膜62’，如图3(d’)所示。
然后，在要形成存储节点5的位置处，进行前面参考图1(d)和1(e)介绍的相同的步骤露出多晶硅膜62的表面，如图3(e)所示。由此，获得第三绝缘膜63留在形成在多晶硅膜62的凹槽部分62x的状态。与此同时，在要形成对准标记6的位置处，也进行前面参考图1(d’)和1(e’)介绍的相同的步骤露出多晶硅膜62’的表面，如图3(e’)所示。由此，获得第三绝缘膜63’和63’分别留在形成在多晶硅膜62’的凹槽部分62x’和62x’的状态。
在下一步骤中，深腐蚀多晶硅。该工艺留下包括凹槽部分62x的区域和接触孔55内的区域内的多晶硅膜62未除去，如图3(f)要形成存储节点5的位置处所示，也留下包括凹槽部分62x’和62x’的区域和接触孔55’和55’内的区域内的多晶硅膜62’未除去，如图3(f’)要形成对准标记6的位置处所示。
然后，使用氢氟酸等除去第三绝缘膜和第二绝缘膜。这样，如图3(g)所示，在存储节点5要形成的位置处形成由多晶硅构成的圆柱形存储节点5。这样形成的存储节点5的外直径约等于图形5x的内直径A5约0.4微米。
与此同时，如图3(f’)所示，在要形成对准标记6的位置处形成具有近似等于存储节点5外直径的约0.4微米宽度A41的一对槽形图形41和41。应该注意和第一实施例一样，这样形成的槽形图形41的长度B41近似10微米以上。此外，形成槽形图形41的同时形成其它的槽形图形42-45(在图3(f’)中仅示出槽形图形42-45的参考数字)，以获得与槽形图形41相同的尺寸和相同的形状。
除了以前介绍第一实施例中对准标记2获得的相同优点外，第二实施例中的对准标记6还可获得以下的附加优点。即，在第二实施例中的对准标记6中，除了各槽形图形41-45与半导体衬底7(腐蚀阻挡膜54)接触的表面上宽度设定在约0.4微米，绝缘膜53内形成的栓58’的功能为支撑部分，使槽形图形41-45更可靠。因此，可以更可靠地防止在随后的衬底清洗等步骤期间发生如对准标记6塌陷或分离等问题。这也可以进一步减少已从半导体衬底7的表面分离的对准标记6的碎片分散进入LSI的电路区域的危险，可确保如电路短路等的缺陷不会发生。因此，可以得到更高程度的产品质量的LSI。
虽然参考附图介绍了本发明的优选实施例中对准标记及其制造方法，但本发明并不限于这些例子，本领域的技术人员应该理解形式和细节的不同变化并不脱离本发明的精神、范围和教导。
例如，虽然参考第一和第二实施例介绍了本发明在光刻工艺的曝光阶段期间使用半导体衬底上的掩模和对准标记的例子，但本发明可以采用用于测量通过曝光和显影获得的光刻胶构成的集成电路图形和通过改变对准标记的形式和尺寸在基底衬底上构成的集成电路图形之间的相对位置错误量(误对准量)的标记。此外，虽然介绍了参考第一和第二实施例制造的单个圆柱形存储节点的例子，但当制造合并多个圆柱体构成的存储节点时可以适用本发明。再者，虽然介绍了存储节点作为半导体元件的电路元件之一制造的情况，但根据本发明的对准标记也适用于除了存储节点以外的其它半导体元件的电路元件。而且，构成对准标记的各槽形图形每个可通过合并两个窄狭缝代替封闭的框架形构成，狭缝的数目并不限于两个，可以为一个或三个或更多。
根据本发明，由于通过制造半导体元件的电路元件的工艺同时制备对准标记，因此没有必要进行单独的工艺制备对准标记，和通过单独的工艺制备对准标记的方法相比，可以获得制造步骤总数的减少。由此，可以获得制造时间长度的减少和制造成本的降低。根据本发明，可以制备宽度近似等于电路元件宽度的清楚的对准标记。此外，这样制备的对准标记的各槽形图形不会出现在随后的衬底清洗步骤等期间塌陷或分离的问题。因此，没有从半导体衬底的表面分离的对准标记的碎片分散进入LSI的电路区域的危险，可确保如电路短路等的缺陷不会发生。使获得更高程度的产品质量的LSI成为可能。而且，通过在半导体衬底的表面绝缘膜内埋置如栓的支撑部分，槽形图形可以可靠地安装在半导体衬底的表面，由此对准标记的塌陷或分离的危险更小。
包括说明书、权利要求书、附图和摘要的申请日为1997年7月25的日本专利申请No.9-215667的整个公开文本，在这里全部引入供参考。

Claims (12)

1.一种半导体衬底上的对准标记，包括：
宽度近似等于在所述半导体衬底表面形成的电路元件的槽形图形。
2．根据权利要求1的半导体衬底上的对准标记，其中：
所述电路元件为存储节点。
3．根据权利要求2的半导体衬底上的对准标记，其中：
所述存储节点形成为圆柱形。
4．根据权利要求2的半导体衬底上的对准标记，其中：
所述槽形图形的宽度设定为近似等于所述存储节点的外直径。
5．根据权利要求2的半导体衬底上的对准标记，其中：
所述槽形图形由构成所述存储节点的相同材料构成。
6．根据权利要求1的半导体衬底上的对准标记，其中：
形成在所述半导体衬底的所述表面上的绝缘膜内埋置的支撑部分，以可靠地在所述半导体衬底的所述表面安装所述槽形图形。
7．一种在半导体衬底上制备对准标记的方法，其中：
当制造电路元件而进行在所述半导体衬底的表面上形成光刻胶膜的步骤，由构成所述电路元件的材料形成膜的步骤以及腐蚀构成所述电路元件的所述材料以获得需要的形状的步骤时，在所述步骤的同时进行相同的步骤形成宽度近似等于形成在所述半导体衬底表面形成的电路元件宽度的槽形图形。
8．根据权利要求7的半导体衬底上制备对准标记的方法，其中：
所述电路元件为存储节点。
9．根据权利要求8的半导体衬底上制备对准标记的方法，其中：所述存储节点形成为圆柱形。
10．根据权利要求8的半导体衬底上制备对准标记的方法，其中：所述槽形图形的宽度设定为近似等于所述存储节点的外直径。
11．根据权利要求8的半导体衬底上制备对准标记的方法，其中：所述槽形图形由构成所述存储节点的相同材料构成。
12．根据权利要求7的半导体衬底上制备对准标记的方法，其中：
形成在所述半导体衬底的所述表面上的绝缘膜内埋置的支撑部分，以可靠地在所述半导体衬底的所述表面安装所述槽形图形。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112054010A (zh) * 2020-09-18 2020-12-08 上海华虹宏力半导体制造有限公司 一种半导体对准结构和制造方法及其掩膜版组

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7522931B2 (en) * 1998-06-05 2009-04-21 Netnumber, Inc. Method and apparatus for accessing a network computer to establish a push-to-talk session
JP3415551B2 (ja) * 2000-03-27 2003-06-09 日本電気株式会社 半導体装置の製造方法
US6630746B1 (en) * 2000-05-09 2003-10-07 Motorola, Inc. Semiconductor device and method of making the same
JP4528464B2 (ja) * 2000-06-08 2010-08-18 株式会社東芝 アライメント方法、重ね合わせ検査方法及びフォトマスク
KR100632627B1 (ko) * 2000-11-17 2006-10-09 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4766764B2 (ja) * 2001-03-29 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP3970546B2 (ja) 2001-04-13 2007-09-05 沖電気工業株式会社 半導体装置及び半導体装置の製造方法
DE10154981A1 (de) * 2001-10-31 2003-05-15 Infineon Technologies Ag Markenanordnung, Wafer mit mindestens einer Markenanordnung und ein Verfahren zur Herstellung mindestens einer Markenanordnung
KR100850144B1 (ko) * 2006-08-31 2008-08-04 동부일렉트로닉스 주식회사 얼라인먼트 마크 보호 방법
US7973730B2 (en) * 2006-12-29 2011-07-05 Broadcom Corporation Adjustable integrated circuit antenna structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3175188B2 (ja) * 1991-05-10 2001-06-11 ソニー株式会社 位置合わせマークの形成方法
JP3301114B2 (ja) * 1992-06-29 2002-07-15 ソニー株式会社 Ｓｏｉ構造形成における位置合わせ方法、及び位置合わせ確認方法
KR100289348B1 (ko) * 1992-05-25 2001-12-28 이데이 노부유끼 절연기판실리콘반도체장치와그제조방법
US5856220A (en) * 1996-02-08 1999-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a double wall tub shaped capacitor
US6307273B1 (en) * 1996-06-07 2001-10-23 Vanguard International Semiconductor Corporation High contrast, low noise alignment mark for laser trimming of redundant memory arrays
US5811331A (en) * 1996-09-24 1998-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Formation of a stacked cylindrical capacitor module in the DRAM technology
US5877064A (en) * 1997-07-15 1999-03-02 Taiwan Semiconductor Manufacturing Co.Ltd Method for marking a wafer
US5915189A (en) * 1997-08-22 1999-06-22 Samsung Electronics Co., Ltd. Manufacturing method for semiconductor memory device having a storage node with surface irregularities
JP3519579B2 (ja) * 1997-09-09 2004-04-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112054010A (zh) * 2020-09-18 2020-12-08 上海华虹宏力半导体制造有限公司 一种半导体对准结构和制造方法及其掩膜版组

Also Published As

Publication number Publication date
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