KR19990014171A - 반도체 기판의 정렬 마크 및 그 제조 방법 - Google Patents

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KR19990014171A
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Abstract

반도체 소자의 제조에서 리소그래피 공정 동안 반도체 기판 (3) 의 정렬에 이용되는 본 발명에 따른 정렬 마크 (2) 는, 반도체 기판 (3) 의 표면에 제공된 회로 소자 (1) 의 폭과 거의 동일한 폭을 갖는 트로프형 패턴 (11) 으로 이루어진다. 트로프형 패턴 (11) 의 폭이 회로 소자 (1) 의 폭과 거의 동일하게 설정되기 때문에, 정렬 마크 (2) 가 회로 소자 (1) 의 형성과 동시에 형성되는 경우에도 에치백과 같은 공정 동안 과도로 제거되지 않는 견고한 트로프형 패턴 (11) 이 반도체 기판 (3) 의 표면에 형성된다. 결과적으로, 반도체 회로 소자의 회로 소자의 형성과 동시에 제조될 수 있고 붕괴 또는 박리의 위험성이 없는 견고한 정렬 마크가 제공된다.

Description

반도체 기판의 정렬 마크 및 그 제조 방법
본 발명은 반도체 집적회로 (이하 LSI 라함) 와 같은 반도체 소자의 제조시 정렬 (alignment) 에 이용되는 반도체 기판의 정렬 마크 및 그 제조 방법에 관한 것이다.
LSI 와 같은 반도체 소자의 제조시 리소그래피 공정 동안, 광학 시스템의 노출광에 대향하여 광차단 특성을 갖는 크롬과 같은 재료를 이용하여 소망하는 회로 패턴을 형성한 투명한 베이스로 이루어진 마스크를 이용하여 회로 패턴을 등배 또는 적절한 배율로 신축하여 반도체 기판상에 전사시키는 전사 방법이 수행된다. 이 전사 단계 동안, 반사 또는 투영 광학 시스템은 레지스트라고 하는 반도체 기판상의 감광성 고분자상에 마스크의 패턴 이미지를 형성시키는데 이용되고, 레지스트를 노출시켜 감광시킴으로서, 소망하는 회로 패턴이 반도체 기판으로 전사된다.
레지스트 노출 공정 동안, 마스크와 반도체 기판을 극히 높은 정밀도로 정렬시킬 필요가 있다. 이 정렬이 정확하지 않으면, LSI 로 구성되는 각종 회로 소자는 반도체 기판의 표면상의 소정의 위치에 제공되지 않는다. 통상적으로, 이 정렬은 마스크상에 형성된 정렬 마크와 반도체 기판의 표면상에 형성된 정렬 마크를 이용함으로서 성취된다. 즉, 마스크상의 정렬 마크와 반도체 기판 표면상의 정렬 마크 사이의 위치 관계를 측정하고 노광 장치의 정렬 메카니즘으로 확인하여, 정렬 마크를 매칭시켜 정렬을 성취한다.
반도체 기판의 표면상에 형성될 수도 있는 정렬 마크의 각종 형태가 설계되어 왔고 검출 수단의 각종 형태에 대응하여 실질적으로 이용되어 왔다. 도 4 는 종래 기술의 정렬 마크의 예를 나타낸 도면으로, 도 4 (a) 는 기본 평면을 나타낸 도면이고, 도 4 (b) 는 정렬 마크의 기본 단면을 나타내는 도면이다. 도면의 정렬 마크 (100) 는 반도체 기판의 표면의 절연막 등에 종장 형태의 오목부로 이루어진 슬릿 패턴 (101 내지 105) 을 일정 간격으로 배치하여 구성된다. 도 4 에 화살표 (106) 로 나타낸 바와 같이, 정렬 마크는 모두 5 개의 슬릿 패턴 (101 내지 105) 전부를 가로질러 광학적으로 주사하여 신호를 검출하고, 예를들면, 세번째 슬릿 패턴 (103) 이 검출된 위치를 중앙 위치로서 인식하는 것으로 한다.
종래 기술에서 종래 정렬 마크 (100) 에 이용되는 각각의 슬릿 패턴 (101 내지 105) 의 폭 (A100) 은 사용 목적, 절연막으로 구성되는 막의 형태, 및 그 막의 두께 등에 대응하여 각종 값으로 설정될 수도 있지만, 폭 (A100) 은 1 마이크로미터 이상이며 통상적으로는 수 마이크로미터이다. 또한, 도 4 (b) 에 나타낸 바와 같이, 각각의 슬릿 패턴 (101 내지 105) 의 길이 (B100) 는 약 10 마이크로미터 이상으로 설정되어 주사를 용이하게 하고, 깊이 (C100) 는 약 0.1 내지 5 마이크로미터로 설정되며 절연막의 두께와 거의 동일하다. 정렬 마크 (100) 가 텅스텐으로 이루어진 불투명막을 통해 검출되는 경우, 예를 들면, 막두께의 2 배 이상인 폭이 요구되는 것을 알 수 있다.
이하, 두가지의 방법이 이 정렬 마크 (100) 를 생성하는데 적용될 수도 있다.
첫번째 방법에서는, 정렬 마크 (100) 를 구성하는 각각의 슬릿 패턴 (101 내지 105) 은 반도체 소자의 각종 회로 소자가 제조되는 공정과 무관한 개별 공정을 통해 제조된다. 그러나, 이 방법은 정렬 마크 (100) 를 제조하는 개별 공정 때문에 제조 단계의 전체적인 수가 증가하고, 반도체 소자를 제조하는데 요구되는 시간이 장기화되고 제조 비용이 증가한다.
다른 방법에서는, 정렬 마크 (100) 를 구성하는 개별 슬릿 패턴 (101 내지 105) 은 반도체 소자의 각종 회로 소자가 제조되는 공정 동안 동시에 제조된다. 정렬 마크 (100) 를 제조하기 위해 개별 공정을 수행할 필요가 없는 이 방법을 적용함으로서, 단계의 총수가 감소될 수 있기 때문에, 개별 공정을 통해 정렬 마크 (100) 가 제조되는 상술한 방법과 비교해서 제조 시간이 단축되고 제조 비용이 절감된다.
그러나, 후자의 방법을 이용하는 경우, LSI 의 회로 소자의 제조 공정이 수행되는 방법에 종속하여, 슬릿 패턴 (101 내지 105) 이 순차적으로 제조되지 않을 수도 있다. 이하, 반도체 기판 (111) 의 표면에 회로 소자의 일예인 원통형의 저장 노드 (110) 를 형성하는 것을 도 5 (a) 내지 (g) 및 도 5 (a') 내지 (g') 를 참조하여 명확하게 설명한다. 도 5 (a) 내지 (g) 는 저장 노드 (110) 를 제조하는 단계를 나타낸 단면도이고, 도 5 (a') 내지 (g') 는 저장 노드 (110) 의 형성과 동시에 제조되는 정렬 마크 (100) 의 슬릿 패턴 (101 내지 105) 을 제조하는 단계를 나타낸 단면도이다.
본 예의 저장 노드 (10) 는 전하 저장 전극 (이하 저장 노드라함) 이라고 하며, 회로 소자 중 하나는 LSI 형인 다이나믹 랜덤 액세스 메모리 (DRAM) 를 구성한다. 저장 노드 (110) 는 다양한 형태로 가정될 수도 있으며 다양한 방법을 적용시킬 수도 있지만, 도 5 에서는, 원통 (실린더) 형 저장 노드 (110) 를 예로서 설명한다. 또한, 각각의 슬릿 패턴이 다른 것과 동일한 구조체를 갖기 때문에, 정렬 마크 (100) 의 슬릿 패턴 (101) 을 전형적인 예로서 설명한다.
도 5 (a) 에 나타낸 바와 같이, 반도체 기판 (실리콘 웨이퍼) 의 표면에 저장 노드 (110) 가 제조되는 위치에 있어서, 예를 들어 실리콘 산화물로 이루어진 제 1 절연막 (123) 및 예를 들어 실리콘 질화물로 이루어진 에칭 블록막 (124) 은 절연막 (123) 및 에칭 블록막 (124) 을 통해 통과하는 컨택홀 (125) 과 함께 소자 분리 영역 (121) 에 의해서 구획된 액티브 소자 영역에 우선하여 제공된다. 컨택홀 (125) 은 예를 들면 실리콘 산화물로 이루어진 제 2 절연막 (126) 으로 채워지고, 또한, 절연막 (123) 및 에칭 블록막 (124) 도 제 2 절연막 (126) 으로 덮인다.
또한, 반도체 기판 (111) 의 표면에서 정렬 마크 (100) 가 제조되는 위치에도, 도 5 (a') 에 나타낸 바와 같이, 제 1 절연막 (123'), 에칭 블록막 (124') 및 제 2 절연막 (126') 이 우선하여 순차적으로 적층된다. 이들 막, 즉, 제 1 절연막 (123'), 에칭 블록막 (124') 및 제 2 절연막 (126') 은 도 5 (a) 에 나타낸 제 1 절연막 (123), 에칭 블록막 (124) 및 제 2 절연막 (126) 을 구성하는 재료와 동일한 재료로 각각 이루어지고, 이들은 모두 하나의 동일한 공정을 통해 형성된다.
그후, 먼저, 제 2 절연막 (126 및 126') 은 에칭을 통해 소망하는 패턴을 성취하도록 제거된다. 즉, 도 5 (b) 에 나타낸 바와 같이, 저장 노드 (110) 가 제조되는 위치에서, 저장 노드 (110) 의 패턴 (110x) 이 제 2 절연막 (126) 의 표면에 제공되는 레지스트 (127) 상에 전사되어 현상되고, 그후, 이것이 에칭 마스크로서 이용되어 수직 방향으로 제 2 절연막 (126) 상에 등방성 에칭이 수행되어, 도 5 (b) 에 점선으로 나타낸 컨택홀 (125) 내의 영역을 포함한 소자 영역 (126x) 으로부터 제 2 절연막 (126) 이 제거된다. 소자 영역 (126x) 의 폭 (A110) 은 예를들면 256 메가비트 DRAM 의 저장 노드와 같은 회로 소자의 경우에, 최대 약 0.5 마이크로미터이다.
또한, 도 5 (b') 에 나타낸 바와 같이, 상술한 공정과 동시에, 정렬 마크 (100) 가 제조되는 위치에서도, 슬릿 패턴 (101) 의 패턴 (101x) 이 제 2 절연막 (126') 의 표면에 제공된 레지스트 (127') 로 전사되어 현상되고, 그후 에칭 마스크로서 이용되어 수직 방향으로 제 2 절연막 (126') 상에 등방성 에칭이 수행되어 도 5 (b') 에 점선으로 나타낸 슬릿 영역 (126x') 으로부터 제 2 절연막 (126') 이 제거된다. 이 슬릿 영역 (126x') 의 폭 (A100) 은 도 4 를 참조하여 상술한 바와 같이, 정상적인 환경 하에서 약 수 마이크로미터이다. 저장 노드 (110) 가 제조되고 정렬 마크 (100) 가 제조되는 위치에 에칭 블록막 (124 및 124') 이 존재하기 때문에, 제 1 절연막 (123 및 123') 이 에칭되지 않는 것을 알 수 있다.
다음으로, 폴리실리콘막이 반도체 기판의 전 표면 상에 형성된다. 즉, 저장 노드 (110) 가 제조되는 위치에, 저장 노드를 구성하는 폴리실리콘막 (128) 이 도 5 (c) 에 나타낸 바와 같이 전 표면 상에 형성된다. 동시에, 정렬 마크 (100) 가 제조되는 위치에서도, 폴리실리콘막 (128') 이 도 5 (c') 에 나타낸 바와 같이 형성된다.
그후, 제 3 절연막이 반도체 기판 (3) 의 전 표면상에 형성된다. 즉, 도 5 (d) 에 나타낸 바와 같이, 저장 노드 (110) 가 제조되는 위치에서, 실리콘 산화물 등으로 이루어진 제 3 절연막 (129) 이 폴리실리콘막 (128) 상에 형성된다. 저장 노드 (110) 가 제조되는 위치에서, 소자 영역 (126x) 의 폭 (A110) 이 최대 약 0.5 마이크로미터로 지극히 작기 때문에, 제 3 절연막 (129) 의 표면은 소자 영역 (126x) 에서의 제 3 절연막 (129) 의 두께 (T2) 와 다른 영역에서의 폴리실리콘막 (128) 상의 절연막 (129) 의 두께 (T1) 가 T1T2로 표시되는 관계를 만족하는 거의 수평면으로 형성된다.
동시에, 도 5 (d') 에 나타낸 바와 같이, 정렬 마크 (100) 가 제조되는 위치에서도, 제 3 절연막 (129') 이 폴리실리콘막 (128') 상에 형성된다. 이 경우에, 슬릿 영역 (126x') 의 폭 (A100) 이 상술한 바와 같이 수 마이크로미터로 비교적 크기 때문에, 폴리실리콘막 (128') 의 표면은 정렬 마크 (100) 가 제조되는 위치에서 슬릿 영역 (126x') 의 형태에 따라 리세스된다. 따라서, 슬릿 영역 (126x') 의 중앙 부근에서의 제 3 절연막 (129') 의 두께 (T2') 와 다른 영역에서의 폴리실리콘막 (128') 상에서의 절연막 (129') 의 두께 (T1') 는 거의 T1' = T2' 로 표시되는 관계를 만족한다.
다음으로, 제 3 절연막은 에치백 (etched back) 된다. 즉, 도 5 (e) 에 나타낸 바와 같이, 저장 노드 (110) 가 제조되는 위치에서, 제 3 절연막 (129) 의 전 표면이 에치백되어 폴리실리콘막 (128) 의 표면이 노출된다. 따라서, 소자 영역 (126x) 에서의 제 3 절연막 (129) 의 두께 (T2) 와 다른 영역에서의 폴리실리콘막 (128) 상의 절연막 (129) 의 두께 (T1) 는 저장 노드 (110) 가 제조되는 위치에서 T1T2를 만족하기 때문에, 제 3 절연막은 소자 영역 (126X) 에 대응하는 폴리실리콘막 (128) 에 형성되는 오목부 (128x) 에 잔존한다.
동시에, 정렬 마크 (100) 가 제조되는 위치에서도, 제 3 절연막 (129') 의 전 표면이 에치백된다. 이 경우에, 슬릿 영역 (126x') 의 중앙 부근에서의 제 3 절연막 (129') 의 두께 (T2') 와 다른 영역에서의 폴리실리콘막 (128') 상의 절연막 (129') 의 두께 (T1') 는 정렬 마크 (100) 가 제조되는 위치에서 서로 거의 동일하기 때문에, 임의의 제 3 절연막 (129') 이 슬릿 영역 (126x') 에 대응하는 폴리실리콘막 (128') 에 형성된 오목부 (128x') 에 거의 잔존하지 않아, 폴리실리콘막 (128') 의 표면은 도 5 (e') 에 나타낸 바와 같이 오목부 (128') 내에서 거의 고르게 노출된다.
다음으로, 폴리실리콘막이 에치백된다. 즉, 도 5 (f) 에 나타낸 바와 같이, 저장 노드 (110) 가 제조되는 위치에서, 폴리실리콘막 (128) 이 에치백된 후에도 제 3 절연막 (129) 이 여전히 잔존하기 때문에, 폴리실리콘막 (128) 이 제거되지 않고 컨택홀 (125) 내의 영역 및 오목부 (128x) 를 포함하는 영역에 잔존한다. 동시에, 폴리실리콘막 (128') 은 정렬 마크 (100) 가 제조되는 위치에서 에치백되고, 이 경우에, 제 3 절연막 (129') 이 오목부 (128x') 에 거의 잔존하지 않기 때문에, 도 5 (f') 에 나타낸 바와 같이, 오목부 (128x') 의 폴리실리콘막 (128') 을 포함하는 대부분의 폴리실리콘막 (128') 이 거의 제거된다.
그후, 제 3 절연막 및 제 2 절연막은 불화수소산 등을 이용하여 제거된다. 즉, 도 5 (g) 에 나타낸 바와 같이, 오목부 (128x) 에 잔존하는 제 3 절연막 (129') 및 제 2 절연막 (126) 을 제거함으로서, 폴리실리콘으로 이루어진 원통형 저장 노드 (110) 는 저장 노드 (110) 가 제조되는 위치에 형성될 수 있다. 동시에, 도 5 (g') 에 나타낸 바와 같이, 정렬 마크 (100) 가 제조되는 위치에서도, 제 3 절연막 (129') 과 제 2 절연막 (126') 이 제거된다. 그러나, 이 경우에, 오목부 (128x') 에 제 3 절연막 (129') 이 거의 잔존하지 않기 때문에, 도 5 (f) 에 나타낸 바와 같이 오목부 (128x') 에 폴리실리콘막 (128') 이 거의 잔존하지 않는다.
반도체 소자의 각종 회로 소자가 이 방식으로 제조되는 공정 동안 동시에 정렬 마크가 제조되는 경우, 도 5 (g') 를 참조하여 설명한 바와 같이 극히 작은 폭을 갖는 선형 형태로 슬릿 패턴 (101) 만이 반도체 기판 (111) 의 표면에 잔존하게 되고, 결과적으로, 명확한 정렬 마크 (100) 가 제조될 수 없다. 또한, 제조된 정렬 마크 (100) (본 예에서는 에칭 블록막 124') 의 각각의 슬릿 패턴 (101 내지 105) 이 반도체 기판 (111) 과 접촉되는 접촉면의 폭 (W) 은 약 0.2 내지 0.1 의 마이크로미터로 극히 작다. 이러한 작은 접촉폭에서, 정렬 마크 (100) 의 개별 슬릿 패턴 (101 내지 105) 이 붕괴되거나 박리되는 문제는 후속하는 기판 세정 공정 등에서 발생할 수 있다. 이러한 문제가 발생하면, 정렬 마크 (100) 의 기능을 수행하지 못하고, 박리된 개별 슬릿 패턴 (101 내지 105) 의 파편이 LSI의 회로 영역에 분산 될 수도 있기 때문에 회로 단락과 같은 치명적인 결함이 발생할 수도 있다.
정렬 마크 및 상술한 종래의 정렬 마크 제조 방법의 문제점을 제기함으로서 완성한 본 발명의 목적은 반도체 소자를 제조하는 단계의 전체적인 수를 감소시키기 위해 반도체 소자의 각종 회로 소자가 제조되는 공정 동안 동시에 제조될 수 있는 신규하고 진보된 정렬 마크 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 붕괴 또는 박리의 어떤 위험성도 제거한 정렬 공정의 정확성을 향상시키기 위해 명확한 형태로 형성된 신규하고 진보된 정렬 마크를 제공하는데 있다.
도 1 (a) 내지 (g) 및 도 1 (a') 내지 (g') 는 본 발명의 제 1 실시예의 정렬 마크가 저장 노드를 제조하는 공정과 동일한 공정을 통해 제조되는 개별 단계를 나타낸 도면.
도 2 는 본 발명의 제 1 실시예에 적용되는 개별 패턴을 나타낸 도면으로서, 도 2 (a) 는 패턴의 평면을 나타낸 도면이고, 도 2 (b) 는 도 2 (a) 에서 화살표의 방향으로 관측되는 선 (Y-Y) 을 따라 자른 단면을 나타낸 도면.
도 3 (a) 내지 (g) 및 도 3 (a') 내지 (g') 는 본 발명의 제 2 실시예의 정렬 마크가 저장 노들 제조하는 공정과 동일한 공정을 통해 제조되는 개별 단계를 나타낸 도면.
도 4 는 종래 정렬 마크를 나타낸 도면으로서, 도 4 (a) 는 정렬 마크의 평면을 나타낸 도면이고, 도 4 (b) 는 도 4 (a) 에서 화살표의 방향으로 관측되는 선 (Y-Y) 을 따라 자른 단면을 나타낸 도면.
도 5 (a) 내지 (g) 및 도 5 (a') 내지 (g') 는 종래 정렬 마크가 저장 노드를 제조하는 공정과 동일한 공정을 통해 제조되는 경우 발생하는 문제점을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
3 : 반도체 기판 21 : 소자 분리 영역
22 : 액티브 소자 영역 23 , 23' : 제 1 절연막
24 , 24' : 에칭 블록막 25 : 컨택홀
26 , 26' : 제 2 절연막 27 , 27' : 레지스트
28 , 28' : 폴리실리콘막 29 , 29' : 제 3 절연막
1x : 저장 노드의 패턴
11x : 트로프형 패턴을 형성하기 위한 하나의 쌍의 패턴
26x : 소자 영역
26x' : 슬릿 영역
28x , 28x' : 오목부
상술한 목적을 성취하기 위해서, 반도체 소자를 제조시 하나의 단계로서 수행되는 리소그래피 공정 동안 반도체 기판의 정렬에 이용되는 본 발명의 제 1 실시예의 정렬 마크는 반도체 기판의 표면에 제공된 회로 소자의 폭과 거의 동일한 폭을 갖는 트로프 (trough) 형의 패턴으로 구성되는 것이 특징이다.
트로프형 패턴의 폭이 반도체 기판의 표면에 제공된 회로 소자의 폭과 거의 동일하게 설정된 청구항 1 에 기재된 정렬 마크는 에치백 공정동안 트로프형 패턴을 과도하게 제거하지 않고 반도체 기판의 표면에 견고한 트로프형 패턴을 형성하는 것을 가능하게 하기 때문에, 붕괴 또는 박리 중 어느 하나의 위험도 나타나지 않는 독특한 정렬 마크가 성취된다. 본 발명에 참조되는 용어로서 회로 소자의 폭과 거의 동일한 폭 이란 회로 소자의 폭과 트로프형 패턴의 폭이 완전히 일치할 필요는 없으며, 단지 회로 소자를 형성하는 에치백 공정 등이 동시에 수행되는 경우에도 트로프형 패턴이 과도하게 제거되지 않고 형성될 수 있는 범위내의 폭일 필요가 있는 것을 알 수 있다.
정렬 마크의 폭과 거의 동일한 폭을 갖는 회로 소자는 예를 들면 저장 노드가 될 수도 있는 것을 알 수 있다. 이 경우에, 저장 노드가 원통형으로 형성되면, 트로프형 패턴의 폭이 원통형 저장 노드의 외경과 거의 동일하게 설정되어야 한다. 또한, 동일 조건 하에서 트로프형 패턴 및 회로 소자를 제조하는 것을 가능하게 하기 때문에, 트로프형 패턴은 저장 노드를 구성하는 재료와 동일한 재료로 구성되는 것이 바람직하다. 또한, 반도체 기판의 표면의 절연막에 매립된 지지부를 제공하여, 트로프형 패턴이 반도체 기판의 표면에 견고하게 장착되도록 하는 것이 바람직하다. 이것은 붕괴 또는 박리의 위험성이 거의 없는 정렬 마크를 제공하는 것을 가능하게 한다.
또한, 본 발명의 제 2 실시예에서, 반도체 기판의 표면에 레지스트막을 형성하는 단계, 회로 소자 재료로 구성된 막을 형성하는 단계, 및 회로 소자 재료를 소망하는 형태를 성취하도록 에칭하는 단계를 수행하여 회로 소자를 제조하는 경우, 이들 단계와 동일한 단계를 동시에 수행하여 반도체 기판의 표면에 회로 소자의 폭과 거의 동일한 폭을 갖는 트로프형 패턴을 형성한다.
정렬 마크를 제조하는 이러한 방법을 적용함으로서, 반도체 소자의 각종 회로 소자가 제조되는 공정 동안 동시에 정렬 마크를 제조하여, 개별 공정을 통해 정렬 마크가 제조되는 방법과 비교해서 제조 단계의 전체적인 수가 감소되고, 결국 제조 시간이 단축되고 제조 비용이 절감되는 것이 가능하다. 정렬 마크의 제조시 동시에 제조되는 회로 소자는 예를 들면 원통형 저장 노드일 수도 있다는 것을 알 수 있다.
본 발명의 상술한 형태 및 다른 형태는 바람직한 실시예를 나타낸 첨부된 도면을 참조한 이하 설명으로부터 본 발명이 속한 분야에서 숙련된 자에 의해서 더욱 잘 이해되어질 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예의 정렬 마크 및 정렬 마크를 제조하는 방법을 설명한다. 이하 설명 및 첨부된 도면에서는 거의 동일한 기능 및 구조적인 형태를 갖는 구성 요소에 대해서는 동일한 참조 번호가 할당되기 때문에 그에 대한 설명은 반복하지 않는다.
도 1 및 도 2 에서, 좌측상의 도 1 (a) 내지 (g) 는 회로 소자의 예로서 이용되는 원통형 저장 노드 (1) 를 제조하는 단계를 나타내고, 우측상의 도 1 (a') 내지 (g') 는 저장 노드 (1) 의 형성시 동시에 제조되는 본 발명의 제 1 실시예에서의 정렬 마크 (2) 의 트로프형 패턴 (11) 을 형성하는 개별 단계를 나타낸다. 도 1 (a) 내지 (g) 를 참조하여 설명한 저장 노드 (1) 를 제조하는 단계는 도 5 를 참조하여 설명한 종래예의 단계와 동일한 것을 알 수 있다. 또한, 정렬 마크 (2) 는 도 2 에 대한 설명을 통해 명백해진 총 5 개의 위치에, 인접한 프레임 형태 (직사각 프레임) 로 형성된 트로프형 패턴 (11 내지 15) 이 제공되어 구성되고, 각각의 트로프형 패턴 (11 내지 15) 은 서로 동일하게 구성되어 있기 때문에, 도 1 을 참조하여 전형적인 예로서 트로프형 패턴 (11) 을 설명한다.
도 1 (a) 에 나타낸 바와 같이, 반도체 기판 (실리콘 웨이퍼)(3) 의 표면에서 저장 노드 (1) 가 제공되는 위치에 있어서, 실리콘 산화물로 이루어진 제 1 절연막 (23) 및 예를 들면 실리콘 질화물로 이루어진 에칭 블록막 (24) 은 절연막 (23) 및 에칭 블록막 (24) 을 통해 통과하는 컨택홀 (25) 과 함께, 소자 분리 영역 (21) 에 의해서 분할된 액티브 소자 영역 (22) 에 우선하여 제공된다. 또한, 실리콘 산화물 등으로 구성된 제 2 절연막 (26) 이 에칭 블록막 (24) 상에 형성되어 컨택홀 (25) 은 제 2 절연막 (26) 으로 채워지고 절연막 (23) 및 에칭 블록막 (24) 도 제 2 절연막 (26) 으로 덮인다.
또한, 반도체 기판 (3) 의 표면에서 정렬 마크 (2) 가 제조되는 위치에도, 도 1 (a') 에 나타낸 바와 같이, 제 1 절연막 (23'), 에칭 블록막 (24'), 및 제 2 절연막 (26') 이 우선하여 제공된다. 도 1 (a) 에 나타낸 바와 같이, 이들 막, 즉, 제 1 절연막 (23'), 에칭 블록막 (24'), 및 제 2 절연막 (26') 은 제 1 절연막 (23), 에칭 블록막 (24) 및 제 2 절연막 (26) 을 구성하는 재료와 동일한 재료로 각각 구성되고 이들은 하나의 동일한 공정을 통해 형성된다.
그후, 먼저, 제 2 절연막 (26 및 26') 은 에칭을 통해 소망하는 패턴을 성취하도록 제거된다. 즉, 도 1 (b) 에 나타낸 바와 같이, 저장 노드 (1) 가 제조되는 위치에서, 저장 노드 (1) 의 패턴 (1x) 이 제 2 절연막 (26) 의 표면에 제공된 레지스트 (27) 상에 전사되어 현상되고, 그후, 에칭 마스크로서 이용되어 수직방향으로 제 2 절연막 (26) 상에 등방성 에칭을 수행하여, 도 1 (b) 에서 점선으로 나타낸 컨택홀 (25) 내의 영역을 포함하는 소자 영역 (26x) 으로부터 제 2 절연막 (26) 을 제거한다. 이 경우에, 회로 소자가 256 메가비트 DRAM 의 원통형 저장 노드 (1) 인 경우, 예를 들면, 소자 영역 (26x) 은 약 0.4 마이크로미터의 내경 (A1) 을 갖는 원통형으로 형성된다.
도 1 (b') 에 나타낸 바와 같이, 상술한 공정과 동시에, 정렬 마크 (2) 가 제조되는 위치에서, 트로프형 패턴 (11) 을 형성하기 위한 패턴 (11x) 이 제 2 절연막 (26') 의 표면에 제공되는 레지스트 (27') 에 전사되어 현상된다. (도 1 (b') 에서와 같이 단면으로 나타낸 경우, 트로프형 패턴 (11) 을 형성하기 위한 하나의 쌍의 패턴 (11x 및 11x) 이 전사되어 현상되는 것을 알 수 있다.) 그후, 상기 패턴은 에칭 마스크로서 이용되어 제 2 절연막 (26') 상에 등방상 에칭이 수직방향으로 수행되기 때문에, 제 2 절연막 (26') 은 도 1 (b') 에서 점선으로 나타낸 하나의 쌍의 슬릿 영역 (26x' 및 26x') 으로부터 제거된다. 에칭 블록막 (24 및 24') 은 저장 노드 (1) 가 제조되고 정렬 마크 (2) 가 제조되는 위치 둘다에 존재하기 때문에, 제 1 절연막 (23 및 23') 중 어느 것도 에칭되지 않는 것을 알 수 있다.
도 2 는 본 발명의 제 1 실시예에서 정렬 마크 (2) 의 트로프 패턴 (11 내지 15) 을 형성하기 위한 개별 패턴 (11x 내지 15x) 을 나타낸 도면으로서, 도 2 (a) 는 개별 패턴 (11x 내지 15x) 의 평면을 나타낸 도면이고, 도 2 (b) 는 도 2 (a) 에서 화살표로 나타낸 방향으로 관측되는 선 (Y-Y) 을 따라 자른 단면을 나타내는 도면이다. 도 2 (b) 에서와 같이 단면으로 나타내는 경우, 트로프형 패턴 (11 내지 15) 을 형성하는 각각의 패턴 (11x 내지 15x) 은 하나의 쌍의 패턴으로서 각각 나타나는 것을 알 수 있다.
도면에 나타낸 예에서, 상기 패턴 (11x 내지 15x) 은 반도체 기판 (3) 의 표면의 절연막 (26') 상에 제공된 레지스트 (27') 에 특정 간격으로 총 5 개의 오목부 (31 내지 35) 를 제공하고, 오목부 (31 내지 35) 의 중앙에 에칭되지 않고 잔존하는 아일런드부 (36 내지 40) 를 형성함으로서 구성된다. 또한, 직사각 패턴 (11x 내지 15x) 은 오목부 (31 내지 35) 의 내부벽과 아일런드부 (36 내지 40) 의 외부벽 사이에 각각 환형으로 형성된다. 이 구조체는 오목부 (31 내지 35) 의 폭 (A2) 이 약 4 마이크로미터로 비교적 크며, 각각의 패턴 (11x 내지 15x) 의 폭 (A11) 은 약 0.4 마이크로미터로 상술한 저장 노드 (1) 를 형성하기 위한 소자 영역 (26x) 의 내경 (A1) 과 동일하다. 아일런드부 (36 내지 40) 의 폭은 약 3.2 마이크로미터인 것을 알 수 있다. 상기 패턴 (11x 내지 15x) 의 길이 (B11) 가 약 10 마이크로미터 이상으로 설정되어 각각의 트로프형 패턴 (11) 의 길이를 증가시킴으로서 주사가 용이해지고, 깊이 (C11) 는 약 0.1 내지 5 마이크로미터로 절연막의 두께와 동일하게 설정된다. 이렇게 작은 폭을 갖는 패턴 (11x 및 11x) 을 이용하여 에칭을 통해 제 2 절연막 (26') 이 제거되고, 슬릿 영역 (26x' 및 26x') 의 폭도 약 0.4 마이크로미터로 상술한 저장 노드 (1) 를 위한 소자 영역 (26x) 의 내경 (A1) 과 거의 동일하게 설정될 수 있다.
다음으로, 폴리실리콘막은 반도체 기판 (3) 의 전표면상에 형성된다. 즉, 도 1 (c) 에 나타낸 바와 같이, 저장 노드 (1) 가 제조되는 위치에, 저장 노드 재료로 구성되는 폴리실리콘막 (28) 이 형성된다. 이와 동시에, 도 1 (c') 에 나타낸 바와 같이, 정렬 마크 (2) 가 제조되는 위치에도, 폴리실리콘막 (28') 이 형성된다.
그후, 제 3 절연막이 반도체 기판 (3) 의 전 표면상에 형성된다. 즉, 도 1 (d) 에 나타낸 바와 같이, 저장 노드 (1) 가 제조되는 위치에서, 실리콘 산화물 등을 구성하는 제 3 절연막 (29) 이 폴리실리콘막 (28) 상에 형성된다. 소자 영역 (26x) 의 폭 (A1) 은 저장 노드 (1) 가 제조되는 대부분의 위치에서 약 0.4 마이크로미터로 극히 작기 때문에, 제 3 절연막 (29) 의 표면은 소자 영역 (26x) 에서의 제 3 절연막 (29) 의 두께 (T2) 와 다른 영역에서의 폴리실리콘막 (28) 상의 절연막 (29) 의 두께 (T1) 가 T1T2로 표시되는 관계를 만족하도록, 거의 수평면으로 구성된다.
이와 동시에, 정렬 마크가 제조되는 위치에서도, 도 1 (d') 에 나타낸 바와 같이, 제 3 절연막 (29') 이 폴리실리콘막 (28') 상에 형성된다. 이 경우에, 패턴 (11x 및 11x) 의 폭이 작고, 슬릿 영역의 폭 (A11) 이 도 2 를 참조하여 상술한 소자 영역 (26x) 의 내경 (A1) 과 본래 동일한 약 0.4 마이크로미터로 설정되기 때문에, 제 3 절연막 (29') 의 표면도 정렬 마크 (2) 가 제조되는 위치에서 거의 수평면으로 구성된다. 따라서, 슬릿 영역 (26') 의 중앙 부근에서의 제 3 절연막 (29') 의 두께 (T2') 와 다른 영역의 폴리실리콘막 (28') 상에서의 제 3 절연막 (29') 의 두께 (T1') 도 T1' T2' 로 표시되는 관계를 만족한다.
다음으로, 도 1 (e) 에 나타낸 바와 같이, 제 3 절연막이 에치백된다. 즉, 저장 노드 (1) 가 제조되는 위치에서, 폴리실리콘막 (28) 의 표면이 노출될 때까지 제 3 절연막 (29) 이 에치백된다. 소자 영역 (26x) 에서 제 3 절연막 (29) 의 두께 (T2) 와 다른 영역에서 폴리실리콘막 (28) 상의 절연막 (29) 의 두께 (T1) 는 저장 노드 (1) 가 제조되는 위치에서 T1T2로 표시되는 관계를 만족하기 때문에, 제 3 절연막 (29) 은 상술한 소자 영역 (26x) 에 대응하는 폴리실리콘막 (28) 에 형성된 오목부 (28x) 에서 에칭되지 않고 남는다.
상술한 공정과 동시에, 정렬 마크 (2) 가 제조되는 위치에서도, 제 3 절연막 (29') 의 전 표면이 에치백된다. 이 경우에, 슬릿 영역 (26x') 의 중앙 부근에서의 제 3 절연막 (29') 의 두께 (T2') 와 다른 영역에서의 폴리실리콘막 (28') 상의 절연막 (29') 의 두께 (T1') 는 정렬 마크 (2) 가 제조되는 위치에서도 T1' T2' 로 표시되는 관계를 만족하기 때문에, 제 3 절연막 (29') 은 슬릿 영역 (26x') 에 대응하는 폴리실리콘막 (28') 에 형성된 오목부 (28x') 에 동일한 방식으로 에칭되지 않고 남는다.
다음으로, 폴리실리콘이 에치백된다. 즉, 도 1 (f) 에 나타낸 바와 같이, 폴리실리콘막 (28) 이 에치백된 후에도, 저장 노드 (1) 가 제조되는 위치에 절연막 (29) 이 여전히 잔존하기 때문에, 컨택홀 (25) 의 내부 영역 및 오목부 (28x) 를 포함하는 영역에서 폴리실리콘막 (28) 이 제거되지 않고 잔존한다. 동시에, 정렬 마크 (2) 가 제조되는 위치에서 폴리실리콘막 (28') 이 에치백되고, 이 경우에서도, 제 3 절연막 (29') 이 오목부 (28x') 에 여전히 존재하기 때문에, 도 1 (f') 에 나타낸 바와 같이 오목부 (28x') 를 포함하는 영역은 제거되지 않고 잔존한다.
그후, 제 3 절연막 및 제 2 절연막이 불화수소산 등을 이용하여 제거된다. 즉, 도 1 (g) 에 나타낸 바와 같이, 저장 노드 (1) 가 제조되는 위치에서, 폴리실리콘으로 구성되는 원통형 저장 노드 (1) 는 오목부 (28x) 에 잔존하는 제 2 절연막 (26) 및 제 3 절연막 (29) 를 제거시킴으로서 형성될 수 있다. 이에 따라 형성된 저장 노드 (1) 의 외경은 약 0.4 마이크로미터로 소자 영역 (26x) 의 내경 (A1) 과 거의 동일하다.
이와 동시에, 도 1 (g') 에 나타낸 바와 같이, 약 0.4 마이크로미터로 저장 노드 (1) 의 외경과 거의 동일한 폭 (A11) 을 갖는 (단면을 나타내는 도 1 (g') 에 하나의 쌍의 트로프형 패턴 (11 및 11) 으로서 나타낸) 트로프형 패턴 (11) 은 정렬 마크 (2) 가 제조되는 위치에서 제 2 절연막 (26') 과 제 3 절연막 (29') 을 제거함으로서 형성된다. 이에 따라 형성된 트로프형 패턴 (11) 의 길이 (B11) 는 약 10 마이크로미터 이상인 것을 알 수 있다. 또한, 다른 트로프형 패턴 (12 내지 15) 도 트로프형 패턴 (11) 이 형성되는 공정 동안 동시에 형성되고, 이들은 트로프형 패턴 (11) 의 형태와 동일한 크기 및 동일한 형태를 갖는다.
따라서, 반도체 소자의 회로 소자 중 하나인 저장 노드 (1) 가 제조되는 공정 동안, 트로프형 패턴 (11 내지 15) 은 정렬 마크 (2) 가 동시에 제조될 수 있도록 형성된다. 결과적으로, 개별 공정이 수행되지 않고 정렬 마크 (2) 가 제조될 수 있기 때문에, 개별 공정을 통해 정렬 마크를 제조하는 방법과 비교하여 제조 단계의 전체적인 수의 감소가 성취될 수 있으며, 결과적으로, 정렬 마크를 제조하는 시간이 단축되고 제조 비용이 절감된다. 이에 따라 제조된 정렬 마크 (2) 의 폭은 도 1 (g') 를 참조하여 설명한 저장 노드 (1) 의 외경과 거의 동일하며, 결과적으로, 명확한 정렬 마크 (2) 가 제조될 수 있다. 또한, 이에 따라 제조된 정렬 마크 (2) 의 각각의 트로프형 패턴 (11 내지 15) 및 반도체 기판 (3)(에칭 블록막 24) 이 약 0.4 마이크로미터의 폭으로 서로 접촉되기 때문에, 붕괴되거나 또는 박리되는 각각의 트로프형 패턴 (11 내지 15) 의 문제는 후속하는 기판 세정 등의 공정 동안 발생하지 않는다. 따라서, 반도체 기판 (3) 의 표면으로부터 박리된 정렬 마크 (2) 의 파편이 LSI 의 회로 영역으로 산포되는 위험성이 없다. 결과적으로, 높은 제조 품질을 갖는 LSI 가 획득될 수 있다.
이하, 상술한 실시예에서와 마찬가지로, 좌측상에 있는 도 3 (a) 내지 (g) 에서는, 회로 소자의 예인 원통형 저장 노드 (5) 를 제조하는 단계를 나타내고, 우측상에 있는 도 3 (a') 내지 (g') 는, 저장 노드 (5) 의 형성과 동시에 형성되는 본 발명의 제 2 실시예의 정렬 마크 (6) 의 트로프형 패턴 (41) 을 형성하는 개별 단계를 나타낸다. 제 1 실시예에서와 마찬가지로, 트로프형 패턴 (41) 은 제 2 실시예의 둥근 직사각 형태로 형성되는 것을 알 수 있다 (트로프형 패턴 (41) 에 대한 제조 단계를 단면으로 나타낸 도 3 (a') 내지 (g') 에서도, 트로프형 패턴 (41) 및 패턴 (41x) 등이 각각 쌍으로 나타내고 있는 것을 알 수 있음). 총 5 개의 트로프형 패턴, 즉, 트로프형 패턴 (41) 및 트로프형 패턴 (41) 과 구조적으로 일치하는 트로프형 패턴 (42 내지 45) (트로프형 패턴 (42 내지 45) 에 대하여 도 3 (f') 에 참조 번호만을 나타냄) 이 정렬 마크 (6) 를 구성한다. 각각의 트로프형 패턴 (41 내지 45) 모두가 서로 구조적으로 일치하기 때문에, 도 3 을 참조하여 전형적인 예로서 하나의 쌍의 트로프형 패턴 (41) 을 제조하는 단계를 설명한다.
도 3 (a) 에 나타낸 바와 같이, 반도체 기판 (실리콘 웨이퍼)(7) 의 표면에서 저장 노드 (5) 가 제조되는 위치에서, 실리콘 산화물로 이루어진 제 1 절연막 (53) 및 예를들면 실리콘 질화물로 이루어진 에칭 블록막 (54) 은 에칭 블록막 (54) 상에 제공된 액티브 소자 영역 (52) 과 접속하는데 이용되는 컨택홀 (55) 의 패턴 (56) 을 갖는 레지스트 (57) 와 함께, 소자 분리 영역 (51) 에 의해서 구획된 액티브 소자 영역 (52) 에 우선하여 제공된다. 그후, 레지스트 (57) 를 에칭마스크로서 이용하여 등방성 에칭이 도면에 수직한 방향으로 에칭 블록막 (54) 및 제 1 절연막 (53) 상에 수행되어 컨택홀 (55) 을 형성한다.
또한, 반도체 기판 (7) 의 표면에서 정렬 마크 (6) 가 제조되는 위치에서도, 도 3 (a') 에 나타낸 바와 같이, 제 1 절연막 (53') 및 에칭 블록막 (54') 이 에칭 블록막 (54') 상에 제공되는 반도체 기판 (7) 의 표면과 접촉되는데 이용되는 컨택홀 (55') 의 패턴 (56') 을 갖는 레지스트 (57') 와 함께 우선하여 제공된다. 제 1 절연막 (53'), 에칭 블록막 (54') 및 레지스트 (57') 는 도 3 (a) 에 각각 나타낸 제 1 절연막 (53), 에칭 블록막 (54) 및 레지스트 (57) 를 구성하는 재료와 동일한 재료로 구성되고, 이들은 각각 동일한 단계를 통해 각각 형성된다 (정렬 마크 (6) 가 제조되는 위치에서 트로프형 패턴 (41 및 41) 을 형성하기 위한 패턴 (56') 은 2 개의 위치에 나타나는 것을 알 수 있다). 그후, 도 3 (a) 를 참조하여 설명한 공정도 상기 위치에서 동시에 수행되고, 에칭 마스크로서 이용되는 레지스트 (57') 와 함께 도면에 에칭 블록막 (54') 및 제 1 절연막 (53') 상에 등방성 에칭이 수직한 방향으로 수행되어 컨택홀 (55' 및 55') 을 형성한다.
다음으로, 플러그가 컨택홀 내부에 형성된다. 즉, 도 3 (b) 에 나타낸 바와 같이, 저장 노드 (5) 가 제조되는 위치에서, 레지스트 (57) 가 제거된 후에, 폴리실리콘막과 같은 도전성막이 형성되고, 전체 표면을 에치백시킴으로서, 폴리실리콘 플러그 (58) 가 컨택홀 (55) 내부에 형성된다.
동시에, 도 3 (b') 에 나타낸 바와 같이, 정렬 마크 (6) 가 제조되는 위치에서도, 레지스트 (57') 가 제거된 후에, 폴리실리콘막이 형성되고, 후속하는 에치백을 통해 폴리실리콘 플러그 (58' 및 58') 가 형성되어, 컨택홀 (55' 및 55') 내부에 지지부를 구성한다.
그후, 제 2 절연막이 형성되고, 에칭이 그 상부에 수행된다. 즉, 도 3 (c) 에 나타낸 바와 같이, 저장 노드 (5) 가 제조되는 위치에서, 예를들면 실리콘 산화물로 이루어진 제 2 절연막 (60) 이 에칭 블록막 (54) 상에 형성되고, 그후, 저장 노드 (5) 의 패턴 (5x) 이 제 2 절연막 (60) 상에 제공된 레지스트 (61) 에 전사되어 현상된다. 회로 소자가 256 메가비트 DRAM 의 원통형 저장 노드 (5) 인 경우, 예를 들면, 패턴 (5x) 은 약 0.4 마이크로미터의 내경 (A5) 을 갖는 원통형으로 형성된다. 그후, 패턴 (5x) 을 에칭 마스크로서 이용하여 수직 방향으로 제 2 절연막 (60) 상에 등방성 에칭이 수행된다. 그후, 제 2 절연막 (60) 은 도 3 (c) 에서 점선으로 나타낸 소자 영역 (60x) 으로부터 제거된다.에칭 블록막 (54) 에 의해서 덮여진 제 1 절연막 (53) 은 에칭되지 않는 것을 알 수 있다.
상술한 공정과 동시에, 도 3 (c') 에 나타낸 바와 같이, 정렬 마크 (6) 가 제조되는 위치에서도, 제 2 절연막 (60') 이 에칭 블록막 (54') 상에 형성되고, 레지스트 (61') 는 제 2 절연막 (60') 상에 제조된다. 트로프형 패턴 (41 및 41) 을 형성하기 위한 패턴 (41x 및 41x) 이 레지스트 (61') 로 전사되어 현상된다. 패턴 (41x 및 41x) 의 폭은 0.4 마이크로미터로 상술한 패턴 (5x) 의 내경 (A5) 과 거의 동일하게 설정된다. 그후에, 등방성 에칭이 수직 방향으로 제 2 절연막 (60) 상에 수행되어 도 3 (c') 에서 점선으로 나타낸 소자 영역 (60x') 으로부터 제 2 절연막 (60') 이 제거된다.
다음으로, 레지스트 (61) 가 제거된 후에, 저장 노드 재료, 즉, 폴리실리콘으로 이루어진 막이 반도체 기판 (7) 의 전 표면상에 형성된다. 즉, 도 3 (d) 에 나타낸 바와 같이, 저장 노드 (5) 가 제조되는 위치에서, 저장 노드를 구성하기 위해 폴리실리콘막 (62) 이 형성된다. 동시에, 도 3 (d') 에 나타낸 바와 같이, 정렬 마크 (6) 가 제조되는 위치에서도, 폴리실리콘막 (62') 이 형성된다.
그후, 도 3 (e) 에 나타낸 바와 같이, 저장 노드 (5) 가 제조되는 위치에서, 도 1 (d) 및 도 1 (e) 를 참조하여 상술한 단계와 일치하는 단계가 수행되어 폴리실리콘막 (62) 의 표면이 노출된다. 따라서, 폴리실리콘막 (62) 에 형성된 오목부 (62x) 에 제 3 절연막 (63) 이 잔존하는 상태가 성취된다. 이 결과로, 도 3 (e') 에 나타낸 바와 같이, 정렬 마크 (6) 가 제조되는 위치에서도, 도 1 (d') 및 도 1 (e') 를 참조하여 상술한 단계와 동일한 단계가 수행되어 폴리실리콘막 (62') 의 표면에 노출된다. 따라서, 폴리실리콘막 (62') 에 형성되는 오목부 (62x' 및 62x') 에 제 3 절연막 (63' 및 63') 이 각각 잔존하는 상태가 성취된다.
다음 단계에서, 폴리실리콘이 에치백된다. 이 공정은 저장 노드 (5) 가 제조되는 위치에서 도 3 (f) 에 나타낸 바와 같이 컨택홀 (55) 내의 영역 및 오목부 (62x) 를 포함하는 영역에 제거되지 않은 폴리실리콘막 (62) 이 잔존하고, 정렬 마크 (6) 가 제조되는 위치에서 도 3 (f') 에 나타낸 바와 같은 컨택홀 (55' 및 55') 내부 영역 및 오목부 (62x' 및 62x') 를 포함하는 영역에도 제거되지 않은 폴리실리콘막 (62') 이 잔존한다.
그후, 제 3 절연막 및 제 2 절연막이 불화수소산 등으로 제거된다. 이를 통해서, 도 3 (g) 에 나타낸 바와 같이, 폴리실리콘으로 이루어진 원통형 저장 노드 (5) 는 저장 노드 (5) 가 제조되는 위치에 형성된다. 이에 따라 형성된 저장 노드 (5) 의 외경은 약 0.4 마이크로미터로 패턴 (5x) 의 외경 (A5) 과 거의 동일하다.
동시에, 도 3 (f') 에 나타낸 바와 같이, 저장 노드 (5) 의 외경과 거의 동일한 약 0.4 마이크로미터의 폭 (A41) 을 갖는 하나의 쌍의 트로프형 패턴 (41 및 41) 은 정렬 마크 (6) 가 제조되는 위치에 형성된다. 이에 따라 형성된 트로프형 패턴 (41) 의 길이 (B41) 가 제 1 실시예에서와 마찬가지로 약 10 마이크로미터 이상인 것을 알 수 있다. 또한, 다른 트로프형 패턴 (42 내지 45) (트로프형 패턴 (42 내지 45) 에 대해 도 3 (f') 에 참조 번호만 나타냄) 은 트로프형 패턴 (41) 의 형성과 동시에 형성되기 때문에 트로프형 패턴 (41) 과 동일한 크기 및 동일한 형태가 성취된다.
상술한 제 1 실시예의 정렬 마크 (2) 에 의해서 성취되는 동일한 이점에 부가하여, 제 2 실시예의 정렬 마크 (6) 는 이하 부가적인 이점을 획득한다. 즉, 제 2 실시예의 정렬 마크 (6) 에서, 또한 각각의 트로프형 패턴 (41 내지 45) 이 반도체 기판 (7) (에칭 블록막 54) 과 접촉되는 표면의 폭이 약 0.4 마이크로미터로 설정되고, 트로프형 패턴 (41 내지 45) 은 지지부로서 기능을 하는 절연막 (53) 내부에 제공되는 플러그 (58') 로 더욱더 견고해진다. 결과적으로, 후속하는 기판 세정 등의 단계 동안 정렬 마크가 붕괴되거나 또는 박리되는 문제는 더욱 신뢰성 있게 방지될 수 있다. 또한, LSI 의 회로 영역으로 산포한 반도체 기판 (7) 의 표면으로부터 박리된 정렬 마크 (6) 가 조각나는 위험성을 더욱 감소시킴으로서 회로 단락과 같은 결함이 방지된다. 따라서, 고도의 생산 품질을 갖는 LSI 가 성취된다.
본 발명의 바람직한 실시예의 정렬 마크 및 그 제조 방법을 첨부된 도면을 참조하여 설명했지만, 본 발명은 이들 예에 한정되지 않으며, 본 발명의 취지, 범주 및 가르침으로부터 벗어나지 않고 각종 형태 및 미세 변화가 이루어질 수도 있는 것이 당해 분야에서 숙련된 자에게 이해되어질 것이다.
예를 들면, 리소그래피 공정의 노광 단계 동안 이용되는 반도체 기판상에 있는 마스크 및 정렬 마크에 본 발명이 적용되는 예를 제 1 및 제 2 실시예를 참조하여 설명했지만, 본 발명은 노광 및 현상을 통해 성취되는 레지스트로 이루어지는 집적 회로 패턴과 베이스 기판상에 구성된 집적 회로 패턴 사이에서 정렬 마크의 형태 및 크기를 가변 시킴으로서 상대적인 위치 오차량을 측정하기 위한 마크에 본 발명이 적용될 수도 있다. 또한, 단일 원통형 저장 노드가 제 1 및 제 2 실시예를 참조하여 제조되는 예를 설명했지만, 본 발명은 복수의 원통을 조합하여 이루어진 저장 노드가 제조되는 경우 적용될 수도 있다. 또한, 반도체 소자의 회로 소자 중 하나로서 저장 노드가 제조되는 경우를 설명했지만, 본 발명에 따른 정렬 마크는 저장 노드 외에 반도체 소자의 회로 소자에 적용될 수도 있다. 더욱이, 정렬 마크를 구성하는 각각의 트로프형 패턴은 폐쇠된 프레임 형태 대신에 2 개의 인접한 슬릿을 조합하여 각각 구성할 수도 있고, 슬릿의 수는 2 로 제한하지 않으며, 1 또는 3 이상일 수도 있다.
본 발명에 따르면, 정렬 마크가 반도체 소자의 회로 소자를 제조하는 공정을 통해 동시에 제조될 수 있기 때문에, 렬 마크를 제조하기 위해서 개별 공정을 수행할 필요가 없어, 정렬 마크가 개별 공정을 통해 제조되는 방법과 비교하여 제조 단계의 총수가 감소된다. 따라서, 제조 시간의 단축 및 제조 비용의 감소가 성취될 수 있다. 본 발명에 따르면 회로 소자의 폭과 거의 동일한 폭을 갖는 명확한 정렬 마크가 제조된다. 또한, 이에 따라 제조된 정렬 마크의 각각의 트로프형 패턴은 후속하는 기판 세정 등의 단계 동안 붕괴되거나 또는 박리되는 문제점이 없어진다. LSI 의 회로 영역에 산포된 반도체 기판의 표면으로부터 박리된 정렬 마크가 조각나는 위험성이 없기 때문에, 회로의 단락과 같은 결함이 없다.
이것은 고도의 생산 품질을 갖는 LSI 를 성취하는 것을 가능하게 한다. 또한, 반도체 기판의 표면에 절연막내의 플러그와 같은 지지부를 매립시킴으로서, 트로프형 패턴은 반도체 기판의 표면에 견고하게 장착될 수 있기 때문에, 붕괴 또는 박리의 위험성이 거의 없는 정렬 마크가 제조될 수 있다.

Claims (12)

  1. 반도체 기판의 표면에 제공된 회로 소자와 거의 동일한 폭을 갖는 트로프형 패턴으로 이루어지는 것을 특징으로 하는 반도체 기판의 정렬 마크.
  2. 제 1 항에 있어서,
    상기 회로 소자는 저장 노드인 것을 특징으로 하는 반도체 기판의 정렬 마크.
  3. 제 2 항에 있어서,
    상기 저장 노드가 원통형으로 형성되는 것을 특징으로 하는 반도체 기판의 정렬 마크.
  4. 제 2 항에 있어서,
    상기 트로프형 패턴의 폭은 상기 저장 노드의 외경과 거의 동일하게 설정되는 것을 특징으로 하는 반도체 기판의 정렬 마크.
  5. 제 2 항에 있어서,
    상기 트로프형 패턴은 상기 저장 노드를 구성하는데 이용되는 재료와 동일한 재료로 구성되는 것을 특징으로 하는 반도체 기판의 정렬 마크.
  6. 제 1 항에 있어서,
    상기 반도체 기판의 상기 표면의 절연막 내에 매립된 지지부가 제공되어, 상기 반도체 기판의 상기 표면에 상기 트로프형 패턴이 견고하게 장착되는 것을 특징으로 하는 반도체 기판의 정렬 마크.
  7. 반도체 기판의 표면에 레지스트막을 형성하는 단계, 회로 소자를 구성하는 재료로 막을 형성하는 단계, 및 상기 회로 소자를 구성하는 상기 재료를 소망하는 형태로 성취하도록 에칭하는 단계를 수행하여 회로 소자를 제조하는 경우, 상기 단계와 동시에 병행하여 동일한 단계를 수행하여 상기 반도체 기판의 상기 표면에 상기 회로 소자의 폭과 거의 동일한 폭을 갖는 트로프형 패턴을 형성하는 것을 특징으로 하는 반도체 기판의 정렬 마크를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 회로 소자는 저장 노드인 것을 특징으로 하는 반도체 기판의 정렬 마크 제조 방법.
  9. 제 8 항에 있어서,
    상기 저장 노드는 원통형으로 형성되는 것을 특징으로 하는 반도체 기판의 정렬 마크 제조 방법.
  10. 제 8 항에 있어서,
    상기 트로프형 패턴의 폭은 상기 저장 노드의 외경과 거의 동일하게 설정되는 것을 특징으로 하는 반도체 기판의 정렬 마크 제조 방법.
  11. 제 8 항에 있어서,
    상기 트로프형 패턴은 상기 저장 노드를 구성하는데 이용되는 재료와 동일한 재료로 구성되는 것을 특징으로 하는 반도체 기판의 정렬 마크 제조 방법.
  12. 제 7 항에 있어서,
    상기 반도체 기판의 상기 표면의 절연막 내에 매립된 지지부가 제공되어, 상기 반도체 기판의 상기 표면에 상기 트로프형 패턴이 견고하게 장착되는 것을 특징으로 하는 반도체 기판의 정렬 마크 제조 방법.
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