KR100232216B1 - 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법 - Google Patents
정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법 Download PDFInfo
- Publication number
- KR100232216B1 KR100232216B1 KR1019970012211A KR19970012211A KR100232216B1 KR 100232216 B1 KR100232216 B1 KR 100232216B1 KR 1019970012211 A KR1019970012211 A KR 1019970012211A KR 19970012211 A KR19970012211 A KR 19970012211A KR 100232216 B1 KR100232216 B1 KR 100232216B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact hole
- conductive layer
- forming
- insulating film
- semiconductor substrate
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
본 발명은 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법에 관한 것으로 반도체 기판을 준비하는 단계와, 상기 반도체 기판상에 일정한 간격으로 제 1 콘택홀을 갖는 제 1 절연막을 형성하는 단계와, 상기 제 1 콘택홀 사이에 제 1 절연막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계와, 상기 제 1, 제 2 콘택홀을 포함한 반도체 기판의 전면에 제 1 도전층을 형성하는 단계와, 상기 제 2 콘택홀을 오버랩되도록 제 1 도전층상에 일정한 간격을 갖는 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 양측면 및 제 1 콘택홀이 형성된 제 1 절연막 양측면에 제 2 도전층 측벽을 형성하는 단계와, 상기 제 2 절연막을 제거하고 상기 제 1 도전층 및 제 2 도전층 측벽에 유전체막 및 제 3 도전층을 형성하는 공정으로 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 커패시터의 제조방법에 관한 것으로 특히, 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법에 관한 것이다.
일반적으로 반도체 소자를 만들기 위해서는 여러장의 마스크를 필요로 하는데 웨이퍼상에 마스크를 형성한 후, 노광장비(Stepper)를 사용하여 노광시킬 때 하층에 있는 패턴이 정확하게 정렬(Align)되어 있는지를 확인하는 것이 필요하다.
이와 같은 확인을 위해 오버레이(Overlay) 패턴을 형성하는데 상기 오버레이 패턴은 웨이퍼상의 메인칩 사이에 위치한 스크라이브 레인(Scribe Lane)에 오버레이 측정용 패턴을 형성하여 반도체 장치의 정렬도를 측정한다.
이러한 측정방법으로 박스-인-박스(Box-In-Box) 타입이 2개 층간의 오버레이를 측정하는데 많이 사용된다. 상기 박스-인-박스 타입의 특징은 중공의 아우터 박스와 아우터 박스보다 작은 이너 박스를 아우터 박스내에 위치시켜 두층간의 정렬 정밀도를 측정하는 것이다.
이밖에도 아우터 박스 상층에 이너박스를 형성하여 측정하는 방법도 있다.
그리고 상기와 같은 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 스토리지 노드 형성방법에는 스택(Stack)형, 핀(Pin)형, 트랜치(Trench)형 등 크게 3 가지로 구분할 수 있다.
이러한 패턴(Pattern)들을 포토(Photo) 공정으로 패터닝(Patterning)할 경우 메모리 콘택홀(Memory Contact Hole)과 스토리지 노드와의 오버레이(Overlay) 측정시 KLA사의 오버레이 패턴을 이용하여 자동적으로 측정하게 되어 있다.
이하, 첨부된 도면을 참조하여 종래의 정렬도 측정용 오버레이 패턴 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 일반적인 정렬도 측정용 오버레이 패턴 형성방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체 기판(1)상의 소정영역에 중공의 아우터 박스(Outer Box)(2)을 형성한다. 이때 상기 아우터 박스(2)는 선행공정에서의 막(Film)을 이용하고, 정렬도를 측정하기 위한 제 1 오버레이 측정 타겟(Overlay Measurement Target)이다.
이어, 도 1b에 도시한 바와같이 상기 아우터 박스(2)를 포함한 반도체 기판(1)의 전면에 막(Film)(3)을 형성하고, 상기 막(3)상에 포토레지스트(Photo Resist)(4)를 도포한다.
도 1c에 도시한 바와같이 상기 포토레지스트(4)를 노광 및 현상공정으로 상기 아우터 박스(2) 보다 더 작은 면적을 갖도록 패터닝하여 이너 박스(Inner Box)(4a)를 형성한다.
그러므로 상기 아우터 박스(2)와 이너 박스(4a)를 갖는 정렬도 측정용 오버레이 패턴을 형성한다.
도 2a 내지 도 2e는 종래의 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 반도체 기판(11)상에 제 1 산화막(12)을 형성하고, 상기 제 1 산화막(12)상에 제 1 포토레지스트(13)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(13)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(13)를 마스크로하여 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 제 1 산화막(12)을 선택적으로 제거하여 콘택홀(14)을 형성한다.
도 2b에 도시한 바와같이 상기 제 1 포토레지스트(13)를 제거하고, 상기 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘(15)을 형성하고, 기 제 1 폴리 실리콘(15)의 전면에 제 2 산화막(16)을 형성한다.
이어, 상기 제 2 산화막(16)상에 제 2 포토레지스트(17)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(17)를 패터닝한다.
이때 상기 패터닝된 제 2 포토레지스트(17)는 정렬도 측정용 오버레이 패턴의 이너 박스(Inner Box)(14a) 영역이다.
도 2c에 도시한 바와같이 상기 패터닝된 제 2 포토레지스트(17)를 마스크로하여 상기 제 1 폴리 실리콘(15)의 표면이 노출되도록 상기 제 2 산화막(16)의 전면에 에치백(Etch Back) 공정을 실시하여 제 2 산화막 패턴(16a)을 형성한다.
이때 상기 콘택홀(14)내부에는 도면에 도시하지 않았지만 제 2 산화막(16)이 잔존하는데, 상기 잔존하는 제 2 산화막(16)은 정렬도 측정용 오버레이 패턴의 아우터 박스(Outer Box)(12) 영역이다.
도 2d에 도시한 바와같이 상기 제 2 포토레지스트(17)를 제거하고, 상기 제 2 산화막 패턴(16a)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘을 형성하고, 에치백 공정을 실시하여 상기 제 2 산화막 패턴(16a)의 양측면에 제 2 폴리 실리콘 측벽(18)을 형성한다.
이때 상기 콘택홀(14)이 형성된 제 1 산화막(12) 양측면의 제 1 폴리 실리콘(15)에도 제 2 폴리 실리콘 측벽(18)이 형성된다.
도 2e에 도시한 바와같이 습식식각(Wet Etch) 공정으로 상기 제 2 산화막 패턴(16a)을 제거하여 제 1 폴리 실리콘(15)과 제 2 폴리 실리콘 측벽(18)으로 이루어진 커패시터의 스토리지 노드를 형성한다.
이후 공정은 도면에 도시하지 않았지만 상기 스트리지 노드를 포함한 반도체 기판의 전면에 유전체막을 형성하고, 상기 유전체막상에 플레이드 전극을 형성하여 커패시터를 형성한다.
그러나 이와 같은 종래의 정렬도 측정용 오버레이 패턴 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 커패시터의 스토리지 노드를 형성하기 위해 습식식각으로 산화막을 제거한다. 이때 산화막의 전면에 폴리 실리콘을 형성하는 공정이나 상기 폴리 실리콘이 산화막 양측면에만 남도록 에치백 공정시 과다 에치가 되면 산화막 습식식각시 폴리 실리콘까지 떨어져 나가 파티클(Particle)를 유발하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 산화막 습식식각시 폴리 실리콘이 기판과 부착성을 갖도록 한 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 일반적인 정렬도 측정용 패턴을 형성하는 공정단면도
도 2a 내지 도 2e는 종래의 정렬도 측정용 패턴을 이용한 커패시터의 제조방법을 나타낸 공정단면도
도 3a 내지 도 3e는 본 발명에 의한 정렬도 측정용 패턴을 이용한 커패시터의 제조방법을 나타낸 공정단면도
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 제 1 산화막
23 : 제 1 포토레지스트 24 : 제 1 콘택홀
25 : 제 2 콘택홀 26 : 제 1 폴리 실리콘
27 : 제 2 산화막 28 : 제 2 포토레지스트
29 : 제 2 폴리 실리콘 측벽
상기와 같은 목적을 달성하기 위한 본 발명에 의한 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법은 반도체 기판을 준비하는 단계와, 상기 반도체 기판상에 일정한 간격으로 제 1 콘택홀을 갖는 제 1 절연막을 형성하는 단계와,상기 제 1 콘택홀 사이에 제 1 절연막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계와, 상기 제 1, 제 2 콘택홀을 포함한 반도체 기판의 전면에 제 1 도전층을 형성하는 단계와, 상기 제 2 콘택홀을 오버랩되도록 제 1 도전층상에 일정한 간격을 갖는 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 양측면 및 제 1 콘택홀이 형성된 제 1 절연막 양측면에 제 2 도전층 측벽을 형성하는 단계와, 상기 제 2 절연막을 제거하고 상기 제 1 도전층 및 제 2 도전층 측벽에 유전체막 및 제 3 도전층을 형성하는 공정으로 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명에 의한 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와같이 반도체 기판(21)상에 제 1 산화막(22)을 형성하고, 상기 제 1 산화막(22)상에 제 1 포토레지스트(23)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(23)를 패터닝(Patterning)한다.
이어, 상기 패터닝된 제 1 포토레지스트(23)를 마스크로하여 상기 반도체 기판(21)의 표면이 노출되도록 상기 제 1 산화막(22)을 선택적으로 제거하여 제 1, 제 2 콘택홀(24,25)을 형성한다.
이때 상기 제 1, 제 2 콘택홀(24,25)의 폭은 서로 다르고, 상기 제 2 콘택홀(25) 보다 제 1 콘택홀(24)의 폭이 넓다.
도 3b에 도시한 바와같이 상기 제 1 포토레지스트(23)를 제거하고, 상기 제 1, 제 2 콘택홀(24,25)을 포함한 반도체 기판(21)의 전면에 제 1 폴리 실리콘(26)을 형성하고, 상기 제 1 폴리 실리콘(26)의 전면에 제 2 산화막(27)을 형성한다.
이때 상기 제 2 콘택홀(25)은 폭이 좁기 때문에 상기 제 1 폴리 실리콘(26)이 완전히 채워지도록 한다.
이어, 상기 제 2 산화막(27)상에 제 2 포토레지스트(28)를 도포한 후, 노광 및 현상공정으로 상기 제 2 콘택홀(25)이 오버랩되도록 제 2 포토레지스트(28)를 패터닝한다.
이때 상기 패터닝된 제 2 포토레지스트(28)는 정렬도 측정용 오버레이 패턴의 이너 박스(Inner Box) 영역이다.
도 3c에 도시한 바와같이 상기 패터닝된 제 2 포토레지스트(28)를 마스크로하여 상기 제 1 폴리 실리콘(26)의 표면이 노출되도록 상기 제 2 산화막(27)의 전면에 에치백(Etch Back) 공정을 실시하여 제 2 산화막 패턴(27a)을 형성한다.
이때 상기 제 1 콘택홀(24)내부에는 도면에 도시하지 않았지만 제 2 산화막(27)이 잔존하는데, 상기 잔존하는 제 2 산화막(27)은 정렬도 측정용 오버레이 패턴의 아우터 박스(Outer Box) 영역이다.
도 3d에 도시한 바와같이 상기 제 2 포토레지스트(28)를 제거하고, 상기 제 2 산화막 패턴(27a)을 포함한 반도체 기판(21)의 전면에 제 2 폴리 실리콘을 형성하고, 에치백 공정을 실시하여 상기 제 2 산화막 패턴(27a)의 양측면에 제 2 폴리 실리콘 측벽(29)을 형성한다.
이때 상기 제 1 콘택홀(24)이 형성된 제 1 산화막(23) 양측면의 제 1 폴리 실리콘(26)에도 제 2 폴리 실리콘 측벽(29)이 형성된다.
도 3e에 도시한 바와같이 습식식각(Wet Etch) 공정으로 상기 제 2 산화막 패턴(27a)을 제거하여 제 1 폴리 실리콘(26)과 제 2 폴리 실리콘 측벽(29)으로 이루어진 커패시터의 스토리지 노드를 형성한다.
이후 공정은 도면에 도시하지 않았지만 상기 스트리지 노드를 포함한 반도체 기판의 전면에 유전체막을 형성하고, 상기 유전체막상에 플레이드 전극을 형성하여 커패시터를 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법에 있었서 이너 박스가 형성될 하단부에 콘택홀을 형성하고, 상기 콘택홀 내부에 폴리 실리콘을 형성하므로써 기판과 접촉되므로 산화막 습식식각시 폴리 실리콘과 기판이 떨어지는 것을 방지할 수 있는 효과가 있다.
Claims (5)
- 반도체 기판을 준비하는 단계;상기 반도체 기판상에 일정한 간격으로 제 1 콘택홀을 갖는 제 1 절연막을 형성하는 단계;상기 제 1 콘택홀 사이에 제 1 절연막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계;상기 제 1, 제 2 콘택홀을 포함한 반도체 기판의 전면에 제 1 도전층을 형성하는 단계;상기 제 2 콘택홀을 오버랩되도록 제 1 도전층상에 일정한 간격을 갖는 제 2 절연막을 형성하는 단계;상기 제 2 절연막 양측면 및 제 1 콘택홀이 형성된 제 1 절연막 양측면에 제 2 도전층 측벽을 형성하는 단계;상기 제 2 절연막을 제거하고 상기 제 1 도전층 및 제 2 도전층 측벽에 유전체막 및 제 3 도전층을 형성하는 공정으로 포함하여 형성함을 특징으로 하는 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 1, 제 2 콘택홀을 포함한 반도체 기판의 전면에 제 1 도전층을 형성할 때 상기 제 2 콘택홀에는 상기 제 1 도전층이 완전히 채워지는 것을 특징으로 하는 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막은 정렬도 측정용 오버레이 패턴에서 이너 박스 영역임을 특징으로 하는 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막을 형성할 때 상기 제 1 콘택홀 내부에도 제 2 절연막이 잔존하여 정렬도 측정용 오버레이 패턴에서 아우터 박스 영역임을 특징으로 하는 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 1 콘택홀 보다 제 2 콘택홀의 폭을 작게 형성하는 것을 특징으로 하는 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970012211A KR100232216B1 (ko) | 1997-04-02 | 1997-04-02 | 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970012211A KR100232216B1 (ko) | 1997-04-02 | 1997-04-02 | 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980075848A KR19980075848A (ko) | 1998-11-16 |
| KR100232216B1 true KR100232216B1 (ko) | 1999-12-01 |
Family
ID=19501827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970012211A KR100232216B1 (ko) | 1997-04-02 | 1997-04-02 | 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100232216B1 (ko) |
-
1997
- 1997-04-02 KR KR1019970012211A patent/KR100232216B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980075848A (ko) | 1998-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5917205A (en) | Photolithographic alignment marks based on circuit pattern feature | |
| US5300379A (en) | Method of fabrication of inverted phase-shifted reticle | |
| JPH1074694A (ja) | 半導体素子製造用コンタクトマスク | |
| US6660456B2 (en) | Technique for the size reduction of vias and other images in semiconductor chips | |
| US6140711A (en) | Alignment marks of semiconductor substrate and manufacturing method thereof | |
| KR100232216B1 (ko) | 정렬도 측정용 오버레이 패턴을 이용한 커패시터의 제조방법 | |
| US7094662B2 (en) | Overlay mark and method of fabricating the same | |
| JPH0795543B2 (ja) | エツチング方法 | |
| KR100447257B1 (ko) | 중첩도측정마크제조방법 | |
| KR100290588B1 (ko) | 반도체장치의 도전막 패턴 형성방법 | |
| KR100232236B1 (ko) | 정렬도 측정용 오버레이 패턴 형성방법 | |
| KR100268516B1 (ko) | 반도체소자의측정용패턴 | |
| KR0172287B1 (ko) | 중첩 정확도와 노광장비의 포커스를 동시에 측정하기 위한 측정마크를 이용한 중첩 정확도 및 노광장비의 포커스 측정 방법 | |
| KR100299516B1 (ko) | 반도체 소자의 오버레이 측정 패턴 형성방법 | |
| KR0172553B1 (ko) | 반도체 소자 제조방법 | |
| KR100187661B1 (ko) | 반도체 소자의 임계치수 측정용 바아 형성방법 | |
| KR19980076177A (ko) | 정렬도 측정용 오버레이 패턴 제조방법 | |
| KR100218730B1 (ko) | 반도체 소자 제조방법 | |
| KR970011654B1 (ko) | 선폭 측정용 측정마크 형성방법 | |
| KR100405934B1 (ko) | 반도체 소자의 콘택홀 제조 방법 | |
| KR100304441B1 (ko) | 반도체소자의 정렬마크 형성방법 | |
| KR19990003882A (ko) | 반도체 장치의 미세 패턴 형성방법 | |
| KR100239426B1 (ko) | 커패시터의 구조 및 제조 방법 | |
| KR0137566B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100212011B1 (ko) | 패턴 형성용 마스크 및 이를 이용한 노광방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070827 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |