KR100405934B1 - 반도체 소자의 콘택홀 제조 방법 - Google Patents
반도체 소자의 콘택홀 제조 방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 36
- 239000011229 interlayer Substances 0.000 claims abstract description 32
- 230000031700 light absorption Effects 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 3
- 239000002904 solvent Substances 0.000 claims description 2
- 229910021642 ultra pure water Inorganic materials 0.000 claims description 2
- 239000012498 ultrapure water Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 abstract description 5
- 230000009977 dual effect Effects 0.000 abstract description 5
- 239000004020 conductor Substances 0.000 abstract description 4
- 238000000206 photolithography Methods 0.000 abstract description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 소자의 콘택홀 제조 방법에 관한 것으로, 특히 이 방법은 반도체 기판의 하부 구조물 상부에 층간 절연막을 형성하고 층간 절연막에 소정 깊이의 홈을 형성하고, 홈이 형성된 층간 절연막 상부에 광흡수막을 형성하고, 광흡수막 상부에 콘택홀 영역의 정의하는 포토레지스트 패턴을 형성하고 포토레지스트 패턴에 의해 노출된 광흡수막을 제거하여 홈을 노출시키고, 포토레지스트 패턴에 맞추어 층간 절연막을 식각해서 홈에 수직으로 연결되는 비아홀을 형성한 후에, 포토레지스트 패턴과 광흡수막을 제거하여 듀얼 다마신 구조의 콘택홀을 형성한다. 그러므로, 본 발명은 층간 절연막의 홈을 채우는 광흡수막에 의해 콘택홀 포토레지스트 패턴에 난반사되는 빛을 제거하여 포토리소그래피 공정의 수율을 높이면서 하부 구조물의 평탄화를 이루고 이후 콘택홀의 도전 물질 증착시 스텝커버리지를 향상시켜 콘택홀 내 보이드 생성을 방지한다.
Description
본 발명은 반도체 제조방법에 관한 것으로서, 특히 반도체 소자의 콘택홀 제조 방법에 관한 것이다.
최근의 반도체 소자는 반도체 디자인 룰이 점점 미세화 됨에 따라 고집적화 및 다층의 복잡한 구조로 이루어지고 있으며, 고전류 밀도를 달성하기 위해서 금속배선의 폭을 감소하면서 동시에 금속 두께를 증가시키고 있다.
도 1은 종래 기술에 의한 반도체 소자의 콘택홀 구조를 나타낸 수직 단면도이다. 도 1을 참조하면, 종래 반도체 소자의 콘택홀은 이후 도전물질의 증착시 콘택홀로의 스텝커버리지를 향상시키기 위해 다음과 같이 제조된다.
우선, 반도체 기판의 하부 구조물(10) 상부에 층간 절연막(12)을 형성하고 그 위에 콘택홀용 포테지스트 패턴(미도시됨)을 형성하고 1차로 등방성 습식 식각을 진행하여 층간 절연막(12)에 언더컷을 형성하고 2차로 이방성 건식 식각을 실시하여 콘택홀(14)을 형성한다. 이때, 콘택홀(14)은 언더컷 부분의 층간 절연막(12)이 과도하게 식각되었을 경우 이웃하는 콘택홀이 서로 연결되는 브릿지(16)가 발생하게 된다.
그러므로, 종래 기술은 콘택홀의 도전물질 증착시 스텝커버리지 특성을 높이기 위하여 층간 절연막(12)을 언더컷시키는 등방성 습식 식각에 대한 공정 조절이 어렵고 불안정하여 결국 서로 이웃하는 콘택홀이 연결되어 브릿지(16)가 발생하게 되고 이로 인해 소자의 동작에 치명적인 결함이 된다.
그래서 종래 콘택홀 제조 공정은 습식 식각 공정없이 언더컷을 형성하는 듀얼 다마신 공정(dual damascene process)을 적용하게 되었다. 하지만, 일반적인듀얼 다마신 공정은 2회의 마스크 작업 공정과 2회의 절연막 증착 공정을 진행하거나 콘택홀 식각 공정시 층간 절연막에서 식각 정지 역할을 하는 실리콘질화막을 형성해야하는 공정이 수반되어야하므로 전체적인 공정이 다소 복잡하였다.
그리고, 소자의 고집적화에 따라 콘택홀의 선폭(critical dimension)이 축소될 경우 콘택홀 식각용 포토레지스트에 난반사가 일어나 정확하게 콘택홀 선폭대로 식각할 수 없었다.
또한, 종래 콘택홀 제조 공정은 하부 구조물의 토포로지를 위해 층간 절연막의 표면을 평탄화시키는 번거럼움이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 층간 절연막에 홈을 형성하고 그 위에 광흡수막을 도포하고 콘택홀 포토레지스트 패턴에 의해 드러난 광흡수막과 층간 절연막의 홈을 식각해서 듀얼 다마신 형태의 콘택홀을 형성함으로서 광흡수막에 의해 전체적인 구조물의 평탄화를 이루고 노광시 빛의 난반사를 제거하여 포토리소그래피 공정의 수율을 높이는 반도체 소자의 콘택홀 제조 방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 소자의 콘택홀 구조를 나타낸 수직 단면도,
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 콘택홀 제조 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판의 하부 구조물 102 : 층간 절연막
104, 110 : 포토레지스트 패턴 106 : 홈
108 : 광흡수막 112 : 개구 영역
114 : 비아홀
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 콘택홀을 형성하는 방법에 있어서, 반도체 기판의 하부 구조물 상부에 층간 절연막을 형성하고 층간절연막에 소정 깊이의 홈을 형성하는 단계와, 홈이 형성된 층간 절연막 상부에 광흡수막을 형성하는 단계와, 광흡수막 상부에 콘택홀 영역의 정의하는 포토레지스트 패턴을 형성하고 포토레지스트 패턴에 의해 노출된 광흡수막을 제거하여 홈을 노출시키는 단계와, 포토레지스트 패턴에 맞추어 층간 절연막을 식각해서 홈에 수직으로 연결되는 비아홀을 형성하는 단계와, 포토레지스트 패턴과 광흡수막을 제거하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 콘택홀 제조 방법을 설명하기 위한 공정 순서도이다.
도 2a를 참조하면, 반도체 기판의 하부 구조물(100) 상부에 층간 절연막 (102)을 형성한다. 그리고 층간 절연막(102)에 콘택홀의 언더컷을 하기 위한 포토레지스 패턴(104)을 형성한다.
그 다음 도 2b에 도시된 바와 같이, 포토레지스트 패턴(104)에 맞추어 층간 절연막(102)을 소정 깊이로 식각해서 홈(106)을 형성한다. 이때, 홈(106)은 층간 절연막(102) 전체 두께의 10%을 식각해서 형성함으로써 콘택홀의 스텝커버리지를 좋게 하는 역할을 한다. 그리고 포토레지스트 패턴(104)을 제거한다.
이어서 도 2c에 도시된 바와 같이, 홈(106)이 형성된 층간 절연막(102) 상부에 광흡수막(108)을 형성한다. 이때, 광흡수막(108)의 두께는 0.8㎛∼1㎛로 하여층간 절연막(102)의 홈을 채워서 하부 구조물의 평탄화를 이룬다. 또한 광흡수막 (108)은 이후 포토리소그래피 공정의 노광 공정시 빛의 난반사를 방지하는 역할을 한다. 좀 더 상세하게 본 발명의 광흡수막(108)은 다이쥬도 포토레지스트 (dye pseudo photoresist) 물질을 사용한다. 다이쥬도 포토레지스트 물질은 일반 포토레지스트 성분에서 수용억제의 포토활성 복합물(photo active compund)을 제외하고 수용성 레지스트, 광흡수막(108)의 도포를 용이하게 하는 솔벤트(solvent), 빛을 흡수하는 다이(dye)가 첨가되어 이루어진 것이다.
도 2d에 도시된 바와 같이, 광흡수막(108) 상부에 콘택홀 영역을 정의하는 포토레지스트 패턴(110)을 형성한다. 이때, 포토레지스트 패턴(110)은 노광 및 현상의 공정을 거치는데, 노광 공정시 하부 구조물의 토포로지에 의해 난반사되는 빛을 광흡수막(108)내 다이가 흡수하여 포토레지스트에 난반사 빛이 도달하지 않도록 한다. 그러므로, 미세한 콘택홀 영역을 정의하는 포토레지스트 패턴(110)을 형성할 수 있다.
도 2e에 도시된 바와 같이, 포토레지스트 패턴(110)에 의해 노출된 광흡수막 (108)은 포토레지스트 패턴을 위한 현상 공정시 초순수를 이용한 마지막 세정 공정에서 제거된다. 이로 인해 포토레지스트 패턴(110)에 의해 노출된 광흡수막(108)이 제거되어 층간 절연막(102)의 홈(106)이 노출되는 개구 영역(112)이 형성된다. 이때, 도면 부호 108'은 세정 공정에 의해 식각된 광흡수막의 패턴을 나타낸 것이다.
그런 다음 도 2f에 도시된 바와 같이, 포토레지스트 패턴(110)에 맞추어 층간 절연막(102)을 건식 식각해서 홈(106)에 수직으로 연결되는 비아홀(114)을 형성한다.
그리고나서 도 2g에 도시된 바와 같이, 포토레지스트 패턴(110)과 광흡수막 (108')을 O2 플라즈마로 동시에 제거함으로써 본 발명에 의한 듀얼 다마신 구조의 콘택홀을 형성한다.
이상 설명한 바와 같이, 본 발명은 층간 절연막의 홈을 채우는 광흡수막에 의해 콘택홀 포토레지스트 패턴에 난반사되는 빛을 제거하여 포토리소그래피 공정의 수율을 높이고 하부 구조물의 평탄화를 이룬다.
이에 따라, 본 발명은 홈과 비아홀을 갖는 듀얼 다마신 구조의 콘택홀을 형성할 수 있어 이후 콘택홀로의 도전 물질 증착시 스텝커버리지를 향상시켜 콘택홀 내 보이드 생성을 방지한다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (7)
- 반도체 소자의 콘택홀을 형성하는 방법에 있어서,반도체 기판의 하부 구조물 상부에 층간 절연막을 형성하고 상기 층간 절연막에 소정 깊이의 홈을 형성하는 단계;상기 홈이 형성된 층간 절연막 상부에 광흡수막을 형성하는 단계;상기 광흡수막 상부에 상기 콘택홀 영역의 정의하는 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴에 의해 노출된 광흡수막을 제거하여 홈을 노출시키는 단계;상기 포토레지스트 패턴에 맞추어 상기 층간 절연막을 식각해서 상기 홈에 수직으로 연결되는 비아홀을 형성하는 단계; 및상기 포토레지스트 패턴과 상기 광흡수막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
- 제 1항에 있어서, 상기 홈은 상기 층간 절연막 전체 두께의 10%을 식각해서 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
- 제 1항에 있어서, 상기 광흡수막은 다이쥬도 포토레지스트 물질인 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
- 제 3항에 있어서, 상기 다이쥬도 포토레지스트 물질은 수용성 레지스트, 솔벤트, 다이가 첨가된 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
- 제 1항에 있어서, 상기 광흡수막의 두께는 0.8㎛∼1㎛인 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
- 제 1항에 있어서, 상기 포토레지스트 패턴에 의해 노출된 광흡수막을 제거하는 공정은 상기 포토레지스트 패턴의 현상 공정시 초순수를 이용한 세정 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
- 제 1항에 있어서, 상기 포토레지스트 패턴 및 광흡수막은 O2 플라즈마로 동시에 제거하는 것을 특징으로 하는 반도체 소자의 콘택홀 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085362A KR100405934B1 (ko) | 2001-12-26 | 2001-12-26 | 반도체 소자의 콘택홀 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0085362A KR100405934B1 (ko) | 2001-12-26 | 2001-12-26 | 반도체 소자의 콘택홀 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030054928A KR20030054928A (ko) | 2003-07-02 |
| KR100405934B1 true KR100405934B1 (ko) | 2003-11-14 |
Family
ID=32213644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0085362A KR100405934B1 (ko) | 2001-12-26 | 2001-12-26 | 반도체 소자의 콘택홀 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100405934B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568864B1 (ko) * | 2004-01-12 | 2006-04-10 | 삼성전자주식회사 | 반도체 소자 연결배선의 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990007191A (ko) * | 1997-06-30 | 1999-01-25 | 빌헬름 에핑, 디터 라인하르트 | 희생용 유동성 산화물을 이용하는 이중 다마신 법을 사용한 다층 동일 평면 금속/절연체 막 형성 방법 |
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| US6211061B1 (en) * | 1999-10-29 | 2001-04-03 | Taiwan Semiconductor Manufactuirng Company | Dual damascene process for carbon-based low-K materials |
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-
2001
- 2001-12-26 KR KR10-2001-0085362A patent/KR100405934B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20030054928A (ko) | 2003-07-02 |
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