JPH1174253A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1174253A JPH1174253A JP9232558A JP23255897A JPH1174253A JP H1174253 A JPH1174253 A JP H1174253A JP 9232558 A JP9232558 A JP 9232558A JP 23255897 A JP23255897 A JP 23255897A JP H1174253 A JPH1174253 A JP H1174253A
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- semiconductor substrate
- forming
- material layer
- etching
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Abstract
(57)【要約】
【課題】 従来のパターン形成技術を使用して安価に微
細なパターンを形成することのできる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板１を角度θ傾けて感光性レジ
スト３への露光を行う。その後、従来どうり現像を行い
スリット幅Ｗで角度θ分傾斜したレジストパターン５ａ
を形成する。その後、レジストパターン５ａをマスクと
して従来どうりエッチングを行い、スリット幅Ｗ1＝Ｗ
−ｔ・ｓｉｎθを有するエッチングパターン６ａを形成
する。
細なパターンを形成することのできる半導体装置の製造
方法を提供する。 【解決手段】 半導体基板１を角度θ傾けて感光性レジ
スト３への露光を行う。その後、従来どうり現像を行い
スリット幅Ｗで角度θ分傾斜したレジストパターン５ａ
を形成する。その後、レジストパターン５ａをマスクと
して従来どうりエッチングを行い、スリット幅Ｗ1＝Ｗ
−ｔ・ｓｉｎθを有するエッチングパターン６ａを形成
する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、特に微細なパターンの形成方法に関するも
のである。
方法に関し、特に微細なパターンの形成方法に関するも
のである。
【０００２】
【従来の技術】図５（ａ）〜（ｅ）は従来の半導体装置
におけるパターン形成方法を示す工程断面図である。図
にしたがって順次説明を行う。まず、図５（ａ）に示す
ように、半導体基板１上にパターンを形成したい物質層
２を形成する。その後、物質層２上に感光性レジスト３
を膜厚０．７μｍ程度塗布する。
におけるパターン形成方法を示す工程断面図である。図
にしたがって順次説明を行う。まず、図５（ａ）に示す
ように、半導体基板１上にパターンを形成したい物質層
２を形成する。その後、物質層２上に感光性レジスト３
を膜厚０．７μｍ程度塗布する。
【０００３】次に、図５（ｂ）に示すように、半導体基
板１上の感光性レジスト３の上から半導体基板１に対し
て垂直に光を当て露光を行う。このとき、感光性レジス
ト３には潜像４が形成される。次に、図５（ｃ）に示す
ように、感光性レジスト３に現像を施すことによりスリ
ット幅Ｗのレジストパターン５を形成する。このとき、
感光性レジスト３がポジ型レジストの場合には光のあた
ったところが感光し現像液に可溶となり、ネガ型レジス
トの場合にはその逆で感光したところが現像液に不溶と
なる。
板１上の感光性レジスト３の上から半導体基板１に対し
て垂直に光を当て露光を行う。このとき、感光性レジス
ト３には潜像４が形成される。次に、図５（ｃ）に示す
ように、感光性レジスト３に現像を施すことによりスリ
ット幅Ｗのレジストパターン５を形成する。このとき、
感光性レジスト３がポジ型レジストの場合には光のあた
ったところが感光し現像液に可溶となり、ネガ型レジス
トの場合にはその逆で感光したところが現像液に不溶と
なる。
【０００４】次に、図５（ｄ）に示すように、レジスト
パターン５をマスクとして半導体基板１上の物質層２の
上から半導体基板１に対して垂直に物理的、化学的ダメ
ージを与えながら物質層２をエッチングしてエッチング
パターン６を形成する。次に、図５（ｅ）に示すよう
に、レジストパターン５を除去することにより物質層２
に所望のパターン６を形成する。
パターン５をマスクとして半導体基板１上の物質層２の
上から半導体基板１に対して垂直に物理的、化学的ダメ
ージを与えながら物質層２をエッチングしてエッチング
パターン６を形成する。次に、図５（ｅ）に示すよう
に、レジストパターン５を除去することにより物質層２
に所望のパターン６を形成する。
【０００５】
【発明が解決しようとする課題】従来のパターン形成方
法は以上のようであり、図５（ｃ）に示すように、レジ
ストパターン５のスリット幅Ｗの分離可能寸法は０．３
μｍ程度であり、将来、より薄膜化の傾向にある感光性
レジスト３の膜厚ｔは約０．５μｍ程度が限界である。
しかし、半導体装置の微細化はとどまるところを知ら
ず、将来的にはパターンのスリット幅は０．１μｍ程度
の寸法が要求されており、従来のパターン形成方法では
スリット幅０．１μｍ程度を実現できないという問題点
があった。また、エキシマレーザ光を使っての微細パタ
ーン形成方法もあるが非常に高価なものとなるという問
題点があった。
法は以上のようであり、図５（ｃ）に示すように、レジ
ストパターン５のスリット幅Ｗの分離可能寸法は０．３
μｍ程度であり、将来、より薄膜化の傾向にある感光性
レジスト３の膜厚ｔは約０．５μｍ程度が限界である。
しかし、半導体装置の微細化はとどまるところを知ら
ず、将来的にはパターンのスリット幅は０．１μｍ程度
の寸法が要求されており、従来のパターン形成方法では
スリット幅０．１μｍ程度を実現できないという問題点
があった。また、エキシマレーザ光を使っての微細パタ
ーン形成方法もあるが非常に高価なものとなるという問
題点があった。
【０００６】この発明は上記のような問題点を解消する
ために成されたもので、従来の露光装置およびエッチン
グ装置を使用することにより安価に０．１μｍ程度の微
細なパターンを形成することのできる半導体装置の製造
方法を提供することを目的としている。
ために成されたもので、従来の露光装置およびエッチン
グ装置を使用することにより安価に０．１μｍ程度の微
細なパターンを形成することのできる半導体装置の製造
方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、レジストパターンを形成す
る工程において、半導体基板に対して傾斜させて感光性
レジストに露光を行うようにし、エッチングパターンを
形成する工程において、上記レジストパターンをマスク
として上記半導体基板に対して垂直に物質層にエッチン
グを施すようにしたものである。
る半導体装置の製造方法は、レジストパターンを形成す
る工程において、半導体基板に対して傾斜させて感光性
レジストに露光を行うようにし、エッチングパターンを
形成する工程において、上記レジストパターンをマスク
として上記半導体基板に対して垂直に物質層にエッチン
グを施すようにしたものである。
【０００８】この発明の請求項２に係る半導体装置の製
造方法は、レジストパターンを形成する工程において、
半導体基板に対して垂直に感光性レジストに露光を行う
ようにし、エッチングパターンを形成する工程におい
て、上記レジストパターンをマスクとして上記半導体基
板に対して傾斜させて物質層にエッチングを施すように
したものである。
造方法は、レジストパターンを形成する工程において、
半導体基板に対して垂直に感光性レジストに露光を行う
ようにし、エッチングパターンを形成する工程におい
て、上記レジストパターンをマスクとして上記半導体基
板に対して傾斜させて物質層にエッチングを施すように
したものである。
【０００９】この発明の請求項３に係る半導体装置の製
造方法は、レジストパターンを形成する工程において、
半導体基板に対して傾斜させて感光性レジストに露光を
行うようにし、エッチングパターンを形成する工程にお
いて、上記レジストパターンをマスクとして上記半導体
基板に対して上記レジストパターンを形成する工程とは
逆の向きに傾斜させて物質層にエッチングを施すように
したものである。
造方法は、レジストパターンを形成する工程において、
半導体基板に対して傾斜させて感光性レジストに露光を
行うようにし、エッチングパターンを形成する工程にお
いて、上記レジストパターンをマスクとして上記半導体
基板に対して上記レジストパターンを形成する工程とは
逆の向きに傾斜させて物質層にエッチングを施すように
したものである。
【００１０】この発明の請求項４に係る半導体装置の製
造方法は、半導体基板はシリコン基板であり、物質層は
トランジスタのゲート電極であるとしたものである。
造方法は、半導体基板はシリコン基板であり、物質層は
トランジスタのゲート電極であるとしたものである。
【００１１】
実施の形態１．図１（ａ）〜（ｅ）はこの発明の微細パ
ターン形成方法を示す工程断面図である。図にしたがっ
て順次説明を行う。まず、図１（ａ）に示すように、半
導体基板１上にパターンを形成したい物質層２を形成す
る。その後、物質層２上に感光性レジスト３を膜厚ｔ＝
０．５μｍ程度塗布する。
ターン形成方法を示す工程断面図である。図にしたがっ
て順次説明を行う。まず、図１（ａ）に示すように、半
導体基板１上にパターンを形成したい物質層２を形成す
る。その後、物質層２上に感光性レジスト３を膜厚ｔ＝
０．５μｍ程度塗布する。
【００１２】次に、図１（ｂ）に示すように、半導体基
板１を角度θだけ傾斜させて感光性レジスト３への露光
を行う。このとき、感光性レジスト３には潜像４ａが形
成される。図２は半導体基板を傾斜させる装置を示す斜
視図である。図において７は半導体基板１を載置するウ
エハ保持台、８ａ，８ｂ，８ｃは駆動点である。ウエハ
保持台７に半導体基板１を載置し、駆動点８ａ，８ｂ，
８ｃの３点を動かすことにより半導体基板１を所望の傾
斜（角度θ）に設定する。
板１を角度θだけ傾斜させて感光性レジスト３への露光
を行う。このとき、感光性レジスト３には潜像４ａが形
成される。図２は半導体基板を傾斜させる装置を示す斜
視図である。図において７は半導体基板１を載置するウ
エハ保持台、８ａ，８ｂ，８ｃは駆動点である。ウエハ
保持台７に半導体基板１を載置し、駆動点８ａ，８ｂ，
８ｃの３点を動かすことにより半導体基板１を所望の傾
斜（角度θ）に設定する。
【００１３】このとき、角度θは設計寸法のスリット幅
Ｗと感光性レジスト３の膜厚ｔに対してθ＝０°〜ｔａ
ｎ-1（Ｗ／ｔ）の範囲となり、現在のエッチング加工技
術を考慮するとθ＝１０°〜２０°が好ましい範囲とな
る。
Ｗと感光性レジスト３の膜厚ｔに対してθ＝０°〜ｔａ
ｎ-1（Ｗ／ｔ）の範囲となり、現在のエッチング加工技
術を考慮するとθ＝１０°〜２０°が好ましい範囲とな
る。
【００１４】次に、図１（ｃ）に示すように、感光性レ
ジスト３に現像を施すことによりスリット幅Ｗで角度θ
分傾斜したレジストパターン５ａを形成する。次に、図
１（ｄ）に示すように、レジストパターン５ａをマスク
として半導体基板１上の物質層２の上から半導体基板１
に対して垂直に物理的、化学的ダメージを与えながら物
質層２をエッチングしてエッチングパターン６ａを形成
する。このとき、エッチングパターン６ａのスリット幅
Ｗ1はＷ1＝Ｗ−Ａ、Ａ＝ｔ・ｓｉｎθであるので、Ｗ1
＝Ｗ−ｔ・ｓｉｎθとなる。次に、図１（ｅ）に示すよ
うに、レジストパターン５ａを除去することにより物質
層２に微細なエッチングパターン６ａを形成する。
ジスト３に現像を施すことによりスリット幅Ｗで角度θ
分傾斜したレジストパターン５ａを形成する。次に、図
１（ｄ）に示すように、レジストパターン５ａをマスク
として半導体基板１上の物質層２の上から半導体基板１
に対して垂直に物理的、化学的ダメージを与えながら物
質層２をエッチングしてエッチングパターン６ａを形成
する。このとき、エッチングパターン６ａのスリット幅
Ｗ1はＷ1＝Ｗ−Ａ、Ａ＝ｔ・ｓｉｎθであるので、Ｗ1
＝Ｗ−ｔ・ｓｉｎθとなる。次に、図１（ｅ）に示すよ
うに、レジストパターン５ａを除去することにより物質
層２に微細なエッチングパターン６ａを形成する。
【００１５】この場合、例えば、微細なエッチングパタ
ーン６ａのスリット幅Ｗ1はＷ1＝Ｗ−ｔ・ｓｉｎθであ
り、感光性レジスト膜厚ｔ＝０．５μｍ、設計寸法のス
リット幅Ｗ＝０．３μｍであることを考えると、スリッ
ト幅Ｗ1＝０．１μｍを形成するためには角度θ＝２０
°となる。つまり半導体基板１を約２０°傾ければ、従
来の露光技術を用いても０．１μｍ程度までスリット幅
の微細化が可能となる。この様に半導体基板１を角度θ
傾けて露光すれば、従来の露光技術を用いてもスリット
幅の微細化ができる。
ーン６ａのスリット幅Ｗ1はＷ1＝Ｗ−ｔ・ｓｉｎθであ
り、感光性レジスト膜厚ｔ＝０．５μｍ、設計寸法のス
リット幅Ｗ＝０．３μｍであることを考えると、スリッ
ト幅Ｗ1＝０．１μｍを形成するためには角度θ＝２０
°となる。つまり半導体基板１を約２０°傾ければ、従
来の露光技術を用いても０．１μｍ程度までスリット幅
の微細化が可能となる。この様に半導体基板１を角度θ
傾けて露光すれば、従来の露光技術を用いてもスリット
幅の微細化ができる。
【００１６】実施の形態２．上記実施の形態１では露光
時に半導体基板を傾けてパターン形成を行う場合につい
て示したが、エッチング時に半導体基板を傾けてパター
ン形成を行ってもよい。図３（ａ）〜（ｅ）は実施の形
態２の微細パターン形成方法を示す工程断面図である。
時に半導体基板を傾けてパターン形成を行う場合につい
て示したが、エッチング時に半導体基板を傾けてパター
ン形成を行ってもよい。図３（ａ）〜（ｅ）は実施の形
態２の微細パターン形成方法を示す工程断面図である。
【００１７】まず、図３（ａ）に示すように、半導体基
板１上にパターンを形成したい物質層２を形成する。そ
の後、物質層２上に感光性レジスト３を膜厚ｔ＝０．５
μｍ程度塗布する。次に、図３（ｂ）に示すように、半
導体基板１上の感光性レジスト３の上から半導体基板１
に対して垂直に光を当て露光を行う。このとき、感光性
レジスト３には潜像４が形成される。次に、図３（ｃ）
に示すように、感光性レジスト３に現像を施すことによ
りスリット幅Ｗのレジストパターン５を形成する。
板１上にパターンを形成したい物質層２を形成する。そ
の後、物質層２上に感光性レジスト３を膜厚ｔ＝０．５
μｍ程度塗布する。次に、図３（ｂ）に示すように、半
導体基板１上の感光性レジスト３の上から半導体基板１
に対して垂直に光を当て露光を行う。このとき、感光性
レジスト３には潜像４が形成される。次に、図３（ｃ）
に示すように、感光性レジスト３に現像を施すことによ
りスリット幅Ｗのレジストパターン５を形成する。
【００１８】次に、図３（ｄ）に示すように、実施の形
態１と同様に、図２に示した装置を使用することにより
半導体基板１を角度θだけ傾斜させる。その後、レジス
トパターン５をマスクとして半導体基板１上の物質層２
の上方から真下に物理的、化学的ダメージを与えながら
物質層２をエッチングしてエッチングパターン６ｂを形
成する。エッチングパターン６ｂのスリット幅Ｗ2はＷ2
＝Ｗ−Ａ、Ａ＝ｔ・ｓｉｎθであるので、Ｗ2＝Ｗ−ｔ
・ｓｉｎθとなる。また、角度θはスリット幅Ｗと感光
性レジスト３の膜厚ｔに対してθ＝０°〜ｔａｎ-1（Ｗ
／ｔ）の範囲となり、現在の加工技術を考慮するとθ＝
１０°〜２０°が好ましい範囲となる。
態１と同様に、図２に示した装置を使用することにより
半導体基板１を角度θだけ傾斜させる。その後、レジス
トパターン５をマスクとして半導体基板１上の物質層２
の上方から真下に物理的、化学的ダメージを与えながら
物質層２をエッチングしてエッチングパターン６ｂを形
成する。エッチングパターン６ｂのスリット幅Ｗ2はＷ2
＝Ｗ−Ａ、Ａ＝ｔ・ｓｉｎθであるので、Ｗ2＝Ｗ−ｔ
・ｓｉｎθとなる。また、角度θはスリット幅Ｗと感光
性レジスト３の膜厚ｔに対してθ＝０°〜ｔａｎ-1（Ｗ
／ｔ）の範囲となり、現在の加工技術を考慮するとθ＝
１０°〜２０°が好ましい範囲となる。
【００１９】次に、図３（ｅ）に示すように、レジスト
パターン５を除去することによりスリット幅Ｗ2（＝Ｗ
−ｔ・ｓｉｎθ）を有し、角度θ分傾斜したエッチング
パターン６ｂが物質層２に形成される。この場合も実施
の形態１と同様に、例えば、微細なエッチングパターン
６ｂのスリット幅Ｗ2はＷ2＝Ｗ−ｔ・ｓｉｎθであり、
感光性レジスト膜厚ｔ＝０．５μｍ、設計寸法のスリッ
ト幅Ｗ＝０．３μｍであることを考えると、スリット幅
Ｗ2＝０．１μｍを形成するためには角度θ＝２０°と
なる。つまり半導体基板１を約２０゜程度傾ければ、従
来のエッチング技術を用いても０．１μｍ程度までスリ
ット幅の微細化が可能となる。この様に半導体基板１を
角度θ傾けてエッチングを行えば、従来のエッチング技
術を用いてもスリット幅の微細化ができる。
パターン５を除去することによりスリット幅Ｗ2（＝Ｗ
−ｔ・ｓｉｎθ）を有し、角度θ分傾斜したエッチング
パターン６ｂが物質層２に形成される。この場合も実施
の形態１と同様に、例えば、微細なエッチングパターン
６ｂのスリット幅Ｗ2はＷ2＝Ｗ−ｔ・ｓｉｎθであり、
感光性レジスト膜厚ｔ＝０．５μｍ、設計寸法のスリッ
ト幅Ｗ＝０．３μｍであることを考えると、スリット幅
Ｗ2＝０．１μｍを形成するためには角度θ＝２０°と
なる。つまり半導体基板１を約２０゜程度傾ければ、従
来のエッチング技術を用いても０．１μｍ程度までスリ
ット幅の微細化が可能となる。この様に半導体基板１を
角度θ傾けてエッチングを行えば、従来のエッチング技
術を用いてもスリット幅の微細化ができる。
【００２０】実施の形態３．上記実施の形態１および２
では露光時またはエッチング時のみに半導体基板を傾け
てパターン形成を行う場合について説明を行ったが、露
光時とエッチング時との両工程において半導体基板を傾
けてパターン形成を行っても良い。この場合、実施の形
態１の場合と同様にして、図１（ａ）に示すように、半
導体基板１上にパターンを形成したい物質層２を形成す
る。その後、物質層２上に感光性レジスト３を膜厚ｔ＝
０．５μｍ程度塗布する。
では露光時またはエッチング時のみに半導体基板を傾け
てパターン形成を行う場合について説明を行ったが、露
光時とエッチング時との両工程において半導体基板を傾
けてパターン形成を行っても良い。この場合、実施の形
態１の場合と同様にして、図１（ａ）に示すように、半
導体基板１上にパターンを形成したい物質層２を形成す
る。その後、物質層２上に感光性レジスト３を膜厚ｔ＝
０．５μｍ程度塗布する。
【００２１】次に、図１（ｂ）に示すように、図２に示
した装置を使用することにより半導体基板１を角度θだ
け傾斜させて感光性レジスト３への露光を行う。このと
き、感光性レジスト３には潜像４ａが形成される。この
とき、角度θは設計寸法のスリット幅Ｗと感光性レジス
ト３の膜厚ｔに対してθ＝０゜〜ｔａｎ-1（Ｗ／ｔ）の
範囲となり、現在のエッチング加工技術を考慮するとθ
＝１０゜〜２０゜が好ましい範囲となる。次に、図１
（ｃ）に示すように、感光性レジスト３に現像を施すこ
とによりスリット幅Ｗで角度θ分傾斜したレジストパタ
ーン５ａを形成する。
した装置を使用することにより半導体基板１を角度θだ
け傾斜させて感光性レジスト３への露光を行う。このと
き、感光性レジスト３には潜像４ａが形成される。この
とき、角度θは設計寸法のスリット幅Ｗと感光性レジス
ト３の膜厚ｔに対してθ＝０゜〜ｔａｎ-1（Ｗ／ｔ）の
範囲となり、現在のエッチング加工技術を考慮するとθ
＝１０゜〜２０゜が好ましい範囲となる。次に、図１
（ｃ）に示すように、感光性レジスト３に現像を施すこ
とによりスリット幅Ｗで角度θ分傾斜したレジストパタ
ーン５ａを形成する。
【００２２】その後、実施の形態２の場合と同様にして
半導体基板１を傾けてエッチングを行うのであるが、こ
の時、図２に示した装置を使用することにより図１
（ｂ）に示した場合とは逆の向きに半導体基板１を角度
θBだけ傾斜させる。その後、レジストパターン５ａを
マスクとして半導体基板１上の物質層２の上方から真下
に物理的、化学的ダメージを与えながら物質層２をエッ
チングしてエッチングパターンを形成する。エッチング
パターンのスリット幅Ｗ2はＷ2＝Ｗ1−Ａ、Ａ＝ｔ・ｓ
ｉｎθBであるので、Ｗ2＝Ｗ1−ｔ・ｓｉｎθBとなる。
半導体基板１を傾けてエッチングを行うのであるが、こ
の時、図２に示した装置を使用することにより図１
（ｂ）に示した場合とは逆の向きに半導体基板１を角度
θBだけ傾斜させる。その後、レジストパターン５ａを
マスクとして半導体基板１上の物質層２の上方から真下
に物理的、化学的ダメージを与えながら物質層２をエッ
チングしてエッチングパターンを形成する。エッチング
パターンのスリット幅Ｗ2はＷ2＝Ｗ1−Ａ、Ａ＝ｔ・ｓ
ｉｎθBであるので、Ｗ2＝Ｗ1−ｔ・ｓｉｎθBとなる。
【００２３】次に、レジストパターン５ａを除去するこ
とによりスリット幅Ｗ2（＝Ｗ1−ｔ・ｓｉｎθB）を有
し、角度θB分傾斜したエッチングパターンが物質層２
に形成される。この様に半導体基板１を角度θ傾けて露
光し、続けて露光時とは逆の向きに角度θB傾けてエッ
チングを行えば、露光時またはエッチング時のいずれか
の場合のみに半導体基板１を傾斜させてパターン形成を
行う場合に比較して微細化を更に進めることができる。
また、同程度の微細化を得るものとすると、露光時およ
びエッチング時のそれぞれにおける半導体基板１の傾斜
角度を小さくできスリット幅の微細化を容易に行える。
とによりスリット幅Ｗ2（＝Ｗ1−ｔ・ｓｉｎθB）を有
し、角度θB分傾斜したエッチングパターンが物質層２
に形成される。この様に半導体基板１を角度θ傾けて露
光し、続けて露光時とは逆の向きに角度θB傾けてエッ
チングを行えば、露光時またはエッチング時のいずれか
の場合のみに半導体基板１を傾斜させてパターン形成を
行う場合に比較して微細化を更に進めることができる。
また、同程度の微細化を得るものとすると、露光時およ
びエッチング時のそれぞれにおける半導体基板１の傾斜
角度を小さくできスリット幅の微細化を容易に行える。
【００２４】実施の形態４．上記実施の形態は繰り返し
パターンが多いデバイス、例えばＤＲＡＭ等の配線パタ
ーンなどに非常に有効である。図４は実施の形態１を用
いたＤＲＡＭデバイスの構造を示す断面図である。図に
おいて、９はシリコン基板、１０は素子分離酸化膜、１
１はゲート電極、１２はソース・ドレイン、１３はキャ
パシタ、１４はビット線、１５は配線層である。
パターンが多いデバイス、例えばＤＲＡＭ等の配線パタ
ーンなどに非常に有効である。図４は実施の形態１を用
いたＤＲＡＭデバイスの構造を示す断面図である。図に
おいて、９はシリコン基板、１０は素子分離酸化膜、１
１はゲート電極、１２はソース・ドレイン、１３はキャ
パシタ、１４はビット線、１５は配線層である。
【００２５】実施の形態１と同様にして、ゲート電極１
１形成時における露光工程においてシリコン基板９をθ
だけ傾斜させて露光することにより、ゲート電極１１の
ピッチは変化させずにゲート電極間の分離をできるだけ
微細化し、ゲート電極１１の幅を太く形成することによ
り、トランジスタ特性が安定したＤＲＡＭデバイスを形
成することができる。
１形成時における露光工程においてシリコン基板９をθ
だけ傾斜させて露光することにより、ゲート電極１１の
ピッチは変化させずにゲート電極間の分離をできるだけ
微細化し、ゲート電極１１の幅を太く形成することによ
り、トランジスタ特性が安定したＤＲＡＭデバイスを形
成することができる。
【００２６】
【発明の効果】以上のようにこの発明によれば、レジス
トパターンを形成する工程において、半導体基板に対し
て傾斜させて感光性レジストに露光を行うようにし、エ
ッチングパターンを形成する工程において、上記レジス
トパターンをマスクとして上記半導体基板に対して垂直
に物質層にエッチングを施すようにしたので、従来の露
光技術を用いてもスリット幅の微細化ができる効果があ
る。
トパターンを形成する工程において、半導体基板に対し
て傾斜させて感光性レジストに露光を行うようにし、エ
ッチングパターンを形成する工程において、上記レジス
トパターンをマスクとして上記半導体基板に対して垂直
に物質層にエッチングを施すようにしたので、従来の露
光技術を用いてもスリット幅の微細化ができる効果があ
る。
【００２７】また、レジストパターンを形成する工程に
おいて、半導体基板に対して垂直に感光性レジストに露
光を行うようにし、エッチングパターンを形成する工程
において、上記レジストパターンをマスクとして上記半
導体基板を傾斜させて物質層にエッチングを施すように
したので、従来のエッチング技術を用いてもスリット幅
の微細化ができる効果がある。
おいて、半導体基板に対して垂直に感光性レジストに露
光を行うようにし、エッチングパターンを形成する工程
において、上記レジストパターンをマスクとして上記半
導体基板を傾斜させて物質層にエッチングを施すように
したので、従来のエッチング技術を用いてもスリット幅
の微細化ができる効果がある。
【００２８】また、レジストパターンを形成する工程に
おいて、半導体基板に対して傾斜させて感光性レジスト
に露光を行うようにし、エッチングパターンを形成する
工程において、上記レジストパターンをマスクとして上
記半導体基板に対して上記レジストパターンを形成する
工程とは逆の向きに傾斜させて物質層にエッチングを施
すようにしたので、上記両工程における半導体基板の傾
斜角度を小さくできパターン加工が容易となり、従来の
露光技術およびエッチング技術を用いてスリット幅の微
細化が容易にできる効果がある。
おいて、半導体基板に対して傾斜させて感光性レジスト
に露光を行うようにし、エッチングパターンを形成する
工程において、上記レジストパターンをマスクとして上
記半導体基板に対して上記レジストパターンを形成する
工程とは逆の向きに傾斜させて物質層にエッチングを施
すようにしたので、上記両工程における半導体基板の傾
斜角度を小さくできパターン加工が容易となり、従来の
露光技術およびエッチング技術を用いてスリット幅の微
細化が容易にできる効果がある。
【００２９】また、半導体基板はシリコン基板であり、
物質層はトランジスタのゲート電極であるとしたので、
ゲート電極のピッチは変化させずにゲート電極間の分離
をできるだけ微細化でき、ゲート電極の幅を太く形成す
ることができ、トランジスタ特性が安定したＤＲＡＭデ
バイスを形成することができる効果がある。
物質層はトランジスタのゲート電極であるとしたので、
ゲート電極のピッチは変化させずにゲート電極間の分離
をできるだけ微細化でき、ゲート電極の幅を太く形成す
ることができ、トランジスタ特性が安定したＤＲＡＭデ
バイスを形成することができる効果がある。
【図１】 この発明の微細パターン形成方法を示す工程
断面図である。
断面図である。
【図２】 半導体基板を傾斜させる装置を示す斜視図で
ある。
ある。
【図３】 実施の形態２の微細パターン形成方法を示す
工程断面図である。
工程断面図である。
【図４】 実施の形態３のＤＲＡＭデバイスの構造を示
す断面図である。
す断面図である。
【図５】 従来の微細パターン形成方法を示す工程断面
図である。
図である。
１ 半導体基板、２ 物質層、３ 感光性レジスト、
５，５ａ レジストパターン、６ａ，６ｂ エッチング
パターン、９ シリコン基板、１１ ゲート電極、１２
ソース・ドレイン、１３ キャパシタ。
５，５ａ レジストパターン、６ａ，６ｂ エッチング
パターン、９ シリコン基板、１１ ゲート電極、１２
ソース・ドレイン、１３ キャパシタ。
Claims (4)
- 【請求項１】 半導体基板上に物質層を形成する工程
と、上記物質層上に感光性レジストを形成する工程と、
上記感光性レジストに露光および現像を施すことにより
レジストパターンを形成する工程と、上記レジストパタ
ーンをマスクとして上記物質層にエッチングを施すこと
によりエッチングパターンを形成する工程とを備えた半
導体装置の製造方法において、 上記レジストパターンを形成する工程において、上記半
導体基板に対して傾斜させて上記感光性レジストに露光
を行うようにし、上記エッチングパターンを形成する工
程において、上記レジストパターンをマスクとして上記
半導体基板に対して垂直に上記物質層にエッチングを施
すようにしたことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に物質層を形成する工程
と、上記物質層上に感光性レジストを形成する工程と、
上記感光性レジストに露光および現像を施すことにより
レジストパターンを形成する工程と、上記レジストパタ
ーンをマスクとして上記物質層にエッチングを施すこと
によりエッチングパターンを形成する工程とを備えた半
導体装置の製造方法において、 上記レジストパターンを形成する工程において、上記半
導体基板に対して垂直に上記感光性レジストに露光を行
うようにし、上記エッチングパターンを形成する工程に
おいて、上記レジストパターンをマスクとして上記半導
体基板に対して傾斜させて上記物質層にエッチングを施
すようにしたことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に物質層を形成する工程
と、上記物質層上に感光性レジストを形成する工程と、
上記感光性レジストに露光および現像を施すことにより
レジストパターンを形成する工程と、上記レジストパタ
ーンをマスクとして上記物質層にエッチングを施すこと
によりエッチングパターンを形成する工程とを備えた半
導体装置の製造方法において、 上記レジストパターンを形成する工程において、上記半
導体基板に対して傾斜させて上記感光性レジストに露光
を行うようにし、上記エッチングパターンを形成する工
程において、上記レジストパターンをマスクとして上記
半導体基板に対して上記レジストパターンを形成する工
程とは逆の向きに傾斜させて上記物質層にエッチングを
施すようにしたことを特徴とする半導体装置の製造方
法。 - 【請求項４】 半導体基板上に物質層を形成する工程
と、上記物質層上に感光性レジストを形成する工程と、
上記感光性レジストに露光および現像を施すことにより
レジストパターンを形成する工程と、上記レジストパタ
ーンをマスクとして上記物質層にエッチングを施すこと
によりエッチングパターンを形成する工程とを備えた半
導体装置の製造方法において、 上記半導体基板はシリコン基板であり、上記物質層はト
ランジスタのゲート電極であることを特徴とする請求項
１ないし３のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232558A JPH1174253A (ja) | 1997-08-28 | 1997-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232558A JPH1174253A (ja) | 1997-08-28 | 1997-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174253A true JPH1174253A (ja) | 1999-03-16 |
Family
ID=16941219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9232558A Pending JPH1174253A (ja) | 1997-08-28 | 1997-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100769142B1 (ko) | 2006-11-07 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
| US11035988B1 (en) * | 2018-05-22 | 2021-06-15 | Facebook Technologies, Llc | Tunable shrinkage process for manufacturing gratings |
| US11262495B1 (en) | 2017-10-04 | 2022-03-01 | Facebook Technologies, Llc | Waveguides with high refractive index gratings manufactured by post-patterning infusion |
-
1997
- 1997-08-28 JP JP9232558A patent/JPH1174253A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100769142B1 (ko) | 2006-11-07 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
| US11262495B1 (en) | 2017-10-04 | 2022-03-01 | Facebook Technologies, Llc | Waveguides with high refractive index gratings manufactured by post-patterning infusion |
| US11035988B1 (en) * | 2018-05-22 | 2021-06-15 | Facebook Technologies, Llc | Tunable shrinkage process for manufacturing gratings |
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