KR100769142B1 - 반도체 소자 형성방법 - Google Patents

반도체 소자 형성방법 Download PDF

Info

Publication number
KR100769142B1
KR100769142B1 KR1020060109321A KR20060109321A KR100769142B1 KR 100769142 B1 KR100769142 B1 KR 100769142B1 KR 1020060109321 A KR1020060109321 A KR 1020060109321A KR 20060109321 A KR20060109321 A KR 20060109321A KR 100769142 B1 KR100769142 B1 KR 100769142B1
Authority
KR
South Korea
Prior art keywords
photoresist pattern
forming
semiconductor substrate
photoresist
semiconductor device
Prior art date
Application number
KR1020060109321A
Other languages
English (en)
Inventor
여정현
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060109321A priority Critical patent/KR100769142B1/ko
Application granted granted Critical
Publication of KR100769142B1 publication Critical patent/KR100769142B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 기판에 최고두께를 갖는 포토 레지스트를 형성하는 단계와; 식각공정을 수행하여 소정의 깊이로 상기 포토 레지스트를 선택적으로 식각하여 제1 포토 레지스트 패턴을 형성하는 단계와; 상기 반도체 기판을 좌우로 소정의 각도에서 물리기상증착(Physical Vapor Deposition:PVD)을 수행하여 상기 제1 포토 레지스트 패턴에 소정의 반지름을 갖는 금속 덩어리을 증착하는 단계와; 상기 금속 덩어리가 증착된 제1 포토 레지스트 패턴을 에싱 및 세정공정을 수행하여 상기 반도체 기판을 노출시키는 제2 포토 레지스트 패턴을 형성하는 단계와; 상기 금속 덩어리가 증착된 제2 포토 레지스트 패턴을 식각마스크로 이용하는 식각공정을 수행하여 상기 반도체 기판에 소정의 깊이를 갖는 트렌치를 형성하는 단계; 및 상기 금속 덩어리가 증착된 상기 제2 포토 레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자 형성방법에 관한 것이다.
트렌치

Description

반도체 소자 형성방법{Method for Forming Semiconductor Device}
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 형성방법을 설명하기 위한 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100a : 반도체 기판 102b: 포토 레지시트 패턴
104 : 금속 덩어리 106 : 트렌치
본 발명은 반도체 소자 형성방법에 관한 것으로, 특히, 반도체 기판을 식각하여 트렌치를 형성하는 경우에 식각 마스크로 사용되는 포토 레지스트 패턴과 반도체 기판의 식각 선택비를 서로 차이나게 할 수 있는 반도체 소자 형성방법에 관한 것이다.
반도체 기판상에 포토 레지스트 물질을 도포하여 포토 레지스트를 형성하고, 포토 레지스트를 패터닝하여 포토 레지스트 패턴으로 형성한 후 포토 레지스트 패턴을 식각 마스크로 이용하여 반도체 기판 내에 트렌치를 형성시킨다.
그러나, 반도체 기판 내에 트렌치를 형성하기 위하여 포토 레지스트 패턴을 식각 마스크로 이용하는데 식각공정시 포토 레지스트 패턴의 선택비가 반도체 기판보다 높지 않아 원하는 깊이를 갖는 트렌치를 형성시킬 수 없다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 기판을 식각하여 트렌치를 형성하는 경우에 식각 마스크로 사용하는 포토 레지스트 패턴과 반도체 기판의 식각 선택비를 서로 차이나게할 수 있는 반도체 소자 형성방법을 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 특징은 반도체 기판에 최고두께를 갖는 포토 레지스트를 형성하는 단계와; 식각공정을 수행하여 소정의 깊이로 상기 포토 레지스트를 선택적으로 식각하여 제1 포토 레지스트 패턴을 형성하는 단계와; 상기 반도체 기판을 좌우로 소정의 각도에서 물리기상증착(Physical Vapor Deposition:PVD)을 수행하여 상기 제1 포토 레지스트 패턴에 소정의 반지름을 갖는 금속 덩어리을 증착하는 단계와; 상기 금속 덩어리가 증착된 제1 포토 레지스트 패턴을 에싱 및 세정공정을 수행하여 상기 반도체 기판을 노출시키는 제2 포토 레지스트 패턴을 형성하는 단계와; 상기 금속 덩어리가 증착된 제2 포토 레지스트 패턴을 식각마스크로 이용하는 식각공정을 수행하여 상기 반도체 기판에 소정의 깊이를 갖는 트렌치를 형성하는 단계; 및 상기 금속 덩어리가 증착된 상기 제2 포토 레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자 형성방법에 관한 것이다.
본 발명에서 상기 제1 포토 레지스트 패턴은, 최고 1.4㎛의 두께 및 최소 900Å의 두께를 갖는 제1 포토레지스트 패턴으로 형성되는 것을 특징으로 한다.
본 발명에서 상기 식각공정은, 현상액을 이용하는 공정 또는 RIE(Reactive Ion Etching) 공정을 이용하는 것을 특징으로 한다.
본 발명에서 RIE 공정 조건은, 17분의 공정시간 동안 30:70 비율의 산소(O2):아르곤(Ar) 가스, 30W의 RF 파워, 30mTorr의 압력으로 설정되는 것을 특징으로 한다.
본 발명에서 상기 소정의 각도는, 상기 제1 포토 레지스트 패턴을 포함하는 반도체 기판을 수평면에 대해 35° 내지 45°로 위치시키는 것을 특징으로 한다.
본 발명에서 상기 금속 덩어리는, 상기 제1 포토 레지스트 패턴 기둥에 형성되는 것을 특징으로 한다.
본 발명에서 상기 금속 덩어리는, 900 내지 1000Å의 반지름으로 형성되는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 형성방법에 대해서 상세히 설명한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 형성방법을 설명하기 위한 단면도들이다.
도 1a에서 나타낸 바와 같이, 최초 반도체 기판(100) 상부에 포토 레지스트 물질을 도포하여 최고두께 예컨대, 1.4㎛의 두께를 갖는 포토 레지스트(102)를 형성한다.
도 1b에서 나타낸 바와 같이, 리소그래픽(lithography)을 수행하여 소정의 깊이 예컨대, 5000Å의 깊이로 포토 레지스트(102)를 선택적으로 식각하여 제1 포토 레지스트 패턴(102a)을 형성한다.
또한, 현상용액을 사용하는 현상공정을 이용하여 소정의 깊이 예컨대, 5000Å의 깊이로 포토 레지스트(102)를 선택적으로 식각하여 제1 포토 레지스트 패턴(102a)을 형성할 수도 있다.
여기서, 제1 포토 레지스트 패턴(102a)은 최고 두께 예컨대, 1.4㎛의 두께와 포토 레지스트(102a)의 기둥에 금속 덩어리 형성시 금속 덩어리가 반도체 기판(100)에 컨택되지 않도록 최소두께 예컨대, 900Å의 두께를 갖도록 형성하는 것이 바람직하다.
도 1c 내지 도 1e에서 도시된 바와 같이, 제1 포토 레지스트 패턴(102a)을 포함하는 반도체 기판(100)을 좌/우로 소정의 티틀(Tilt)각도(θ) 예컨대, 수평면에 대해 35° 내지 45°로 위치시킨다.
이 후 물리기상증착(PVD:physical vapor deposion)에서 E-빔(beam)을 이용하여 제1 포토 레지스트 패턴(102a)의 기둥에 소정의 반지름 예컨대, 900Å 내지 1000Å의 반지름을 갖는 금속 덩어리(104)를 형성한다.
여기서, 금속 덩어리(104)는 Ti 또는 TiN으로 형성되는 것이 바람직하다.
도 1f에서 나타낸 바와 같이, 에싱 및 세정공정 예컨대, 반응 이온 식각(RIE:reactive ion etching) 공정을 수행하여 최소두께 예컨대 900Å의 두께를 갖는 제1 포토 레지스트 패턴(102a)을 선택적으로 식각하여 반도체 기판(100)을 노출시키는 제2 포토 레지스트 패턴(102b)을 형성한다.
여기서, RIE 공정 조건은 17분의 공정시간 동안 30:70 비율의 산소(O2):아르곤(Ar) 가스, 30W의 RF 파워, 30mTorr의 압력으로 제1 포토 레지스트 패턴(102a)을 선택적으로 제거하여 반도체 기판(100)을 노출시킨다.
도 1g에서 나타낸 바와 같이, 금속 덩어리(104)가 형성된 제2 포토 레지스트 패턴(102b)을 식각 마스크로 이용하는 식각공정을 수행하여 반도체 기판(100)에 소정의 깊이를 갖는 트렌치(106)를 형성한 후, 도 1h에서 나타낸 바와 같이, 에치백(etchback) 또는 화학 기계적 연마(CMP:chmical mechanical polishing)을 이용하여 금속 덩어리(104)가 형성된 제2 포토 레지스트 패턴(102b)을 제거하여 트렌치(106)를 포함하는 반도체 기판(100a)을 형성한다.
이 후 도시되지 않았지만, 트렌치(106) 내측벽에 구리 시드층을 형성하고, 구리 시드층이 형성된 트렌치(106)에 금속막을 채운 후 에치백(Etchback) 이나 화학적 기계연마(CMP:Chemical Mechanical Polishing)등의 기술을 이용하여 금속배선을 평탄화시킨다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 형성방법에서 포토 레지스트 패턴에 금속 덩어리가 증착된 포토 레지스트 패턴을 식각 마스크로 이용함으로써, 포토 레지스트 패턴의 선택비를 높일 수 있어 반도체 기판 내에 원하는 깊이를 갖는 트렌치를 형성할 수 있는 효과가 있다.
또한 본 발명에서 다른 효과로는 포토 레지스트 패턴을 제거하여 반도체 기판에 잔류하는 금속물질이 없으므로 리키즈(leakage)현상을 개선할 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판에 최고두께를 갖는 포토 레지스트를 형성하는 단계와;
    식각공정을 수행하여 소정의 깊이로 상기 포토 레지스트를 선택적으로 식각하여 제1 포토 레지스트 패턴을 형성하는 단계와;
    상기 반도체 기판을 좌우로 소정의 각도에서 물리기상증착(Physical Vapor Deposition:PVD)을 수행하여 상기 제1 포토 레지스트 패턴에 소정의 반지름을 갖는 금속 덩어리을 증착하는 단계와;
    상기 금속 덩어리가 증착된 제1 포토 레지스트 패턴을 에싱 및 세정공정을 수행하여 상기 반도체 기판을 노출시키는 제2 포토 레지스트 패턴을 형성하는 단계와;
    상기 금속 덩어리가 증착된 제2 포토 레지스트 패턴을 식각마스크로 이용하는 식각공정을 수행하여 상기 반도체 기판에 소정의 깊이를 갖는 트렌치를 형성하는 단계; 및
    상기 금속 덩어리가 증착된 상기 제2 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  2. 제1 항에 있어서,
    상기 제1 포토 레지스트 패턴은,
    최고 1.4㎛의 두께 및 최소 900Å의 두께를 갖는 제1 포토레지스트 패턴으로 형성되는 것을 특징으로 하는 반도체 소자 형성방법.
  3. 제1항에 있어서,
    상기 식각공정은,
    현상액을 이용하는 공정 또는 RIE(Reactive Ion Etching) 공정을 이용하는 것을 특징으로 하는 반도체 소자 형성방법.
  4. 제3항에 있어서,
    RIE 공정 조건은,
    17분의 공정시간 동안 30:70 비율의 산소(O2):아르곤(Ar) 가스, 30W의 RF 파워, 30mTorr의 압력으로 설정되는 것을 특징으로 하는 반도체 소자 형성방법.
  5. 제1항에 있어서,
    상기 소정의 각도는,
    상기 제1 포토 레지스트 패턴을 포함하는 반도체 기판을 수평면에 대해 35° 내지 45°로 위치시키는 것을 특징으로 하는 반도체 소자 형성방법.
  6. 제 1항에 있어서,
    상기 금속 덩어리는,
    상기 제1 포토 레지스트 패턴 기둥에 형성되는 것을 특징으로 하는 반도체 소자 형성방법.
  7. 제1항 또는 제6항에 있어서,
    상기 금속 덩어리는,
    900 내지 1000Å의 반지름으로 형성되는 것을 특징으로 하는 반도체 소자 형성방법.
KR1020060109321A 2006-11-07 2006-11-07 반도체 소자 형성방법 KR100769142B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060109321A KR100769142B1 (ko) 2006-11-07 2006-11-07 반도체 소자 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060109321A KR100769142B1 (ko) 2006-11-07 2006-11-07 반도체 소자 형성방법

Publications (1)

Publication Number Publication Date
KR100769142B1 true KR100769142B1 (ko) 2007-10-22

Family

ID=38815460

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060109321A KR100769142B1 (ko) 2006-11-07 2006-11-07 반도체 소자 형성방법

Country Status (1)

Country Link
KR (1) KR100769142B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018031219A1 (en) * 2016-08-09 2018-02-15 Varian Semiconductor Equipment Associates, Inc. Composite patterning mask using angled ion beam deposition
WO2020092204A1 (en) * 2018-10-30 2020-05-07 Applied Materials, Inc. Methods and apparatus for patterning substrates using asymmetric physical vapor deposition
WO2021194593A1 (en) * 2020-03-24 2021-09-30 Tokyo Electron Limited Methods to reduce microbridge defects in euv patterning for microelectronic workpieces

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251864A (ja) * 1992-03-09 1993-09-28 Nec Corp 多層配線基板のパターン形成方法
KR970003504A (ko) * 1995-06-30 1997-01-28 김주용 반도체 소자의 콘택홀 형성방법
JPH1174253A (ja) 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251864A (ja) * 1992-03-09 1993-09-28 Nec Corp 多層配線基板のパターン形成方法
KR970003504A (ko) * 1995-06-30 1997-01-28 김주용 반도체 소자의 콘택홀 형성방법
JPH1174253A (ja) 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018031219A1 (en) * 2016-08-09 2018-02-15 Varian Semiconductor Equipment Associates, Inc. Composite patterning mask using angled ion beam deposition
WO2020092204A1 (en) * 2018-10-30 2020-05-07 Applied Materials, Inc. Methods and apparatus for patterning substrates using asymmetric physical vapor deposition
WO2021194593A1 (en) * 2020-03-24 2021-09-30 Tokyo Electron Limited Methods to reduce microbridge defects in euv patterning for microelectronic workpieces
US11615958B2 (en) 2020-03-24 2023-03-28 Tokyo Electron Limited Methods to reduce microbridge defects in EUV patterning for microelectronic workpieces

Similar Documents

Publication Publication Date Title
KR100386622B1 (ko) 듀얼 다마신 배선 형성방법
TWI386978B (zh) 半導體裝置之製造方法
KR20020061480A (ko) 미세 패턴의 형성 방법, 반도체 장치의 제조 방법 및반도체 장치
JP5203340B2 (ja) 半導体装置の製造方法
KR100769142B1 (ko) 반도체 소자 형성방법
KR100386621B1 (ko) 듀얼 다마신 배선 형성방법
JP3019367B2 (ja) 半導体装置の製造方法
KR100258875B1 (ko) 다층배선용 비아형성방법
JPH0414831A (ja) 配線形成方法
CN107003614A (zh) 利用背面曝光技术的保护微细图案及沉积金属层的方法
JP3408746B2 (ja) 半導体装置の製造方法
KR20060134330A (ko) 이중 노광 공정을 이용한 미세 패턴 형성방법
KR100228765B1 (ko) 셀 어퍼처 마스크 제조방법
KR20130063089A (ko) 반도체 소자의 트렌치 형성 방법
KR20010087650A (ko) 미세 트렌치 형성방법
US7205243B2 (en) Process for producing a mask on a substrate
KR100460718B1 (ko) 금속 절연체 금속 캐패시터 제조 방법
JP2009291920A (ja) 三次元構造体の製造方法
KR100712983B1 (ko) 반도체 소자의 평탄화 방법
US6541387B1 (en) Process for implementation of a hardmask
KR100390941B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
JPH04267337A (ja) 半導体装置の製法
JPH0423322A (ja) 半導体装置の製造方法
KR20030091452A (ko) 피팅 현상을 방지하는 패턴 형성 방법
KR20050057790A (ko) 반도체 소자의 인덕터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110920

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120926

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee